DE102004031706A1

DE102004031706A1 - Klemmschaltung für elektrostatische Entladung

Info

Publication number: DE102004031706A1
Application number: DE102004031706A
Authority: DE
Inventors: Ta-Hsun Yeh; Chao-Cheng Lee; Tay-Her Tsaur
Original assignee: Realtek Semiconductor Corp
Current assignee: Realtek Semiconductor Corp
Priority date: 2003-07-02
Filing date: 2004-06-30
Publication date: 2005-02-03
Also published as: TW594969B; US20050002139A1

Abstract

Eine ESD-Klemmschaltung verfügt über eine ESD-Erfassungseinheit (17) und eine Entladeschaltung (30) mit einem Longitudinal-BJT, der auf einem p-Substrat ausgebildet ist und über Folgendes verfügt: eine auf dem p-Substrat hergestellte tiefe n-Wanne (32), eine auf Teilen der tiefen n-Wanne hergestellte p-Wanne (35), eine auf der tiefen n-Wanne, um die p-Wanne herum, hergestellte n-Wanne (34), einen auf Teilen der p-Wanne hergestellten ersten n⁺-Bereich (40), der elektrisch mit einer ersten Sapnnung verbunden ist, einen auf der p-Wanne um den ersten n⁺-Bereich ausgebildeten p⁺-Bereich (39), der elektrisch mit einem Triggersignal verbunden ist, und einen zweiten n⁺-Bereich (38), der auf der n-Wanne ausgebildet ist und elektrisch mit einer zweiten Spannung verbunden ist. Durch diese Struktur des Longitudinal-BJT kann ein Leckstrom verringert werden, die Stromverstärkung kann erhöht werden und die Abmessungen der ESD-Klemmschaltung können verkleinert werden.

Description

Die Erfindung betrifft eine Klemmschaltung gegen elektrostatische Entladung, die nachfolgend als ESD(ElectroStatic Discharge)-Klemmschaltung bezeichnet wird.
Um hohe Schaltungsintegrationsdichte und gewünschte Funktionen zu erzielen, werden bei fortschrittlichen Techniken zum Herstellen integrierter Schaltkreise (ICs) MOSFETs (Metal-Oxide-Semiconductor Field-Effect Transistor) mit geringer Größe verwendet. In der Regel wird beim Verkleinern der Transistorstrukturen auch die Versorgungsspannung entsprechend verringert. Daher benötigt z. B. eine Computerarchitektur eine Schnittstelle für den Anschluss von Halbleiterchips oder Untersystemen mit verschiedenen Versorgungsspannungen. Wegen der hybriden Versorgungsspannungen muss die I/O-Schaltung der Schnittstelle zwischen Chips über die Funktionen verfügen, übermäßige Belastungen zu vermeiden und ungeeignete Stromleckpfade zu verhindern. Auch muss eine ESD-Schutzschaltung demselben Status und denselben Einschränkungen einer Schnittstelle genügen.

Die 1 zeigt ein Architekturdiagramm eines IC mit ESD-Klemmschaltung. Gemäß dieser 1 verfügt der herkömmliche IC 10 über einen Eingangskontaktfleck 11, einen Ausgangskontaktfleck 13, eine interne Schaltung 12, eine Eingangskontaktfleck-Klemmschaltung 14, eine Ausgangskontaktfleck-Klemmschaltung 15, eine Entladeschaltung 16 und eine ESD-Erfassungseinheit 17. Die interne Schaltung 12, die Eingangskontaktfleck-Klemmschaltung 14, die Ausgangskontaktfleck-Klemmschaltung 15, die Entladeschaltung 16 und die ESD-Erfassungseinheit 17 sind zwischen die Versorgungsspannungen VDD und VSS geschaltet. Die Eingangskontaktfleck-Klemmschaltung 14 enthält typischerweise zwei in Reihe geschaltete Dioden Dp1 und Dn1 sowie einen Widerstand R1. Der Eingangskontaktfleck 11 ist über den Widerstand R1 mit den in Reihe geschalteten Dioden Dp1 und Dn1 so mit der internen Schaltung 12 verbunden. Die Ausgangskontaktfleck-Klemmschaltung 15 enthält typischerweise einen PMOS-Transistor, einen NMOS-Transistor sowie zwei Dioden Dp2 und Dn2.

Die Entladeschaltung 16 und die ESD-Erfassungseinheit 17 werden dazu verwendet, die interne Schaltung 12 vor Schäden durch elektrostatische Ladungen zu schützen. Typischerweise enthält die Entladeschaltung 16 einen NMOS-Transistor 161 zum Vorbeileiten des Stroms aufgrund einer elektrostatischen Ladung. D. h., dass dann, wenn elektrostatische Ladungen existieren, die über den Kontaktfleck, die Spannungsquellen (VDD, VSS) und dergleichen einen Stromstoß im IC 10 bewirken, die ESD-Erfassungseinheit 17 ein Triggersignal VG mit höherer Spannung erzeugt, um die Entladeschaltung 16 dahin gehend zu triggern, den Strom aufgrund einer elektrostatischen Ladung vorbei zu leiten, ohne dass die interne Schaltung 12 beschädigt wird.

Die 2 zeigt eine Schnittansicht des NMOS-Transistors der Entladeschaltung 16. Wie es dort dargestellt ist, ist ein NMOS-Transistor 161 einer typischen Entladeschaltung 16 auf dem p-Substrat 162 ausgebildet. Demgemäß fließt der Strom I_ESD aufgrund elektrostatischer Ladungen in der Entladeschaltung 16 von der positiven Versorgungsspannung VDD über den Drain 163 zum NMOS-Transistor 161, er fließt aus dessen Source 164 heraus, und er wird dann über die negative Versorgungsspannung VSS abgeleitet, wobei der NMOS-Transistor 161 an seinem Gate 165 durch das Triggersignal VG getriggert wird. Ein typischer NMOS-Transistor verfügt über eine niedrige Stromverstärkung, und er muss mit großer Fläche konzipiert werden, um den Strom aufgrund elektrostatischer Ladungen schnell vorbei leiten zu können. Dieses Design zeigt jedoch Schwierigkeiten eines ungleichmäßigen Einschaltens, schlechter Zuverlässigkeit und eines relativ hohen Leckstroms.

Der Erfindung liegt die Aufgabe zugrunde, eine ESD-Klemmschaltung mit hoher Stromverstärkung zu schaffen.

Diese Aufgabe ist durch die ESD-Klemmschaltungen gemäß den beigefügten unabhängigen Ansprüchen 1, 7 und 12 gelöst.

Die erfindungsgemäßen ESD-Klemmschaltungen verfügen über einen Longitudinaltransistor mit bipolarem Übergang, der nachfolgend als Longitudinal-BJT (Bipolar Junction Transistor) bezeichnet wird. Vorzugsweise ist dieser Longitudinal-BJT auf einer tiefen n-Wanne ausgebildet. Durch diese Struktur erzielen die erfindungsgemäßen ESD-Klemmschaltungen nicht nur eine hohe Stromverstärkung, sondern sie sorgen auch für gleichmäßiges Einschalten und hohe Zuverlässigkeit bei verringertem Leckstrom.

Erfindungsgemäße ESD-Klemmschaltungen verfügen über eine ESD-Erfassungseinheit und einen Longitudinal-BJT. Bei einer Ausführungsform ist der Longitudinal-BJT ein Longitudinal-npn-BJT. Dieser Longitudinal-npn-BJT ist auf einem p-Substrat ausgebildet, und er verfügt über eine auf diesem ausgebildete tiefe n-Wanne, eine auf Teilen derselben ausgebildete p-Wanne, eine n-Wanne, die auf der tiefen n-Wanne um die p-Wanne herum ausgebildet ist, einen ersten stark dotierten n(n⁺)-Bereich, der auf Teilen der p-Wanne ausgebildet ist und mit einer ersten Spannung verbunden ist, einen stark dotierten p(p⁺)-Bereich, der auf der p-Wanne um den ersten stark dotierten n-Bereich herum ausgebildet ist und elektrisch mit einem Triggersignal verbunden ist, und einen zweiten stark dotierten n-Bereich, der auf der n-Wanne ausgebildet ist und elektrisch mit einer zweiten Spannung verbunden ist.

Die vorstehenden Gesichtspunkte und viele zugehörige Vorteile der Erfindung werden leicht erkennbar, wenn diese unter Bezugnahme auf die folgende detaillierte Beschreibung in Verbindung mit den beigefügten Zeichnungen besser verständlich wird.

1 zeigt ein Architekturdiagramm eines bekannten IC mit ESD-Klemmschaltung;
2 zeigt eine Schnittansicht eines npn-BJT in einer Doppelwanne bei der herkömmlichen Entladeschaltung;
3 veranschaulicht eine Ausführungsform einer erfindungsgemäßen ESD-Klemmschaltung mit einer Struktur mit tiefer n-Wanne;
4 zeigt eine Schnittansicht einer Ausführungsform eines Longitudinal-npn-BJT in einer Dreifachwanne einer erfindungsgemäßen Entladeschaltung;
5 zeigt eine Draufsicht einer Ausführungsform des Longitudinal-npn-BJT der Entladeschaltung im IC der 4;
6 zeigt Eigenschaften der erfindungsgemäßen Entladeschaltung;
7 zeigt eine Simulationsbeziehung zwischen der Basisspannung und dem Emitterstrom für einen Emitter mit einer Abmessung von 2 μm·2 μm während eines 0,18-Prozesses für die Ausführungsform der erfindungsgemäßen Entladeschaltung;
8 zeigt eine Simulationsbeziehung zwischen dem Emitterstrom und der Stromverstärkung für einen Emitter mit einer Abmessung von 2 μm·2 μm während eines 0,18-Prozesses für die Ausführungsform der erfindungsgemäßen Entladeschaltung;
9 zeigt eine Simulationsbeziehung zwischen der Emitterspannung und dem Emitterstrom für einen Emitter mit einer Abmessung von 2 μm·2 μm während eines 0,18-Prozesses für die Ausführungsform der erfindungsgemäßen Entladeschaltung.
Die 3 zeigt eine Ausführungsform einer erfindungsgemäßen ESD-Klemmschaltung mit einer Struktur mit tiefer n-Wanne. Die dort dargestellte ESD-Klemmschaltung 50 verfügt über eine Entladeschaltung 30 mit einer Struktur mit tiefer n-Wanne sowie eine ESD-Erfassungseinheit 17. Bei der Ausführungsform sind die Entladeschaltung 30 und die ESD-Erfassungseinheit 17 bei einem IC-Chip angewandt, und sie sind zwischen eine erste Spannung VDD und eine zweite Spannung VSS geschaltet, um eine interne Schaltung 51 vor ESD-Schäden zu schützen. Bei dieser Ausführungsform ist die erste Spannung VDD positiv, und die zweite Spannung VSS entspricht Masse oder sie ist negativ. Die Entladeschaltung 30 sorgt für einen Pfad für elektrostatische Entladung, um den Strom aufgrund elektrostatischer Ladungen umzuleiten, wenn elektrostatische Ladungen einen Stromstoß am IC-Chip bewirken würden. Die ESD-Erfassungseinheit 17 erfasst die Spannungsdifferenz zwischen der ersten Spannung VDD und der zweiten Spannung VSS, und sie erzeugt ein Triggersignal VG für die Entladeschaltung 30. Da die ESD-Erfassungseinheit 17 eine herkömmliche Erfassungsschaltung ist, wird eine detaillierte Beschreibung derselben weggelassen.
Die 4 zeigt eine Schnittansicht einer Ausführungsform eines Longitudinal-npn-BJT in einer erfindungsgemäßen Entladeschaltung mit Dreifachwanne. Bei dieser Ausführungsform verfügt die Entladeschaltung 30 über eine tiefe n-Wanne 32 auf einem p-Substrat 31, eine p-Wanne 35 im Wesentlichen im zentralen Bereich auf der tiefen n-Wanne 32 sowie eine n-Wanne 34 auf der tiefen n-Wanne 32 um die p-Wanne 35 herum. Außerdem ist im Wesentlichen im zentralen Bereich auf der p-Wanne 35 ein stark dotierter n(n⁺)-Bereich 40 ausgebildet, und auf der p-Wanne 35 ist um den stark dotierten n-Bereich 40 herum ein stark dotierter p(p⁺)-Bereich 39 ausgebildet. Ferner ist auf der n-Wanne 34 ein stark dotierter n-Bereich 38 ausgebildet. Der stark dotierte n-Bereich 40 ist elektrisch mit der ersten Spannung VDD verbunden, der stark dotierte n-Bereich 38 ist elektrisch mit der zweiten Spannung VSS verbunden, und der stark dotierte p-Bereich 39 ist elektrisch mit dem Triggersignal VG verbunden. Ferner sind eine die n-Wanne 34 umgebende p-Wanne 33 sowie eine Isolation mit flachem Graben (STI = Shallow Trench Isolation) 37 um den stark dotierten n-Bereich 38 herum ausgebildet.
Demgemäß bilden, in der Schnittansicht dieser Ausführungs form der Entladeschaltung im IC der 4, der stark dotierte n-Bereich 40, die p-Wanne 35 und die tiefe n-Wanne 32 einen Longitudinal-npn-BJT 42. Demgemäß steigt, wenn elektrostatische Ladungen über den Kontaktfleck für die erste Spannung VDD laufen, die Spannung des Triggersignals VG der ESD-Erfassungseinheit 17 an, um den Longitudinal-npn-BJT 42 einzuschalten, und ein Strom aufgrund elektrostatischer Ladungen fließt vom Kontaktfleck der Versorgungsspannung VDD über den stark dotierten n-Bereich 40, die p-Wanne 35, die tiefe n-Wanne 32, die n-Wanne 34 und den stark dotierten n-Bereich 38 zum Kontaktfleck für die negative Versorgungsspannung VSS, und dieser Strom wird dann aus dem IC abgeleitet. Bei einer typischen Entladeschaltung (2) fließt der Strom aufgrund elektrostatischer Ladungen in der transversalen Richtung. Bei der beschriebenen Ausführungsform der Erfindung fließt der Strom I_ESD aufgrund elektrostatischer Ladungen in longitudinaler Richtung. Demgemäß ist die Stromverstärkung beim Longitudinal-npn-BJT dieser Ausführungsform viel größer als beim herkömmlichen Transistor, so dass herkömmliche Probleme wie schlechte Zuverlässigkeit und die Unfähigkeit eines gleichmäßigen Einschaltens vermieden werden können.
Die 5 zeigt eine Draufsicht einer Ausführungsform eines Longitudinal-npn-BJT der Entladeschaltung 30 im IC der 4. Gemäß dieser 5 verfügt die Entladeschaltung 30 über den stark dotierten n-Bereich 40 im zentralen Bereich, eine zweite Schicht eines stark dotierten p-Bereichs 39 sowie eine dritte Schicht eines stark dotierten n-Bereichs 38. Der stark dotierte n-Bereich 40 und die zweite Schicht des stark dotierten p-Bereichs 39 sind auf der p-Wanne 35 ausgebildet, während die dritte Schicht des stark dotierten n-Bereichs 38 auf der n-Wanne 34 ausgebildet ist. Die n-Wanne 34 und die p-Wanne 35 sind auf der tiefen n-Wanne 32 ausgebildet. Aus der 5 ist es ersichtlich, dass der stark dotierte n- Bereich 40 der Emitter des Longitudinal-npn-BJT 42 ist und er elektrisch mit der ersten Spannung VDD verbunden ist; die zweite Schicht des stark dotierten p-Bereichs 39 die Basis des Longitudinal-npn-BJT 42 ist und sie elektrisch mit dem Triggersignal VGG verbunden ist; und die dritte Schicht des stark dotierten n-Bereichs 38 die Source des Longitudinal-npn-BJT 42 ist und sie elektrisch mit der zweiten Spannung VSS verbunden ist. In der Struktur der 5 ist die Stromverstärkung des Longitudinal-npn-BJT 42 gemäß der Erfindung viel größer als die beim herkömmlichen Transistor.
Die 6 zeigt Eigenschaften der Entladeschaltung 30 gemäß der beschriebenen Ausführungsform der Erfindung, wobei Is ein Leckstrom ist, Vceo die Durchschlagsspannung zwischen dem Kollektor und dem Emitter des Longitudinal-npn-BJT ist, Vcbo die Durchschlagsspannung zwischen dem Kollektor und der Basis des Longitudinal-npn-BJT ist und Vebo die Durchschlagsspannung zwischen dem Emitter und der Basis des Longitudinal-npn-BJT ist. Wie es in der 6 dargestellt ist, sind die Durchschlagsspannungen zwischen dem Kollektor, dem Emitter und der Basis des Longitudinal-npn-BJT gemäß der Ausführungsform der Erfindung größer als 6 V, und die zugehörigen Stromverstärkungen sind größer als 20. Außerdem kann der Leckstrom dieses Longitudinal-npn-BJT 42 gesenkt werden, da die tiefe n-Wanne den Pfad desselben ausgehend vom p-Substrat 31 isoliert.
Die 7 zeigt eine Simulationsbeziehung zwischen der Basisspannung und dem Emitterstrom, wenn die Emitterabmessung 2 μm·2 μm beträgt, während eines 0,18-Prozesses für die beschriebene Ausführungsform der Entladeschaltung 30 gemäß der Erfindung, wobei die horizontale Achse die Basisspannung in der Einheit Volt (V) repräsentiert und die vertikale Achse den Basisstrom und den Kollektorstrom in der Einheit Ampere (A) repräsentiert. In der 7 zeigen die durchgezogene und die gestrichelte Linie den Kollektorstrom bzw. den Basisstrom, und der Emitterstrom entspricht der Summe aus dem Kollektorstrom und dem Basisstrom.
Die 8 zeigt eine Simulationsbeziehung zwischen dem Emitterstrom und der Stromverstärkung, wenn die Emitterabmessung 2 μm·2 μm beträgt, während eines 0,18-Prozesses für die beschriebene Ausführungsform der Entladeschaltung 30 gemäß der Erfindung, wobei die horizontale Achse den Emitterstrom in der Einheit Ampere (A) repräsentiert und die vertikale Achse die Stromverstärkung in der Einheit Beta repräsentiert. Aus der 8 ist es erkennbar, dass die Stromverstärkung größer als 20 ist, wenn der Emitterstrom zwischen ungefähr 10^–3 A und 10^–8 A beträgt.
Die 9 zeigt eine Simulationsbeziehung zwischen der Kollektorspannung und dem Kollektorstrom, wenn die Emitterabmessung 2 μm·2 μm beträgt, während eines 0,18-Prozesses für die beschriebene Ausführungsform der Entladeschaltung 30 gemäß der Erfindung, wobei die horizontale Achse die Kollektorspannung in der Einheit Volt (V) repräsentiert und die vertikale Achse den Kollektorstrom Ic in der Einheit μA repräsentiert. Der Basisstrom Ib beträgt zwischen 10 μA und 50 μA mit Schritten von 10 μA.
Die beschriebene ESD-Klemmschaltung mit einer Struktur mit tiefer n-Wanne bildet nur eine Ausführungsform der Erfindung. Statt einer Struktur mit tiefer n-Wanne könnte entsprechend eine solche mit tiefer p-Wanne bei einer erfindungsgemäßen ESD-Klemmschaltung vorliegen.

Claims

ESD-Klemmschaltung, die zwischen eine erste und eine zweite Spannung geschaltet ist, mit: – einer ESD-Erfassungseinheit (17) zum Erfassen einer elektrostatischen Ladung zwischen der ersten und der zweiten Spannung und zum Erzeugen eines Triggersignals; und – einem npn-BJT, der durch das Triggersignal getriggert wird, so dass ein Strom aufgrund elektrostatischer Ladungen über ihn von der ersten zur zweiten Spannung fließt, wobei dieser npn-BJT Folgendes aufweist: – eine auf einem p-Substrat (31) ausgebildete tiefe n-Wanne (32); – eine auf einem Teil der tiefen n-Wanne ausgebildete p-Wanne (35); – eine auf einem zweiten Teil der tiefen n-Wanne hergestellte n-Wanne (34); – einen ersten stark dotierten n-Bereich (40), der auf einem ersten Teil der p-Wanne hergestellt ist und elektrisch mit der ersten Spannung verbunden ist; – einen stark dotierten p-Bereich (39), der auf einem zweiten Teil der p-Wanne hergestellt ist und elektrisch mit dem Triggersignal verbunden ist; und – einen zweiten stark dotierten n-Bereich (38), der auf der n-Wanne hergestellt ist und elektrisch mit der zweiten Spannung verbunden ist.
ESD-Klemmschaltung nach Anspruch 1, dadurch gekennzeichnet, dass die n-Wanne (34) die p-Wanne (35) umgibt.
ESD-Klemmschaltung nach Anspruch 1, dadurch gekennzeichnet, dass der stark dotierte p-Bereich (39) den ersten stark dotierten n-Bereich (40) umgibt.
ESD-Klemmschaltung nach Anspruch 3, dadurch gekennzeichnet, dass der zweite stark dotierte n-Bereich (38) den stark dotierten p-Bereich (39) so umgibt, dass die Stromverstärkung des npn-BJT erhöht ist.
ESD-Klemmschaltung nach Anspruch 3, dadurch gekennzeichnet, dass der zweite stark dotierte n-Bereich (38) den stark dotierten p-Bereich (39) so umgibt, dass die Fläche des npn-BJT verkleinert ist.
ESD-Klemmschaltung nach Anspruch 1, dadurch gekennzeichnet, dass die tiefe n-Wanne (32) die p-Wanne (35) vom p-Substrat (31) isoliert, so dass ein Leckstrom des npn-BJT verringert ist.
ESD-Klemmschaltung, die zwischen eine erste und eine zweite Spannung eines integrierten Schaltkreises geschaltet ist, wobei diese ESD-Klemmschaltung mit Folgendem versehen ist: – einer ESD-Erfassungseinheit (17) zum Erfassen einer elektrostatischen Ladung zwischen der ersten und der zweiten Spannung; und – einer Entladeschaltung, die auf einem p-Substrat (31) liegt und einen Longitudinal-npn-BJT aufweist, wobei sie elektrisch zwischen die erste und die zweite Spannung geschaltet ist; – wobei der Longitudinal-npn-BJT durch die ESD-Erfassungseinheit angesteuert wird und Folgendes aufweist: – eine auf einem p-Substrat (31) ausgebildete tiefe n-Wanne (32); – eine auf einem Teil der tiefen n-Wanne ausgebildete p-Wanne (35); – eine auf einem zweiten Teil der tiefen n-Wanne hergestellte n-Wanne (34); – einen ersten stark dotierten n-Bereich (40), der auf ei nem ersten Teil der p-Wanne hergestellt ist und elektrisch mit der ersten Spannung verbunden ist; – einen stark dotierten p-Bereich (39), der auf einem zweiten Teil der p-Wanne hergestellt ist und elektrisch mit dem Triggersignal verbunden ist; und – einen zweiten stark dotierten n-Bereich (38), der auf der n-Wanne hergestellt ist und elektrisch mit der zweiten Spannung verbunden ist.
ESD-Klemmschaltung nach Anspruch 7, dadurch gekennzeichnet, dass die n-Wanne (34) die p-Wanne (35) umgibt.
ESD-Klemmschaltung nach Anspruch 7, dadurch gekennzeichnet, dass der stark dotierte p-Bereich (39) den ersten stark dotierten n-Bereich (40) umgibt.
ESD-Klemmschaltung nach Anspruch 9, dadurch gekennzeichnet, dass der zweite stark dotierte n-Bereich (38) den stark dotierten p-Bereich (39) umgibt.
ESD-Klemmschaltung nach Anspruch 7, dadurch gekennzeichnet, dass die erste Spannung höher als die zweite Spannung ist.
ESD-Klemmschaltung, die zwischen eine erste und eine zweite Spannung geschaltet ist, mit: – einer ESD-Erfassungseinheit (17), die zwischen die erste und die zweite Spannung geschaltet ist; und – einem Longitudinal-BJT, der durch die ESD-Erfassungseinheit angesteuert wird, und einen Emitter, der elektrisch mit der ersten Spannung verbunden ist, einen Kollektor, der elektrisch mit der zweiten Spannung verbunden ist, und eine Basis, die mit der ESD-Erfassungseinheit verbunden ist, aufweist, – wobei der Longitudinal-BJT in einer Treiberwanne liegt.
ESD-Klemmschaltung nach Anspruch 12, dadurch gekennzeichnet, dass der Longitudinal-BJT ein Longitudinal-npn-BJT ist, der aus einem n-Bereich (38), einer p-Wanne (35) und einer tiefen n-Wanne (32) besteht.
ESD-Klemmschaltung nach Anspruch 13, dadurch gekennzeichnet, dass der n-Bereich ein stark dotierter n-Bereich (38) ist.
ESD-Klemmschaltung nach Anspruch 13, dadurch gekennzeichnet, dass auf der tiefen n-Wanne (32) eine n-Wanne (34) ausgebildet ist, die die p-Wanne (35) umgibt, wobei die p-Wanne den n-Bereich so umgibt, dass die Stromverstärkung des Longitudinal-BJT erhöht ist.
ESD-Klemmschaltung nach Anspruch 13, dadurch gekennzeichnet, dass der Longitudinal-BJT auf einem p-Substrat (31) ausgebildet ist.
ESD-Klemmschaltung nach Anspruch 16, dadurch gekennzeichnet, dass die tiefe n-Wanne (32) die p-Wanne (35) gegen das p-Substrat (31) isoliert, so dass ein Leckstrom der ESD-Klemmschaltung verringert ist.