JPS6161468A - 静電気保護回路 - Google Patents
静電気保護回路Info
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- JPS6161468A JPS6161468A JP59183536A JP18353684A JPS6161468A JP S6161468 A JPS6161468 A JP S6161468A JP 59183536 A JP59183536 A JP 59183536A JP 18353684 A JP18353684 A JP 18353684A JP S6161468 A JPS6161468 A JP S6161468A
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- 230000005611 electricity Effects 0.000 title abstract description 27
- 230000003068 static effect Effects 0.000 title abstract description 27
- 230000005669 field effect Effects 0.000 claims description 2
- 239000000758 substrate Substances 0.000 description 9
- 238000000034 method Methods 0.000 description 5
- 238000010586 diagram Methods 0.000 description 4
- 230000000694 effects Effects 0.000 description 4
- 238000010521 absorption reaction Methods 0.000 description 3
- 230000003071 parasitic effect Effects 0.000 description 3
- 101100402275 Arabidopsis thaliana MOS11 gene Proteins 0.000 description 1
- 238000004519 manufacturing process Methods 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/0203—Particular design considerations for integrated circuits
- H01L27/0248—Particular design considerations for integrated circuits for electrical or thermal protection, e.g. electrostatic discharge [ESD] protection
- H01L27/0251—Particular design considerations for integrated circuits for electrical or thermal protection, e.g. electrostatic discharge [ESD] protection for MOS devices
- H01L27/0266—Particular design considerations for integrated circuits for electrical or thermal protection, e.g. electrostatic discharge [ESD] protection for MOS devices using field effect transistors as protective elements
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は絶縁ゲート電界効果型トランジスタ（以下ＭＯ
５ＩｒＫＴと略す）を搭載した集積回路の静電気保護回
路に関する。
５ＩｒＫＴと略す）を搭載した集積回路の静電気保護回
路に関する。
従来の静電気保護回路の静電気の吸収方法としては第３
図のごとく極性の互いに異なる２個のダイオードを用い
る方法や第４図のごとくゲート電極と電源電圧以内の信
号電位に対してはソースとなる電極を接続したＭＯ５Ｔ
ＫＴを用いる方法が一般的であった。
図のごとく極性の互いに異なる２個のダイオードを用い
る方法や第４図のごとくゲート電極と電源電圧以内の信
号電位に対してはソースとなる電極を接続したＭＯ５Ｔ
ＫＴを用いる方法が一般的であった。
従来例の第１例である第３図の極性の互いに異なる２個
のダイオードを用いる方法は基板濃度の薄い集積回路の
場合には吸収効果が弱まり、また基板電位と電源電位が
異なる場合にはダイオードを構成出来ないという問題点
があった。従来例の第２例である第４図の１個のＭＯＳ
ＩＩ’ＥＴを用いる方法は第４図のごとくＮチャンネル
ＭＯＳＦＫＴの場合は負極性の静電気に対しては効果が
あるが正極性の静電気に対しては無力であるというよう
に一方の極性の静電気に対してしか効果がなかった。第
５図の回路は実際に用いられた例はないがＰチャネルと
Ｎチャネルの２個のＭＯＳＦＥＴを用いて負極性の静電
気にも正極性の静電気にもどちらかのＭＯＳＦＫＴが吸
収するように構成されたものである。しかしながらＰチ
ャネルとＮチャネルのＭＯＳＦＥＴを用いることで寄生
バイポーラトランジスタによるラッチアップ現象を誘発
する恐れがある。
のダイオードを用いる方法は基板濃度の薄い集積回路の
場合には吸収効果が弱まり、また基板電位と電源電位が
異なる場合にはダイオードを構成出来ないという問題点
があった。従来例の第２例である第４図の１個のＭＯＳ
ＩＩ’ＥＴを用いる方法は第４図のごとくＮチャンネル
ＭＯＳＦＫＴの場合は負極性の静電気に対しては効果が
あるが正極性の静電気に対しては無力であるというよう
に一方の極性の静電気に対してしか効果がなかった。第
５図の回路は実際に用いられた例はないがＰチャネルと
Ｎチャネルの２個のＭＯＳＦＥＴを用いて負極性の静電
気にも正極性の静電気にもどちらかのＭＯＳＦＫＴが吸
収するように構成されたものである。しかしながらＰチ
ャネルとＮチャネルのＭＯＳＦＥＴを用いることで寄生
バイポーラトランジスタによるラッチアップ現象を誘発
する恐れがある。
そこで本発明は以上に述べた従来の回路の問題点を解決
すべく、その目的は基板濃度が薄くても吸収能力の高い
、また基板電位が電源電位と異なっていても用いられ、
また正極性の静電気でも負極性の静電気でも共に吸収能
力があり、またラッチアップ現象を誘発しない静電気保
護回路を提供するものである。
すべく、その目的は基板濃度が薄くても吸収能力の高い
、また基板電位が電源電位と異なっていても用いられ、
また正極性の静電気でも負極性の静電気でも共に吸収能
力があり、またラッチアップ現象を誘発しない静電気保
護回路を提供するものである。
本発明の静電気保護回路は第１のＭＯＳＦＥＴはゲート
電極とソースもしくはドレイン電極となる第１電極が接
続され、かつ該第１のＭＯｓｙｇでの第１電極は電源の
第１電位に接続され、第１のＭＯＳ１１’ＥＴと同じ導
電型の第２のＭＯ３Ｔ］１ｉｌｉＴはゲー）ｍｔ＋とソ
ースもしくはドレインとなる第２′ｒＩＬ極が接続され
、かつ第２（７）ＭＯ３Ｉｌ’ＫＴ（７）ドレインもし
くはソースとなる第１電極は電源の第２電位に接続され
、また第１のｍｏｓｚｒｂＴのドレインもしくはソース
となる第２電極と第２のＭＯ３Ｆ１１ｆ！Ｔの第２電極
は互いに接続され、かつ該接続点は集積回路外部への中
継点である端子につながっていることを特徴とする。
電極とソースもしくはドレイン電極となる第１電極が接
続され、かつ該第１のＭＯｓｙｇでの第１電極は電源の
第１電位に接続され、第１のＭＯＳ１１’ＥＴと同じ導
電型の第２のＭＯ３Ｔ］１ｉｌｉＴはゲー）ｍｔ＋とソ
ースもしくはドレインとなる第２′ｒＩＬ極が接続され
、かつ第２（７）ＭＯ３Ｉｌ’ＫＴ（７）ドレインもし
くはソースとなる第１電極は電源の第２電位に接続され
、また第１のｍｏｓｚｒｂＴのドレインもしくはソース
となる第２電極と第２のＭＯ３Ｆ１１ｆ！Ｔの第２電極
は互いに接続され、かつ該接続点は集積回路外部への中
継点である端子につながっていることを特徴とする。
本発明の上記の構成によれば電源電圧より高い電位の静
電気が前記端子から第１のＭＯＳＦＥＴの第２電極と第
２のＭＯＳＦＫＴの第２電極の接続点に流入したとき、
第１のＭＯ３ＦＫ’Ｗ＆Ｌ＜は第２のＭＯＳＦ’１ｌＣ
Ｔのどちらかが導通し、静電気による電荷をすみやかに
電源の高電位側に吸収する。また厄Ｉ原腹ヨ位！り一低
い電位の静電気が加わつた場合には前述した高い電位の
場合とは逆のＭＯ３ＩＰＴｆＴが導通して静電気による
電荷をすみやかに電源の低電位側に吸収する。したがっ
て正負どちらの極性の静電気に対しても第１もしくは第
２のＭＯ５ＦＦｉＴが導通して静電気の電荷をすみやか
に吸収して集積回路の各部の破壊を防ぐものである。
電気が前記端子から第１のＭＯＳＦＥＴの第２電極と第
２のＭＯＳＦＫＴの第２電極の接続点に流入したとき、
第１のＭＯ３ＦＫ’Ｗ＆Ｌ＜は第２のＭＯＳＦ’１ｌＣ
Ｔのどちらかが導通し、静電気による電荷をすみやかに
電源の高電位側に吸収する。また厄Ｉ原腹ヨ位！り一低
い電位の静電気が加わつた場合には前述した高い電位の
場合とは逆のＭＯ３ＩＰＴｆＴが導通して静電気による
電荷をすみやかに電源の低電位側に吸収する。したがっ
て正負どちらの極性の静電気に対しても第１もしくは第
２のＭＯ５ＦＦｉＴが導通して静電気の電荷をすみやか
に吸収して集積回路の各部の破壊を防ぐものである。
また本発明はＭＯ５ＦＦｊＴにより静電気を吸収する構
成になっているので集積回路の基板濃度は基本的に無関
係であり、どのような基板濃度は選択する製造プロセス
の集積回路にも用いることができ、また基板電位が電源
電位と異なる集積回路にも適するものである。
成になっているので集積回路の基板濃度は基本的に無関
係であり、どのような基板濃度は選択する製造プロセス
の集積回路にも用いることができ、また基板電位が電源
電位と異なる集積回路にも適するものである。
また本発明の構成によれば第１のＭＯ８１７１Ｎ！！Ｔ
と第２のＭＯＳアＥＴの導電型は同じであるので寄生バ
イポーラトランジスタが生ずることはなくラッチアップ
現象を誘発しないものである。
と第２のＭＯＳアＥＴの導電型は同じであるので寄生バ
イポーラトランジスタが生ずることはなくラッチアップ
現象を誘発しないものである。
第１図は本発明の第１の実施例を示す回路図である。第
１図においてＮチャネルＭＯＳＦＥＴ１１のゲート電極
とソースもしくはドレインとなる第１電極は共に電源の
負電極である一Ｖ８１１に接続されている。Ｎチャネル
ＭＯ５ＦＩＴｉ２のドレインもしくはソースとなる第１
電極は電源の正電極である＋ＶＯＯに接続されている。
１図においてＮチャネルＭＯＳＦＥＴ１１のゲート電極
とソースもしくはドレインとなる第１電極は共に電源の
負電極である一Ｖ８１１に接続されている。Ｎチャネル
ＭＯ５ＦＩＴｉ２のドレインもしくはソースとなる第１
電極は電源の正電極である＋ＶＯＯに接続されている。
ＮチャネルＭＯ８ＦＦｊＴ１２のゲート電極とソースも
しくはドレインとなる第２電極は接続されている。
しくはドレインとなる第２電極は接続されている。
ＮチャネルＭＯ８？’ＥｌｉＴ１１の第２電極とＮチャ
ネルＭＯ８ＩＦＫＴ１２の第２電極は接続され、該接続
点１３は集積回路外部への中継点である端子へとつなが
っている。ここで接続点１５の電位は通常−ＶＳＳから
＋ＶＤＤの間の電位をとるのでＭＯ３１ｒＫＴ１１と１
２は共にゲート・ソース間が同電位であるとみなされる
状態であるので非導通となり接続点１３と−ＶＳＳ及び
＋ＶＤＤの間は遮断されている。さて集積回路外部への
中継点である端子に電源電位より低い電圧の静電気が加
わると接続点１５に−ＶＳＳより低い電圧の電荷が流入
してくる。このときＮチャネルＭＯ３ｌｔ’ＥＴ１１の
第２電極は−ｖｓｓであるゲート電極Ｊり低い電位とな
ってＭＯＳＦＥＴ１１は導通し、負極性の静電気はＭＯ
３１１’ＫＴ１１を通りて−ＶＳＳに吸収される。また
電源電位より高い電圧の静電気が加わった場合にはＮチ
ャネルＭＯ３ＦＦｉＴ１２のゲート電極はＭＯＳＦＥＴ
１２の第１電極の＋ＶＤＤより高い電位となるのでＭＯ
９１’ＫＴｉ ２は導通し、正極性の静電気はＭＯ３？
Ｅ”１２を通って＋Ｖｏｏ（Ｕｌに吸収される。以上、
ＭＯ３ＦＫ’ｌ’１１．１２は通常の場合には遮断され
ているが電源電位より高いもしくは低い静電気が加われ
ばＭＯＳ？に’ｒ１１．１２のどちらかが導通して電荷
が電源にすみやかに吸収して集積回路の各部の破壊を防
＜：さンなおＭＯＳＦＥＴ１１．１２の基本動作は基板
濃度や基板電位には直接には関係しない。またＭＯ３Ｉ
Ｍ！：Ｔ１１と１２は共にＮチャネルＭＯＳＦＥＴを用
いている。
ネルＭＯ８ＩＦＫＴ１２の第２電極は接続され、該接続
点１３は集積回路外部への中継点である端子へとつなが
っている。ここで接続点１５の電位は通常−ＶＳＳから
＋ＶＤＤの間の電位をとるのでＭＯ３１ｒＫＴ１１と１
２は共にゲート・ソース間が同電位であるとみなされる
状態であるので非導通となり接続点１３と−ＶＳＳ及び
＋ＶＤＤの間は遮断されている。さて集積回路外部への
中継点である端子に電源電位より低い電圧の静電気が加
わると接続点１５に−ＶＳＳより低い電圧の電荷が流入
してくる。このときＮチャネルＭＯ３ｌｔ’ＥＴ１１の
第２電極は−ｖｓｓであるゲート電極Ｊり低い電位とな
ってＭＯＳＦＥＴ１１は導通し、負極性の静電気はＭＯ
３１１’ＫＴ１１を通りて−ＶＳＳに吸収される。また
電源電位より高い電圧の静電気が加わった場合にはＮチ
ャネルＭＯ３ＦＦｉＴ１２のゲート電極はＭＯＳＦＥＴ
１２の第１電極の＋ＶＤＤより高い電位となるのでＭＯ
９１’ＫＴｉ ２は導通し、正極性の静電気はＭＯ３？
Ｅ”１２を通って＋Ｖｏｏ（Ｕｌに吸収される。以上、
ＭＯ３ＦＫ’ｌ’１１．１２は通常の場合には遮断され
ているが電源電位より高いもしくは低い静電気が加われ
ばＭＯＳ？に’ｒ１１．１２のどちらかが導通して電荷
が電源にすみやかに吸収して集積回路の各部の破壊を防
＜：さンなおＭＯＳＦＥＴ１１．１２の基本動作は基板
濃度や基板電位には直接には関係しない。またＭＯ３Ｉ
Ｍ！：Ｔ１１と１２は共にＮチャネルＭＯＳＦＥＴを用
いている。
第２図は本発明の第２の実施例を示すものである。第２
図においてＭＯＳＦＦ１ｉＴ１４と１５は共にＰチャネ
ルＭＯ５ＦＥｉＴを用いたもので、それにともない＋Ｖ
ＤＤと−ＶＳＳの接続の仕方が第１図のＮチャネルＭＯ
ＳＦＥＴを用いたものと異なっているが基本的動作は第
１図の回路例とほぼ同様である。
図においてＭＯＳＦＦ１ｉＴ１４と１５は共にＰチャネ
ルＭＯ５ＦＥｉＴを用いたもので、それにともない＋Ｖ
ＤＤと−ＶＳＳの接続の仕方が第１図のＮチャネルＭＯ
ＳＦＥＴを用いたものと異なっているが基本的動作は第
１図の回路例とほぼ同様である。
以上述べたように本発明によれば静電気の吸収の手段を
ＭＯ５ＩＦＫＴにより行うので基板濃度や基板電位の影
響を直接には受けず、基板濃度の薄い製造プロセスの集
積回路や、基板電位が電源電位と異なる集積回路、にも
適用できる。
ＭＯ５ＩＦＫＴにより行うので基板濃度や基板電位の影
響を直接には受けず、基板濃度の薄い製造プロセスの集
積回路や、基板電位が電源電位と異なる集積回路、にも
適用できる。
また本発明によれば高を位で導通するＭＯＳＦＥＴと低
電位で導通するＭＯＳＦＥＴの２個のＭＯＳＦＥＴで行
うので正極性の静電気でも負極性の静電気でも共に吸収
できる。
電位で導通するＭＯＳＦＥＴの２個のＭＯＳＦＥＴで行
うので正極性の静電気でも負極性の静電気でも共に吸収
できる。
また本発明によれば２個のＭＯ３１！’ＥＴは同じ導電
型のＭＯ３ＦＩ！ｉＴを用いるので寄生バイポーラトラ
ンジスタによるラッチアップ現象を誘発しない。またＣ
ＭＯ３集積回路ばかりでなくＮＭＯＳ５積回路のように
単極性のＭＯＳＦＥＴのみを搭載した集積回路にも広く
用いることが出来るという効果がある。
型のＭＯ３ＦＩ！ｉＴを用いるので寄生バイポーラトラ
ンジスタによるラッチアップ現象を誘発しない。またＣ
ＭＯ３集積回路ばかりでなくＮＭＯＳ５積回路のように
単極性のＭＯＳＦＥＴのみを搭載した集積回路にも広く
用いることが出来るという効果がある。
第１図、第２図は本発明の静電気保護回路の実施例を示
す回路図、第５図、第４図は従来の静電気保護回路の回
路図、第５図は従来の静電気保護回路に準する回路図で
ある。 １１．１２・・・・・・ＮチャネルＭＯＳＩＦＩ！ｌｉ
’ｌ’１４．１５・・・・・・ＰチャネルＭＯ８］？’
ＥＴ以 上
す回路図、第５図、第４図は従来の静電気保護回路の回
路図、第５図は従来の静電気保護回路に準する回路図で
ある。 １１．１２・・・・・・ＮチャネルＭＯＳＩＦＩ！ｌｉ
’ｌ’１４．１５・・・・・・ＰチャネルＭＯ８］？’
ＥＴ以 上
Claims (1)
- 第１の絶縁ゲート電界効果型トランジスタ（以下ＭＯ
ＳＦＥＴと略す）はゲート電極とソースもしくはドレイ
ン電極となる第１電極が接続され、かつ該第１のＭＯＳ
ＦＥＴの第１電極は電源の第１電位に接続され、第１の
ＭＯＳＦＥＴと同じ導電型の第２のＭＯＳＦＥＴはゲー
ト電極とソースもしくはドレインとなる第２電極が接続
され、かつ第２のＭＯＳＦＥＴのドレインもしくはソー
スとなる第１電極は電源の第２電位に接続され、また第
１のＭＯＳＦＥＴのドレインもしくはソースとなる第２
電極と第２のＭＯＳＦＥＴの第２電極は互いに接続され
、かつ該接続点は集積回路外部への中継点である端子に
つながっていることを特徴とする静電気保護回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59183536A JPS6161468A (ja) | 1984-08-31 | 1984-08-31 | 静電気保護回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59183536A JPS6161468A (ja) | 1984-08-31 | 1984-08-31 | 静電気保護回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6161468A true JPS6161468A (ja) | 1986-03-29 |
Family
ID=16137543
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP59183536A Pending JPS6161468A (ja) | 1984-08-31 | 1984-08-31 | 静電気保護回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6161468A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| FR2631167A1 (fr) * | 1988-05-05 | 1989-11-10 | Nat Semiconductor Corp | Circuit integre comportant une protection contre les decharges electrostatiques |
Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS511394A (ja) * | 1974-03-19 | 1976-01-08 | Norsk Hydro As | |
| JPS5139065A (ja) * | 1974-09-27 | 1976-04-01 | Yokogawa Electric Works Ltd | Honshitsuanzenbobakushisutemu |
| JPS5338269A (en) * | 1976-09-20 | 1978-04-08 | Nippon Precision Circuits | Input*output protecting circuit of mos ic |
| JPS5667962A (en) * | 1979-11-07 | 1981-06-08 | Mitsubishi Electric Corp | Gate protection circuit of mos field effect transistor |
-
1984
- 1984-08-31 JP JP59183536A patent/JPS6161468A/ja active Pending
Patent Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS511394A (ja) * | 1974-03-19 | 1976-01-08 | Norsk Hydro As | |
| JPS5139065A (ja) * | 1974-09-27 | 1976-04-01 | Yokogawa Electric Works Ltd | Honshitsuanzenbobakushisutemu |
| JPS5338269A (en) * | 1976-09-20 | 1978-04-08 | Nippon Precision Circuits | Input*output protecting circuit of mos ic |
| JPS5667962A (en) * | 1979-11-07 | 1981-06-08 | Mitsubishi Electric Corp | Gate protection circuit of mos field effect transistor |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| FR2631167A1 (fr) * | 1988-05-05 | 1989-11-10 | Nat Semiconductor Corp | Circuit integre comportant une protection contre les decharges electrostatiques |
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