TW388118B - Semiconductor device - Google Patents
Semiconductor device Download PDFInfo
- Publication number
- TW388118B TW388118B TW086110484A TW86110484A TW388118B TW 388118 B TW388118 B TW 388118B TW 086110484 A TW086110484 A TW 086110484A TW 86110484 A TW86110484 A TW 86110484A TW 388118 B TW388118 B TW 388118B
- Authority
- TW
- Taiwan
- Prior art keywords
- diffusion layer
- conductivity type
- well
- type
- conductive type
- Prior art date
Links
- 239000004065 semiconductor Substances 0.000 title claims description 22
- 238000009792 diffusion process Methods 0.000 claims abstract description 89
- 239000000758 substrate Substances 0.000 claims abstract description 25
- 230000005669 field effect Effects 0.000 claims description 28
- 229910052751 metal Inorganic materials 0.000 claims description 8
- 239000002184 metal Substances 0.000 claims description 8
- 238000002955 isolation Methods 0.000 claims description 6
- 230000002079 cooperative effect Effects 0.000 claims description 5
- 239000013078 crystal Substances 0.000 claims description 4
- 239000000463 material Substances 0.000 claims description 3
- PCTMTFRHKVHKIS-BMFZQQSSSA-N (1s,3r,4e,6e,8e,10e,12e,14e,16e,18s,19r,20r,21s,25r,27r,30r,31r,33s,35r,37s,38r)-3-[(2r,3s,4s,5s,6r)-4-amino-3,5-dihydroxy-6-methyloxan-2-yl]oxy-19,25,27,30,31,33,35,37-octahydroxy-18,20,21-trimethyl-23-oxo-22,39-dioxabicyclo[33.3.1]nonatriaconta-4,6,8,10 Chemical compound C1C=C2C[C@@H](OS(O)(=O)=O)CC[C@]2(C)[C@@H]2[C@@H]1[C@@H]1CC[C@H]([C@H](C)CCCC(C)C)[C@@]1(C)CC2.O[C@H]1[C@@H](N)[C@H](O)[C@@H](C)O[C@H]1O[C@H]1/C=C/C=C/C=C/C=C/C=C/C=C/C=C/[C@H](C)[C@@H](O)[C@@H](C)[C@H](C)OC(=O)C[C@H](O)C[C@H](O)CC[C@@H](O)[C@H](O)C[C@H](O)C[C@](O)(C[C@H](O)[C@H]2C(O)=O)O[C@H]2C1 PCTMTFRHKVHKIS-BMFZQQSSSA-N 0.000 claims 2
- 230000001681 protective effect Effects 0.000 abstract description 49
- 239000010410 layer Substances 0.000 description 72
- 229910052782 aluminium Inorganic materials 0.000 description 16
- XAGFODPZIPBFFR-UHFFFAOYSA-N aluminium Chemical compound [Al] XAGFODPZIPBFFR-UHFFFAOYSA-N 0.000 description 16
- 238000010586 diagram Methods 0.000 description 6
- 238000009413 insulation Methods 0.000 description 5
- 230000015556 catabolic process Effects 0.000 description 4
- 238000005516 engineering process Methods 0.000 description 4
- 239000011229 interlayer Substances 0.000 description 4
- 238000000034 method Methods 0.000 description 4
- 238000007796 conventional method Methods 0.000 description 3
- 230000000903 blocking effect Effects 0.000 description 2
- 230000000694 effects Effects 0.000 description 2
- 238000004519 manufacturing process Methods 0.000 description 2
- 235000015170 shellfish Nutrition 0.000 description 2
- 239000004411 aluminium Substances 0.000 description 1
- 239000004020 conductor Substances 0.000 description 1
- 238000005520 cutting process Methods 0.000 description 1
- 230000007547 defect Effects 0.000 description 1
- 238000009826 distribution Methods 0.000 description 1
- 230000002496 gastric effect Effects 0.000 description 1
- 239000012535 impurity Substances 0.000 description 1
- 230000003993 interaction Effects 0.000 description 1
- 230000003071 parasitic effect Effects 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/0203—Particular design considerations for integrated circuits
- H01L27/0248—Particular design considerations for integrated circuits for electrical or thermal protection, e.g. electrostatic discharge [ESD] protection
Landscapes
- Engineering & Computer Science (AREA)
- Power Engineering (AREA)
- Physics & Mathematics (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
- Semiconductor Integrated Circuits (AREA)
Description
第86!1〇484霁夢利甲請案肀文說明1:修止 A7 B7
五、發明説明( 容經濟部中央標準局員工消費合作杜印製 具有第一導電型態的半導體基材之上的具有第二導電型態 之埋藏擴散層、底部與該埋藏擴散層頂部接觸之呈環狀的 具有第二導電型態之井、及一隔離於該具有第二導電型態 之井內的具有第一導電型態之井。在該具有第一導電型態 之井上,有一 場效電晶體及一雙載子接面電晶體。該 MOS場效電晶體包含:透過輸入阻抗連接到一金屬端子之 第一個具有第二導電型態的擴散層,作爲汲極之用;連接 於第一參考電位之第二個具有第二導電型態的擴散層,作 爲源極之用;及一閘電極連接於第一參考電位。該雙載子 接面電晶體包含:以該第二個具有第二導電型態的擴散層 作爲射極;位於該第二個具有第二導電型態的擴散層之對 側,連接於該金屬端子之第三個具有第二導電型態的擴散 層,作爲集極;及以該具有第一導電型態之獨立井作爲基 極。 本發明的第二個重點係依據本發明的第一個重點之半 導體裝置,其中環繞第―、第二、及第三個具有第二導鼋 型態之擴散層的具有第—導電型態之擴散層形成於具有第 一導電型態之并的上面;其位置與第三個具有第二導電型 態之擴散層相反’之間留有適當的間隙;且在其相反位置 形成一二極體。 在本發明之第一及第二個重點中,具有第二導電型態之 井可連接於一參考電位。於是,當在第二參考電位端子與 I/O端子之間施加一過電壓時,第三個具有第二導電型態之 擴散層之_雙載子接面電晶體、具有第一導電型態之 7 -{請先聞讀背面>/注意事項再填 ----Γ !二------裝--- T# -=4- 線 ( CNS ) Λ4规格(2 丨 Ο .χπ公 f ) 經濟部中央標準局負工消費合作社印製 ΑΊ Β7 五、發明説明() 技讎域 本發明係關於一種半導體裝置,尤其有關於一種半導體 積體電路之靜電放電防護裝置。 背景說明 圖3顯示一種半導體積體電路中靜電放電防護裝置之 電路簡圖,圖4爲其佈局圖,而圖5則爲沿圖4中直線b-b切割所做成之剖面圖, 圖4及圖5中所使用的防護用二極體爲一 PN二極體, 其包含一 P型擴散層403及一 η型擴散層402a,位於一 p 型基材401上。p型擴散層403透過一鋁線409a連接到地 線,而η型擴散層402a則透過鋁線410a與I/O端子415相 連。編號408爲一層間絕緣膜,而編號416者爲電子接觸 點。 防護用雙載子接面電晶體係一種NPN雙載子接面電晶 體,包含作爲基極的P型半導體基材401、作爲集極的η 型擴散層402a、與作爲射極之η型擴散層402b 〇 η型擴散 層402a透過銘線410a與I/O端子415相連,而η型擴散層 402b透過鋁線409b連接到地線。 防護用NMOS場效電晶體係一種η型LDDMOS場效電 晶體,其包含η型擴散層402c、402d及一閘極405,位 於一 P型基材401上。η型擴散層402c爲此電晶體之源極, 此η型擴散層402c與閘極405透過鋁線409c與地線連接。 η型擴散層402d爲此電晶體之汲極,此n型擴散層402d透 過鋁線410b、輸入電阻414、及鋁線410c與I/O端子415 3 本紙張尺度適用中國國家標準(CNS ) Λ4規格(210X 297公釐) (請先聞讀背面之注意事項再填寫本頁) 装·
、1T 經濟部中央標準局貝工消費合作社印裝 A7 B7 五、發明説明() 相連接。編號406者爲一聞極氧化層(gate oxide),而編號407 者則爲側壁絕緣層。而編號404者爲場氧化層(field oxide)。 在圖3所示之電路簡圖中,當在I/O端子施以一電壓, 如一靜電脈衝,且電流經過輸入電阻314進入內部電路時, 很容易導致內部電路損毀。因此,在正電源應用(positive application)時係以一防護用雙載子接面電晶體318及一 NM0S場效電晶體319形成一放電途徑,作爲保護之用; 而在負電源應用(negative application)時則以一防護用二極體 317形成放電途徑。當施以一電壓時,此等防護用元件變成 導通狀態,於是可將電壓箝位(clamp)於一固定値而保護內 部電路。 換言之,在I/O端子施加一相對於接地端爲正電位之電 壓脈衝時,首先造成防護用NM0S場效電晶體的汲極擴散 層402d與防護用雙載子接面電晶體之集極的η型擴散層 402a之電壓上升。此時,由於包含汲極、閘極、與基材之 閘控二極體(Gate-Controlled-Diode)的作用,汲極與基材之間 雪崩崩潰(avalanche breakdown)的崩潰電酿Vbd)比集極與基 材之間的崩潰電壓更低,因此,在汲極與基材之間發生雪 崩崩潰,而造成雪崩崩潰附近區域的基材電位上升。接下 來將一正向偏壓施加在源極與基材之間,於是包含NM0S 場效電晶體汲極、基材、以及源極的一寄生雙載子接面電 晶體開始操作,且使汲極與源極之間的電壓降低,然後固 定住(Vsbmos),而達到防護內部電路的功能。若過電壓 (overvoltage)非常高,端子的電壓持續上升,則同樣地,防 4 本紙張尺度適用中國國家標隼(CNS ) Λ4現格(210X297公t ) 請先Η讀背面之注意事項再填寫本頁 -裝· ,π 經濟部中央梯準局胃工消費合作社印衷 A7 B7____ 五、發明説明() 護用雙載子接面電晶體的集極與射極之間’雙載子操作電 壓降低(Vsbbip)。此時’雙載子接面電晶體的箝位電壓 Vsbbip低於MOS場效電晶體的箝位電壓Vsbmos(Vsbbip < Vsbmos),故大部分的放電電流流過此雙載子接面電晶體’ 所以受保護的NMOS場效電晶體並未損壞。 當一相對於接地端子爲負電壓之電壓脈衝施加於I/O端 子時,防護用二極體上電流正向流通’因而達到保護內部 電路的功能。 在前述習知裝置中,當電壓施加在I/O端子時,由防護 用元件所產生之電子會經由基材擴散到內部元件’使得此 等電子注入內部電路MOS場效電晶體的閘極氧化層,而造 成其特性的改變,甚至導致MOS場效電晶體的毀損。 此外,在內部電路中非常靠近的P通道型電晶體與η 通道型電晶體之間,可能會由於防護用元件操作造成的基 材電位上升而導致閉鎖(latch up) 〇 爲防止此等情況發生,在防護用元件與內部元件之間必 須保有一較大的間距,如此造成未使用的圖案區域增加。 爲防止上述防護用元件與內部元件之間相互作用所導 致的缺點,在下列兩案例中提出將防護用元件與內部元件 之間裝設一隔離層的技術,然而此等技術有其缺點。 在曰本專利申請公開號碼58657/1985的案件中提出利 用一種雙載子接面電晶體製造技術,將二極體從基材分 離,此二極體爲一防護用元件。於是能夠把對內部電路的 影響隔絕在外。然而,此防護用元件僅包含二極體,其箝 _ 5 本紙張尺度適用肀國國家標準(CNS ) A4規格(2丨0X29?公漦) 請先閲讀背面之注$項再^'本頁)
、1T A7 B7 五、發明说明() 位的能力不佳,且需要較大的區域。 在日本專利申請公開號碼241251/1985的案件中利用類 似的雙載子接面電晶體製造技術,然而此技術中係利用與 內部雙載子元件同時形成的雙載子元件擔任防護用元件。 結果,此技術的缺失在於防護用元件本身對突波電壓(surge voltage)之崩潰抗力(breakdown resistance)明顯的降低。 此外,前述習知技術尙具有下列問題··在防護用雙載子 接面電晶體中,必須盡可能的降低其箝位電流途徑之阻抗 (impedance),因此,防護用雙載子接面電晶體被安排在接合 板附近。於是此區域被防護用雙載子接面電晶體佔據。因 此,在設計時防護用NMOS場效電晶體與防護用雙載子接 面電晶體係稍微分開。於是,其相關位置,亦即防護用 NMOS場效電晶體與防護用雙載子接面電晶體的排列決定 於晶片的佈局(layout),因此,有時防護用雙載子接面電晶 體無法依照預期的操作方式發生作用。另外,除了晶片佈 局的參數之外,半導體基材的特性,即其雜質濃度與瑕疵 分布,也會影響到習知技術中防護用雙載子接面電晶體的 操作。 經濟部中央標準局肩工消费合作社印袈 (請先閲讀背面之注意事項再填寫本頁 訂 發明之綜合說明 因此’本發明的目的之一在於提供一種可解決前述問 題,並具有高靜電放電抗力、高閉鎖抗力、及優秀的防護 能力之靜電放電防護裝置;且在其鄰近區域不存在無效空 間(dead space) 〇 本發明的第一個重點係一種半導體裝置,包含:位於一 6 本紙張尺度ϋ用t國國家標準(CNS ) Λ4%格(210X 297公釐1 — 第86!1〇484霁夢利甲請案肀文說明1:修止 A7 B7
五、發明説明( 容經濟部中央標準局員工消費合作杜印製 具有第一導電型態的半導體基材之上的具有第二導電型態 之埋藏擴散層、底部與該埋藏擴散層頂部接觸之呈環狀的 具有第二導電型態之井、及一隔離於該具有第二導電型態 之井內的具有第一導電型態之井。在該具有第一導電型態 之井上,有一 場效電晶體及一雙載子接面電晶體。該 MOS場效電晶體包含:透過輸入阻抗連接到一金屬端子之 第一個具有第二導電型態的擴散層,作爲汲極之用;連接 於第一參考電位之第二個具有第二導電型態的擴散層,作 爲源極之用;及一閘電極連接於第一參考電位。該雙載子 接面電晶體包含:以該第二個具有第二導電型態的擴散層 作爲射極;位於該第二個具有第二導電型態的擴散層之對 側,連接於該金屬端子之第三個具有第二導電型態的擴散 層,作爲集極;及以該具有第一導電型態之獨立井作爲基 極。 本發明的第二個重點係依據本發明的第一個重點之半 導體裝置,其中環繞第―、第二、及第三個具有第二導鼋 型態之擴散層的具有第—導電型態之擴散層形成於具有第 一導電型態之并的上面;其位置與第三個具有第二導電型 態之擴散層相反’之間留有適當的間隙;且在其相反位置 形成一二極體。 在本發明之第一及第二個重點中,具有第二導電型態之 井可連接於一參考電位。於是,當在第二參考電位端子與 I/O端子之間施加一過電壓時,第三個具有第二導電型態之 擴散層之_雙載子接面電晶體、具有第一導電型態之 7 -{請先聞讀背面>/注意事項再填 ----Γ !二------裝--- T# -=4- 線 ( CNS ) Λ4规格(2 丨 Ο .χπ公 f ) 經濟部中央梯準局貝工消費合作社印裝 A7 __B7______ 五、發明説明() 井、及具有第二導電型態之埋藏擴散層開始操作,以增加 對靜電放電之抗力。 在本發明之第二個重點中,具有第一導電型態之擴散層 可與第一參考電位連接。於是具有第一導電型態之井的電 位固定,而能夠防止使用時MOS場效電晶體及雙載子接面 電晶體的漏電。 依據本發明,能夠完全防止由防護用元件所產生的電子 擴散進入內部元件,而並不需要增加圖案面積,此外,防 護用元件的操作更爲容易。因此,本發明之靜電放電防護 裝置具有高靜電放電抗力、高閉鎖抗力、及優秀的防護能 力等特性,而且在防護用元件附近不存在無效空間。 園示之簡單說明 圖1爲依據本發明之靜電放電防護裝置其佈局簡圖。 圖2爲沿圖1中的直線a-a’所做之靜電放電防護裝置的 剖面圖。 圖3爲本發明或習知技術中靜電放電防護裝置的電路 簡圖。' :圖4爲習知技術之靜電放電防護裝置其佈局簡圖-〇 圖爲習知技術之靜電放電防護裝置其剖面圖。
It n n I n 11 n IT 11 (請先閲讀背面之注f項再填寫本頁) 訂 圖示中之參照數號 101 p型半導體基材 102 η型擴散層 103 P型擴散層 104 場氧化層 105 閘電極 106 閘極氧化層 107 側壁絕緣膜 108 層間絕緣膜 8 本紙張尺度適用中國國家標準(CNS ) Λ4蚬格(210X297公釐) A7 B7 經濟部中央榡準局貝工消费合作社印裝 五、發明説明() 109 鋁線 111 η型埋藏擴散層 113 ρ型井 115 I/O端子 314 輸入電阻 317 防護用二極體 面電晶體 319 NMOS場效電晶體 體基材 402 η型擴散層 404 場氧化層 406 聞極氧化層 408 層間絕緣膜 410 鋁線 415 I/O端子 較佳實施例之詳細說明 圖3中I/O端子315與防護用二極體317、防護用雙載 子接面電晶體318、及NMOS場效電晶體319相連接,以 達到保護的作用。在本發明中,此等元件係形成於Ρ型井 113的表面上,此ρ型井113與ρ型半導體基材101之間以 —η型并112與一 η型埋藏擴散層111隔開,如圖1及圖2 所示。 η型井1丨2與η型埋藏擴散層111藉由連接到n+擴散層 102a的線路而具有電源電位。 9 110 鋁線 112 η型井 114 輸入電阻 116 電子接觸點 315 I/O端子 318 防護用雙載子接 401 ρ型半導 403 ρ型擴散層 405 閘電極 407 側壁絕緣膜 409 鋁線 414 輸入電阻 416 電子接觸點 -........ n m. - I I— ! LJ ........ I ^/f\ (請先閱讀背面之注意事項再填寫本頁)
*1T 象 本紙張尺度適用中國國家標準(CNS ) Λ4規格(210Χ 297公釐) 經濟部中央標準局負工消費合作社印裝 A7 — _ B7 五.、發明説明() 防護用二極體爲一pn二極體’包含一p型擴散層103 及—η型擴散層102b。p型擴散層KB透過鋁線109a連接 到地線。η型擴散層102b透過鋁線110a連接到I/O端子 115。另外,圖1中之p型擴散層103’係設置來調整到n 型擴散層102b的距離與接觸窗區域的間隔。編號108爲一 層間絕緣膜,而編號116爲一電接觸點。 防護用雙載子接面電晶體爲一 NPN雙載子接面電晶 體,包含作爲基極之P型井113、作爲集極的n型擴散層 l〇2b、及作爲射極的η型擴散層102c。η型擴散層l〇2b 爲此電晶體之集極,透過鋁線ll〇a連接到I/O端子115。 此外,η型擴散層102c爲此電晶體之射極,透過銘線10% 連接到地線。 防護用NMOS場效電晶體爲一 η型LddMOS場效電晶 體,包含形成於p型井113表面上之η型擴散層102c與 l〇2d、及閘電極1〇5等。η型擴散層102c爲此電晶體之源 極,透過鋁線109b連接到地線。另外,η型擴散層l〇2d 爲此電晶體之汲極,透過鋁線110b、輸入電阻114、及鋁 線ll〇c連接到I/O端子115。閘電極105經過銘線109b連 接到地線。編號106者爲一閘極氧化層,編號107爲一側 壁絕緣膜,而編號104爲場氧化層。 在此實施例中,在防護用元件操作時產生並注入基材的 電子全部被一 η型埋藏擴散層所吸收,於是可以完全防止 、電子擴散進入內部的元件。因此,在習知防護用元件中內 部電路的MOS場效電晶體受到注入電子的破壞或損毀的 本紙張尺度適用中國國家標隼(CNs >八4規格(210X 297公釐) (請先閲讀背面之注$項再填寫本頁)
、1T II— 1^1 =- -I · A7 B7 五、發明説明( 問題得以解決。 此外,由於用來形成防護用元件的P型井(基材)與用來 形成內部電路的P型井互相分開,即使在防護用元件作用 時隔離井之電位上升,有內部電路形成於其上的基材之電 位並不會變動。因此’由防護用元件操作所導致的閉鎖不 會發生,且相較於習知方法,防護用元件與內部元件間的 距離可以縮短。故可減少無用的空間。 訂 泉 經濟部中央標準局貝工消费合作社印製 另外’由於防護用元件(防護用二極體、防護用雙載子 接面電晶體、及防護用NMOS場效電晶體)均形成於被n型 井與η型埋藏擴散層所隔離的p型井上,又由於防護用 NMOS場效電晶體與防護用雙載子接面電晶體互相接近, 防護用雙載子接面電晶體可以較習知方法更容易開始操 作。換言之,當施加一正電壓於一端子時,防護用NM〇S 場效電晶體首先作用,類似前述習知技術所描述者。此時, P型井被隔離且鄰近雙載子接面電晶體,因此,在雙載子 接面電晶體附近區域的基材電位也上升到足夠開始操作的 程度。因此,防護用NMOS場效電晶體與防護用雙載子接 面電晶體幾乎同時操作,以使靜電脈衝放電,因而其防護 能力較高。 此外,本發明中防護用NMOS場效電晶體之源極與防 護用雙載子接面電晶體之射極均使用η型擴散層102c,因 而減少防護用元件所需的面積。 以上,係就本發明之較佳實施例加以描述,該等實施例僅 係用來說明而非限制本創作,在不脫離本創作之實質精神 11 本纸張尺度適用t國國家標準(CNS ) Λ4規格(210X297公茇) A7 五、發明説明()下,仍可予以變化而加以實施。因此,本創作之範疇應由 以下之申請專利範圍所界定。 n I n n m '--Γ. ! I Γ (請先閲讀背面之注意事項再填寫本頁) -* 涑 經濟部中央標準局貝工消費合作杜印製 2 1 本紙張尺度逋用中國國家標隼(CNS ) Α4規格(210Χ 297公釐)
Claims (1)
- 8 8 8 8 | ABCD I·:·:1Τ委贷 ΐ^"" 經濟部中央梂準局負工消费合作社印製 六、申請專利範圍 1, 一種半導體裝置,包含: 位$具有第一導電型態之半導體棊材上之具有第二導 電型態&埋藏擴散層、底部與該埋藏擴散層頂部接觸之呈 環狀的具有第二導電型態之并、及一隔離於該具有第二導 電型態之井內的具有第一導電型態之井;及 位於該具有第一導電型態之井上的以〇2場效電晶體及 雙載子接面電晶體:該MOS場效雷晶體句.含: 第一具有第二導電型態之擴散層,·透過輸入電阻連接 到一金屬端子,作爲汲極之用; 、、.第二具有第二導電型態之擴散層,與第一參考電位連 .接,作爲源極;及 一閘電極’與該第一參考電位連接; 該雙載子接面電晶體包含: 第二具有第二導電型態之擴散層,作爲射極之用; 第三具有第二導電型態之擴散層,與位於第二具有第 '二導電型態之擴散層相反方向的一金屬端子連接,作 爲集極之用;及 .具有第一導電型態之隔離井,作爲基底之用。 2. 如申請專利範圍第1項之半導體裝置,其中環繞該 第一、第二、及第三具有第二導電型態之擴散層的具有第 一導電型態之擴散層形成於該具有第一導電型態之井上 面;其位置與該第三具有第二導電型態之擴散層相反,之 ,間留有適當的間隙;且在其相反位置形成二極體。 3. 如申請專利範圍第1項或第2項之半導體裝置,其 13 i紙棟尺度適用家榇準(CMS ) A4規格(210X 297公ί ^ „ :---一---Γ------、ΤΓ------0 (請先聞讀背面之注$項再填寫本頁) 8 8 8 8 | ABCD I·:·:1Τ委贷 ΐ^"" 經濟部中央梂準局負工消费合作社印製 六、申請專利範圍 1, 一種半導體裝置,包含: 位$具有第一導電型態之半導體棊材上之具有第二導 電型態&埋藏擴散層、底部與該埋藏擴散層頂部接觸之呈 環狀的具有第二導電型態之并、及一隔離於該具有第二導 電型態之井內的具有第一導電型態之井;及 位於該具有第一導電型態之井上的以〇2場效電晶體及 雙載子接面電晶體:該MOS場效雷晶體句.含: 第一具有第二導電型態之擴散層,·透過輸入電阻連接 到一金屬端子,作爲汲極之用; 、、.第二具有第二導電型態之擴散層,與第一參考電位連 .接,作爲源極;及 一閘電極’與該第一參考電位連接; 該雙載子接面電晶體包含: 第二具有第二導電型態之擴散層,作爲射極之用; 第三具有第二導電型態之擴散層,與位於第二具有第 '二導電型態之擴散層相反方向的一金屬端子連接,作 爲集極之用;及 .具有第一導電型態之隔離井,作爲基底之用。 2. 如申請專利範圍第1項之半導體裝置,其中環繞該 第一、第二、及第三具有第二導電型態之擴散層的具有第 一導電型態之擴散層形成於該具有第一導電型態之井上 面;其位置與該第三具有第二導電型態之擴散層相反,之 ,間留有適當的間隙;且在其相反位置形成二極體。 3. 如申請專利範圍第1項或第2項之半導體裝置,其 13 i紙棟尺度適用家榇準(CMS ) A4規格(210X 297公ί ^ „ :---一---Γ------、ΤΓ------0 (請先聞讀背面之注$項再填寫本頁) A8 B8 C8 D8 六、申請專利範圍 中該具有第二導電型態之井連接到一第二參考電位二 4.如申請專利範圍第2項之半導體裝置,其中該具有 第一導電型態之擴散層連接到一第一參考電位。 (請先聞讀背面之注f項再填寫本頁) 訂 經濟部中央標準局貝工消费合作社印製 14 本紙張尺度適用中國國家標準(CNS ) A4規格(210X297公釐)
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP19618996A JP3161508B2 (ja) | 1996-07-25 | 1996-07-25 | 半導体装置 |
Publications (1)
Publication Number | Publication Date |
---|---|
TW388118B true TW388118B (en) | 2000-04-21 |
Family
ID=16353680
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
TW086110484A TW388118B (en) | 1996-07-25 | 1997-07-23 | Semiconductor device |
Country Status (4)
Country | Link |
---|---|
US (1) | US5932914A (zh) |
JP (1) | JP3161508B2 (zh) |
KR (1) | KR100236138B1 (zh) |
TW (1) | TW388118B (zh) |
Families Citing this family (35)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH0738035A (ja) * | 1993-07-22 | 1995-02-07 | Toppan Printing Co Ltd | 樹脂封止電子回路装置の製造方法 |
DE19743230C1 (de) * | 1997-09-30 | 1999-04-15 | Siemens Ag | Integrierte Halbleiterschaltung mit Schutzstruktur zum Schutz vor elektrostatischer Entladung |
US6278157B1 (en) | 1999-01-29 | 2001-08-21 | International Business Machines Corporation | Method and apparatus for elimination of parasitic bipolar action in logic circuits including complementary oxide semiconductor (CMOS) silicon on insulator (SOI) elements |
US6188247B1 (en) | 1999-01-29 | 2001-02-13 | International Business Machines Corporation | Method and apparatus for elimination of parasitic bipolar action in logic circuits for history removal under stack contention including complementary oxide semiconductor (CMOS) silicon on insulator (SOI) elements |
US6365934B1 (en) * | 1999-01-29 | 2002-04-02 | International Business Machines Corporation | Method and apparatus for elimination of parasitic bipolar action in complementary oxide semiconductor (CMOS) silicon on insulator (SOI) circuits |
JP2000307070A (ja) * | 1999-04-22 | 2000-11-02 | Fujitsu Ltd | 保護回路を有する半導体装置 |
JP3425574B2 (ja) * | 1999-07-19 | 2003-07-14 | Necエレクトロニクス株式会社 | 半導体集積回路の入出力保護装置 |
JP3348782B2 (ja) | 1999-07-22 | 2002-11-20 | 日本電気株式会社 | 半導体装置の製造方法 |
JP2001077305A (ja) | 1999-08-31 | 2001-03-23 | Toshiba Corp | 半導体装置 |
JP3942324B2 (ja) * | 1999-09-29 | 2007-07-11 | Necエレクトロニクス株式会社 | 入力保護回路 |
KR100328598B1 (ko) * | 1999-10-05 | 2002-03-15 | 윤종용 | 정션 다이오드가 구비된 반도체 소자 및 그 제조방법 |
KR100308086B1 (ko) * | 1999-11-01 | 2001-11-02 | 박종섭 | 반도체 소자의 제조방법 |
FR2802339B1 (fr) * | 1999-12-09 | 2002-03-01 | St Microelectronics Sa | Transistor mos durcis |
TW475250B (en) * | 2001-03-14 | 2002-02-01 | Taiwan Semiconductor Mfg | ESD protection circuit to be used in high-frequency input/output port with low capacitance load |
JP2003031669A (ja) * | 2001-07-13 | 2003-01-31 | Ricoh Co Ltd | 半導体装置 |
WO2003096418A1 (en) * | 2001-11-02 | 2003-11-20 | Fairchild Semiconductor Corporation | Improving the triggering of an esd nmos through the use of an n-type buried layer |
DE10332312B3 (de) * | 2003-07-16 | 2005-01-20 | Infineon Technologies Ag | Integrierte Halbleiterschaltung mit einem elektrisch programmierbaren Schaltelement |
JP2005109163A (ja) * | 2003-09-30 | 2005-04-21 | Nec Electronics Corp | 半導体素子 |
US7582938B2 (en) * | 2003-10-01 | 2009-09-01 | Lsi Corporation | I/O and power ESD protection circuits by enhancing substrate-bias in deep-submicron CMOS process |
US7002218B2 (en) * | 2004-02-26 | 2006-02-21 | Microchip Technology Incorporated | Low capacitance ESD-protection structure under a bond pad |
TWI229933B (en) * | 2004-06-25 | 2005-03-21 | Novatek Microelectronics Corp | High voltage device for electrostatic discharge protective circuit and high voltage device |
US7053452B2 (en) * | 2004-08-13 | 2006-05-30 | United Microelectronics Corp. | Metal oxide semiconductor device for electrostatic discharge protection circuit |
US7042028B1 (en) * | 2005-03-14 | 2006-05-09 | System General Corp. | Electrostatic discharge device |
JP4845410B2 (ja) * | 2005-03-31 | 2011-12-28 | 株式会社リコー | 半導体装置 |
US7355250B2 (en) * | 2005-09-08 | 2008-04-08 | System General Corp. | Electrostatic discharge device with controllable holding current |
JP4824385B2 (ja) * | 2005-10-25 | 2011-11-30 | ルネサスエレクトロニクス株式会社 | 半導体装置 |
JP2007227775A (ja) * | 2006-02-24 | 2007-09-06 | Sanyo Electric Co Ltd | 半導体装置及びその製造方法 |
US7626243B2 (en) * | 2006-08-04 | 2009-12-01 | Advanced Analogic Technologies, Inc. | ESD protection for bipolar-CMOS-DMOS integrated circuit devices |
JP5165321B2 (ja) * | 2007-09-28 | 2013-03-21 | オンセミコンダクター・トレーディング・リミテッド | 静電気破壊保護素子、静電気破壊保護回路、半導体装置および半導体装置の製造方法 |
JP5371274B2 (ja) * | 2008-03-27 | 2013-12-18 | ルネサスエレクトロニクス株式会社 | 半導体装置 |
US7910951B2 (en) * | 2008-06-18 | 2011-03-22 | National Semiconductor Corporation | Low side zener reference voltage extended drain SCR clamps |
JP2010182727A (ja) * | 2009-02-03 | 2010-08-19 | Renesas Electronics Corp | 半導体装置 |
JP5396372B2 (ja) * | 2010-11-12 | 2014-01-22 | 株式会社野村総合研究所 | データセンター |
JP6022804B2 (ja) * | 2011-07-25 | 2016-11-09 | ルネサスエレクトロニクス株式会社 | 半導体集積回路 |
JP2015103605A (ja) * | 2013-11-22 | 2015-06-04 | 株式会社メガチップス | Esd保護回路 |
Family Cites Families (7)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS6058657A (ja) * | 1983-09-12 | 1985-04-04 | Hitachi Ltd | 半導体集積回路装置 |
JPS60241251A (ja) * | 1984-05-16 | 1985-11-30 | Hitachi Micro Comput Eng Ltd | 静電破壊防止素子および製造方法 |
US5324982A (en) * | 1985-09-25 | 1994-06-28 | Hitachi, Ltd. | Semiconductor memory device having bipolar transistor and structure to avoid soft error |
US5248892A (en) * | 1989-03-13 | 1993-09-28 | U.S. Philips Corporation | Semiconductor device provided with a protection circuit |
JPH03234052A (ja) * | 1990-02-09 | 1991-10-18 | Hitachi Ltd | 半導体集積回路装置 |
US5477414A (en) * | 1993-05-03 | 1995-12-19 | Xilinx, Inc. | ESD protection circuit |
JP2638462B2 (ja) * | 1993-12-29 | 1997-08-06 | 日本電気株式会社 | 半導体装置 |
-
1996
- 1996-07-25 JP JP19618996A patent/JP3161508B2/ja not_active Expired - Fee Related
-
1997
- 1997-07-22 US US08/898,344 patent/US5932914A/en not_active Expired - Lifetime
- 1997-07-23 TW TW086110484A patent/TW388118B/zh not_active IP Right Cessation
- 1997-07-25 KR KR1019970034963A patent/KR100236138B1/ko not_active IP Right Cessation
Also Published As
Publication number | Publication date |
---|---|
KR980012401A (ko) | 1998-04-30 |
JP3161508B2 (ja) | 2001-04-25 |
JPH1041469A (ja) | 1998-02-13 |
US5932914A (en) | 1999-08-03 |
KR100236138B1 (ko) | 1999-12-15 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
TW388118B (en) | Semiconductor device | |
US7285458B2 (en) | Method for forming an ESD protection circuit | |
US5473169A (en) | Complementary-SCR electrostatic discharge protection circuit | |
US5519242A (en) | Electrostatic discharge protection circuit for a NMOS or lateral NPN transistor | |
US4100561A (en) | Protective circuit for MOS devices | |
US6645802B1 (en) | Method of forming a zener diode | |
US20030042498A1 (en) | Method of forming a substrate-triggered SCR device in CMOS technology | |
US9018705B2 (en) | ESD transistor | |
US6876041B2 (en) | ESD protection component | |
US7456440B2 (en) | Electrostatic protection device | |
EP1046193A1 (en) | An integrated circuit provided with esd protection means | |
KR20150028723A (ko) | 정전기 방전 보호 개선 장치 | |
JPH05505060A (ja) | 低トリガ電圧scr保護装置及び構造 | |
KR20020015199A (ko) | 반도체장치의 정전방전보호소자 | |
JP3191209B2 (ja) | 静電破壊防止装置 | |
TW434876B (en) | Integrated circuit using a back gate voltage for burn-in-operations | |
JP2611639B2 (ja) | 半導体装置 | |
JP2006005028A (ja) | 半導体保護装置 | |
US10700057B1 (en) | Double-integrated silicon control rectifier transistor and related methods | |
TW200305270A (en) | Polysilicon bounded snapback device | |
JP3211871B2 (ja) | 入出力保護回路 | |
CN110600465B (zh) | 半导体结构 | |
JP4006023B2 (ja) | 集積回路 | |
JPH03184369A (ja) | 半導体装置 | |
TW432630B (en) | Silicon on insulator structure for silicon-control-rectifier with low threshold voltage |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
GD4A | Issue of patent certificate for granted invention patent | ||
MK4A | Expiration of patent term of an invention patent |