CN111415929A - 静电放电保护结构及静电放电保护电路 - Google Patents
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Abstract
一种静电放电保护结构及静电放电保护电路，结构包括：基底，具有两个平行排列且相隔离的漂移区；位于每个漂移区中的LDMOS晶体管，包括栅极结构、位于栅极结构一侧漂移区内的体区和位于栅极结构两侧的源区和漏区，栅极结构横跨漂移区和体区交界表面；两个漂移区内的源区均相连接；栅极结构与对应的源区相连接；体区与外围频率检测电路相连接，外围频率检测电路检测到静电放电信号时拉高体区电位；一个漂移区中漏区均与静电放电输入端相连接，另一个漂移区中漏区均与接地端相连接。本发明实施例避免静电放电保护结构所保护的芯片正常工作时负压信号在静电放电保护结构中电流发生倒灌的问题，且提高了静电放电保护结构的静电放电保护能力。
Description
技术领域
本发明实施例涉及静电放电保护领域，尤其涉及一种静电放电保护结构及静电放电保护电路。
背景技术
静电放电现象是半导体器件或电路在制造、生产、组装、测试、存放、搬运等的过程中一种常见的现象，其所带来的过量电荷，会在极短的时间内经由集成电路的输入/输出pin脚传入集成电路中，而破坏集成电路的内部电路。
为了解决此问题，通常需要在内部电路与输入/输出pin脚之间设置一个保护电路，该保护电路必须在静电放电的脉冲电流未到达内部电路之前先行启动，以迅速地消除过高的电压，进而减少ESD(Electrostatic Discharge，静电放电)现象所导致的破坏。
电源管理IC(Integrated Circuit，集成电路)、驱动IC和自动IC在日常应用中起重要作用，高压ESD保护对于这些IC器件也越来越重要，但是这些高压IC器件由于本身固有的静电应力承受能力弱而导致较差的静电放电性能(ESD robustness)。而且，当电源管理IC(集成电路)、驱动IC和自动IC的输入/输出pin脚接入的电压为负压时，静电放电保护结构中的寄生二极管正向导通，信号无法正常输入或者输出到芯片内/外部，从而使芯片失效。
此外，IC中的高压管脚还对闩锁效应(latch up)敏感，当IC供电进行应力ESD测试时，如果ESD钳制保护器件的维持电压低于供电电压，则完成ESD测试后，ESD钳制元件将一直打开，这会导致大电流从而使高压IC器件损坏。
发明内容
本发明实施例解决的问题是提供一种静电放电保护结构及静电放电保护电路，在泄放静电放电输入端为负压或正压时的静电电流、避免静电放电保护结构所保护的芯片正常工作时负压信号在静电放电保护结构中发生电流倒灌问题、以及减小静电放电保护结构所占的芯片面积的同时，提高了所述静电放电保护结构的静电放电保护能力。
为解决上述问题，本发明实施例提供一种静电放电保护结构，包括：基底，所述基底内具有两个平行排列且相隔离的漂移区；LDMOS晶体管，位于每一个所述漂移区中，所述LDMOS晶体管包括位于所述基底上的栅极结构、位于所述栅极结构一侧漂移区内的体区、以及分别位于所述栅极结构两侧的源区和漏区，所述栅极结构横跨所述漂移区和体区的交界表面，所述源区位于所述体区内，所述漏区位于所述漂移区内，所述体区与源区相连接；两个所述漂移区内的源区均相连接；每一个所述LDMOS晶体管中，所述栅极结构与相对应的源区相连接；所述体区与外围频率检测电路相连接，当所述外围频率检测电路检测到静电放电信号时，所述外围频率检测电路拉高所述体区的电位；一个漂移区内的漏区均与静电放电输入端相连接，另一个漂移区内的漏区均与接地端相连接；其中，所述漂移区、源区和漏区为第一导电类型，所述体区为第二导电类型，所述第一导电类型和第二导电类型不同。
可选的，所述静电放电输入端的电压为正压或负压。
可选的，所述第一导电类型为N型，所述第二导电类型为P型。
可选的，所述体区内还设置有与所述源区相隔离的体区引出区，所述体区引出区与所述体区相接触且所述体区引出区与外围频率检测电路相连接，所述体区引出区为第二导电类型。
可选的，所述LDMOS晶体管为共用源漏LDMOS晶体管。
可选的，所述源区内设置有体区接触区，所述体区接触区和所述体区相接触，所述体区接触区为第二导电类型；所述体区接触区与和源区相连接。
可选的，在每一个所述漂移区内，每一个所述体区至相邻漏区之间的距离相等。
可选的，所述静电放电保护结构为镜像对称结构。
可选的，两个所述漂移区内的离子掺杂浓度相同，且每个体区内的离子掺杂浓度相同。
可选的，所述静电放电保护结构还包括：保护环结构，所述保护环结构包括环绕每一个所述漂移区的第一阱区、环绕所述第一阱区的第二阱区、以及环绕所述第二阱区的第三阱区，所述第一阱区、第三阱区为第二导电类型，所述第二阱区为第一导电类型。
可选的，每一个所述第一阱区、第二阱区、以及第三阱区内分别设置有阱区接触区，且所述阱区接触区与对应阱区的导电类型相同，每一个所述第一阱区和第三阱区内的阱区接触区均与接地端相连接，每一个所述第二阱区内的阱区接触区均与电源端相连接。
可选的，两个所述漂移区之间共用所述第三阱区。
可选的，所述基底为第二导电类型；所述静电放电保护结构还包括：第四阱区，位于所述漂移区底部的基底内，所述第四阱区为第一导电类型且所述第四阱区内的离子掺杂浓度低于漂移区内的离子掺杂浓度。
可选的，在每一个所述LDMOS晶体管中，所述栅极结构和漏区相隔离；所述静电放电保护结构还包括：隔离层，位于所述栅极结构和漏区之间的基底上，所述隔离层还延伸至所述栅极结构靠近漏区一侧的侧壁和部分顶部。
相应的，本发明实施例还提供一种静电放电保护电路，包括：第一LDMOS晶体管；第二LDMOS晶体管；所述第一LDMOS晶体管和第二LDMOS晶体管中，源极与衬底均短接，所述源极与栅极相连接；所述第一LDMOS晶体管和第二LDMOS晶体管的源极均互相连接；所述第一LDMOS晶体管的漏极均与静电放电输入端相连接，所述LDMOS晶体管的漏极均与接地端相连接；所述第一LDMOS晶体管和第二LDMOS晶体管中，衬底与外围频率检测电路连接，当所述外围频率检测电路检测到静电放电信号时，所述外围频率检测电路拉高所述衬底的电位。
可选的，所述静电放电输入端的电压为正压或负压。
可选的，所述第一LDMOS晶体管和第二LDMOS晶体管为N型晶体管。
可选的，所述LDMOS晶体管为共用源漏晶体管。
与现有技术相比，本发明实施例的技术方案具有以下优点：
本发明实施例所述静电放电保护结构包括LDMOS晶体管，位于每一个所述漂移区中，且一个漂移区内的漏区均与静电放电输入端相连接，另一个漂移区内的漏区均与接地端相连接，以所述第一导电类型为N型、第二导电类型为P型为例，当所述静电放电保护结构所保护的芯片工作时，所述静电放电输入端接入信号线，且当信号线电压为正压时，与信号线相连接的漏区所在的漂移区内，漏区与体区所形成的寄生二极管不会反向导通，因此静电放电保护结构不会开启；当信号线电压为负压时，与接地端相连接的漏区所在的漂移区内，漏区与体区所形成的寄生二极管也不会反向导通，静电放电保护结构也不会开启，因此有利于避免所述信号线电压为负压时静电放电保护结构中发生电流倒灌的问题。当所述静电放电保护结构所保护的芯片不工作且所述静电放电输入端的电压为负压时，与所述接地端相连接的漏区所在的漂移区内，所述漏区、体区和源区所形成的寄生三极管开启，从而将电流通过源区导通到另一个漂移区的体区内，另一个漂移区内的体区和漂移区构成正向导通的二极管，从而泄放静电电流；同样地，当所述静电放电保护结构所保护的芯片不工作且静电放电输入端电压为正压时，与所述静电放电输入端相连接的漏区所在的漂移区内，所述漏区、体区和源区所形成的寄生三极管开启，从而将静电电流通过源区导通到另一个漂移区的体区内，另一个漂移区内的体区和漂移区所形成的二极管正向导通，从而泄放静电电流。
而且，所述LDMOS晶体管为高压器件，在静电放电输入端的电压绝对值相同的情况下，与所述静电放电保护结构通过二极管或MOS晶体管泄放静电电流的方案相比，采用数量较少的LDMOS晶体管即可以泄放静电电流，有利于减小所述静电放电保护结构所占的芯片面积，提高芯片的面积利用率。
此外，所述体区与外围频率检测电路相连接，当所述外围频率检测电路检测到静电放电信号时，所述外围频率检测电路拉高所述体区的电位，从而使所述体区与源区形成的PN结更容易导通，有利于降低使所述漏区、体区和源区所形成的寄生三极管开启的电压，从而可以更快的泄放静电电流，提高所述静电放电保护结构的静电放电保护能力。
附图说明
图1是一种静电放电保护结构的结构示意图；
图2是另一种静电放电保护结构的结构示意图；
图3是本发明静电放电保护结构一实施例中的结构示意图；
图4是本发明静电放电保护电路一实施例的电路结构示意图。
具体实施方式
目前所形成的器件仍有性能不佳的问题。现结合一种静电放电保护结构分析器件性能不佳的原因。
参考图1，示出了一种静电放电保护结构的结构示意图。
所述静电放电保护结构包括：基底1，所述基底1内形成有静电放电保护结构第一部分(未标示)和静电放电保护结构第二部分(未标示)；所述静电放电保护结构第一部分和静电放电保护结构第二部分均包括多个平行排列的二极管3，每一个所述二极管3包括阱区2、以及位于所述阱区2内互相隔离的第一掺杂区4和第二掺杂区5；所述静电放电保护结构第一部分中前一个二极管3的第二掺杂区5与下一个二极管3的第一掺杂区4相连接，所述静电放电保护结构第二部分中前一个所述二极管3的第一掺杂区4与下一个二极管3的第二掺杂区5相连接，所述静电放电保护结构第一部分中最后一个二极管3的第二掺杂区5与静电放电保护结构第二部分中第一个二极管3的第二掺杂区5相连接；所述静电放电保护结构第一部分的第一个二极管3的第一掺杂区4与静电放电输入端In相连接，所述静电放电保护结构第二部分的最后一个二极管3的第一掺杂区4与接地端GND相连接；其中，所述阱区2和第一掺杂区4为第一导电类型，所述第二掺杂区5为第二导电类型，所述第一导电类型与第二导电类型不同。
当所述静电放电保护结构所保护的芯片不工作时，以所述静电放电保护结构中第一导电类型为P型、所述静电放电输入端In的电压为负压时为示例，所述静电放电保护结构第二部分中的二极管3均正偏，从而泄放静电电流。但是，当所述静电放电输入端In的电压为负压时，静电放电保护结构第一部分中的二极管3均反偏，但是所述二极管3的反向导通电阻较大，从而降低了所述静电放电保护结构泄放静电放电电流的速度，所述静电放电保护结构泄放静电电流的能力较差。
参考图2，示出了另一种静电放电保护结构的结构示意图。
所述静电放电保护结构包括：基底10，所述基底10内形成有静电放电保护结构第一部分(未标示)和静电放电保护结构第二部分(未标示)，所述静电放电保护结构第一部分和静电放电保护结构第二部分均包括多个平行排列且互相串联的MOS晶体管11，每一个所述MOS晶体管11包括阱区12、位于所述阱区12上的栅极结构13以及分别位于所述栅极结构13两侧阱区12内的源区14和漏区15；所述静电放电第一部分中前一个所述MOS晶体管11的漏区15与下一个MOS晶体管11的源区14相连接，所述静电放电保护结构第二部分中前一个所述MOS晶体管11的源区14与下一个MOS晶体管11的漏区15相连接，所述静电放电保护结构第一部分中最后一个MOS晶体管11的源区14与静电放电保护结构第二部分中第一个MOS晶体管11的源区14相连接；所述静电放电保护结构第一部分中第一个MOS晶体管11的漏区15与静电放电输入端In相连接，所述静电放电保护结构第二部分中最后一个MOS晶体管11的源区14与接地端GND相连接；其中，所述阱区12为第一导电类型，所述源区14和漏区15为第二导电类型，所述第一导电类型和第二导电类型不同。
当所述静电放电保护结构所保护的芯片不工作时，以所述静电放电保护结构中所述第一导电类型为N型、所述静电放电输入端In为负压时为示例，所述静电放电保护结构第一部分中MOS晶体管均正向导通，从而泄放静电电流，所述静电放电保护结构第二部分中MOS晶体管反向导通，而且，和二极管相比，所述MOS晶体管的反向导通电阻较小，因此所述静电放电保护结构能够较快的泄放静电放电电流。但是，所述MOS晶体管工作电压较小，在静电放电输入端的电压相同的情况下，需采用数量较多的MOS晶体管才能泄放静电电流，因此所述静电放电保护结构所占的芯片面积较大，降低了芯片的面积利用率。
为了解决所述技术问题，本发明提供一种静电放电保护结构，包括：基底，所述基底内具有两个平行排列且相隔离的漂移区；LDMOS晶体管，位于每一个所述漂移区中，所述LDMOS晶体管包括位于所述基底上的栅极结构、位于所述栅极结构一侧漂移区内的体区、以及分别位于所述栅极结构两侧的源区和漏区，所述栅极结构横跨所述漂移区和体区的交界表面，所述源区位于所述体区内，所述漏区位于所述漂移区内，所述体区与源区相连接；两个所述漂移区内的源区均相连接；每一个所述LDMOS晶体管中，所述栅极结构与相对应的源区相连接；所述体区与外围频率检测电路相连接，当所述外围频率检测电路检测到静电放电信号时，所述外围频率检测电路拉高所述体区的电位；一个漂移区内的漏区均与静电放电输入端相连接，另一个漂移区内的漏区均与接地端相连接；其中，所述漂移区、源区和漏区为第一导电类型，所述体区为第二导电类型，所述第一导电类型和第二导电类型不同。
本发明实施例所述静电放电保护结构包括LDMOS晶体管，以所述第一导电类型为N型、第二导电类型为P型为例，当所述静电放电保护结构所保护的芯片工作时，所述静电放电输入端接入信号线，且当信号线电压为正压时，与信号线相连接的漏区所在的漂移区内，漏区与体区所形成的寄生二极管不会反向导通，因此静电放电保护结构不会开启；当信号线电压为负压时，与接地端相连接的漏区所在的漂移区内，漏区与体区所形成的寄生二极管也不会反向导通，静电放电保护结构也不会开启，因此有利于避免所述信号线电压为负压时静电放电保护结构中发生电流倒灌的问题。
当所述静电放电保护结构所保护的芯片不工作且所述静电放电输入端的电压为负压时，与所述接地端相连接的漏区所在的漂移区内，所述漏区、体区和源区所形成的寄生三极管开启，从而将电流通过源区导通到另一个漂移区的体区内，另一个漂移区内的体区和漂移区构成正向导通的二极管，从而泄放静电电流；同样地，当所述静电放电保护结构所保护的芯片不工作且静电放电输入端电压为正压时，与所述静电放电输入端相连接的漏区所在的漂移区内，所述漏区、体区和源区所形成的寄生三极管开启，从而将静电电流通过源区导通到另一个漂移区的体区内，另一个漂移区内的体区和漂移区所形成的二极管正向导通，从而泄放静电电流。
而且，所述LDMOS晶体管为高压器件，在静电放电输入端的电压绝对值相同的情况下，与所述静电放电保护结构通过二极管或MOS晶体管泄放静电电流的方案相比，采用数量较少的LDMOS晶体管即可以泄放静电电流，有利于减小所述静电放电保护结构所占的芯片面积，提高芯片的面积利用率。
此外，所述体区与外围频率检测电路相连接，当所述外围频率检测电路检测到静电放电信号时，所述外围频率检测电路拉高所述体区的电位，从而使所述体区与源区形成的PN结更容易导通，有利于降低使所述漏区、体区和源区所形成的寄生三极管开启的电压，从而可以更快的泄放静电电流，提高所述静电放电保护结构的静电放电保护能力。
为使本发明实施例的上述目的、特征和优点能够更为明显易懂，下面结合附图对本发明的具体实施例做详细的说明。
参考图3，示出了本发明静电放电保护结构一实施例的结构示意图。
所述静电放电保护结构，包括：基底100，所述基底100内具有两个平行排列且相隔离的漂移区101；LDMOS晶体管110，位于每一个所述漂移区101中，所述LDMOS晶体管110包括位于所述基底100上的栅极结构103、位于所述栅极结构103一侧漂移区101内的体区102、以及分别位于所述栅极结构103两侧的源区104b和漏区104a，所述栅极结构103横跨所述漂移区101和体区102的交界表面，所述源区104b位于所述体区102内，所述漏区104a位于所述漂移区101内，所述体区102与源区104b相连接；两个所述漂移区101内的源区104b均互相连接；每一个所述LDMOS晶体管110中，所述栅极结构103与相对应的源区104b相连接；所述体区102与外围频率检测电路115相连接，当所述外围频率检测电路115检测到静电放电信号时，所述外围频率检测电路115拉高所述体区102的电位；一个漂移区101内的漏区104a均与静电放电输入端IN相连接，另一个漂移区101内的漏区104a均与接地端VSS相连接；其中，所述漂移区101、源区104b和漏区104a为第一导电类型，所述体区102为第二导电类型，所述第一导电类型和第二导电类型不同。
本发明实施例所述静电放电保护结构包括LDMOS晶体管110，所述LDMOS晶体管110位于一个相对应的漂移区101中，且一个漂移区101内的漏区104a均与静电放电输入端IN相连接，另一个漂移区101内的漏区104a均与接地端VSS相连接。
以所述第一导电类型为N型、第二导电类型为P型为例，当所述静电放电保护结构所保护的芯片工作时，所述静电放电输入端IN接入信号线，且当信号线电压为正压时，与信号线相连接的漏区104a所在的漂移区101内，漏区104a与体区102所形成的寄生二极管不会反向导通，因此静电放电保护结构不会开启；当信号线电压为负压时，与接地端VSS相连接的漏区104a所在的漂移区101内，漏区104a与体区102所形成的寄生二极管也不会反向导通，静电放电保护结构也不会开启，因此有利于避免所述信号线电压为负压时静电放电保护结构中发生电流倒灌的问题。
当所述静电放电保护结构所保护的芯片不工作且所述静电放电输入端IN为负压时，与所述接地端VSS相连接的漏区104a所在的漂移区101内，所述漏区104a、体区102和源区104b所形成的寄生三极管开启，从而将电流通过源区104b导通到另一个漂移区101中的体区102内，另一个漂移区101内的体区102和漂移区101构成正向导通的二极管，从而泄放静电电流；同样地，当所述静电放电保护结构所保护的芯片不工作且静电放电输入端IN电压为正压时，与所述静电放电输入端IN相连接的漏区104a所在的漂移区101内，所述漏区104a、体区102和源区104b所形成的寄生三极管开启，从而将静电电流通过源区104b导通到另一个漂移区101的体区内，另一个漂移区101内的体区102和漂移区101所形成的二极管正向导通，从而泄放静电电流。
而且，所述LDMOS晶体管为高压器件，在静电放电输入端IN的电压绝对值相同的情况下，与所述静电放电保护结构通过二极管或MOS晶体管泄放静电电流的方案相比，采用数量较少的LDMOS晶体管即可以泄放静电电流，有利于减小所述静电放电保护结构所占的芯片面积，提高芯片的面积利用率。
此外，当所述外围频率检测电路115检测到静电放电信号时，所述外围频率检测电路115拉高所述体区102的电位，从而使所述体区102与源区104b形成的PN结更容易导通，有利于降低使所述漏区104a、体区102和源区104b所形成的寄生三极管开启的电压，从而可以更快的泄放静电电流，提高所述静电放电保护结构的静电放电能力。
所述基底100用于为静电放电保护结构的形成提供工艺平台。
本实施例中，以所述LDMOS晶体管110为平面晶体管为例，所述基底100为平面衬底。在其他实施例中，当所述LDMOS晶体管为鳍式场效应晶体管时，所述基底相应包括衬底、以及位于所述衬底上分立的鳍部。
本实施例中，所述基底100为硅衬底。在其他实施例中，所述基底还可以为锗衬底、锗化硅衬底、碳化硅衬底、砷化镓衬底或镓化铟衬底等其他材料的衬底，所述基底还能够为绝缘体上的硅衬底或者绝缘体上的锗衬底等其他类型的衬底。
所述漂移区101用于承受较大的偏压，从而提高LDMOS晶体管110的击穿电压。
本实施例中，所述LDMOS晶体管110为N型晶体管，N型晶体管中载流子浓度较高，导电能力较强，导通电阻较小，有利于提高所述静电放电保护电路的静电放电能力。
所述漂移区101为第一导电类型，所述第一导电类型相应为N型，即所述漂移区101内的掺杂离子为N型离子，例如：P离子、As离子或Sb离子。在其他实施例中，当所述LDMOS晶体管为P型晶体管时，所述第一导电类型相应为P型，即所述漂移区内的掺杂离子为P型离子，例如：B离子、Ga离子或In离子。
所述静电放电保护结构包括LDMOS晶体管110，位于每一个所述漂移区101中。所述LDMOS晶体管110为高压器件，通过采用LDMOS晶体管110，有利于减小所述LDMOS晶体管110的使用数量，相应有利于节省所述静电放电保护结构所占的芯片面积，提高芯片面积的利用率。
所述栅极结构103用于控制LDMOS晶体管110沟道的开启和关断。
本实施例中，由于所述LDMOS晶体管110为高压器件，因此所述栅极结构103包括位于所述体区102和漂移区101交界处基底100表面的栅介质层(图未示)以及位于所述栅介质层上的栅极层(图未示)。
本实施例中，所述栅极结构103为金属栅结构，所述栅介质层相应包括高k栅介质层(图未示)，所述栅极层相应为栅电极层(图未示)。在其他实施例中，所述栅极结构还可以为多晶硅栅结构，所述栅介质层相应为栅氧化层，所述栅极层的材料相应为多晶硅。
所述栅极结构103横跨所述漂移区101和体区102的交界表面，从而能够使所述漂移区101承受较大的分压。
所述体区102作为横向扩散区以形成具有浓度梯度的沟道。
所述体区102为第二导电类型。本实施例中，所述LDMOS晶体管为N型晶体管，所述第二导电类型相应为P型，即所述体区102内的掺杂离子为P型离子，例如B离子、Ga离子或In离子。在其他实施例中，所述LDMOS晶体管为P型晶体管时，所述第二导电类型相应为N型，即所述体区内的掺杂离子为N型离子，例如：P离子、As离子或Sb离子。
本实施例中，所述体区102位于所述漂移区101内，有利于简化所述LDMOS晶体管110的形成工艺。在其他实施例中，所述体区和漂移区还可以分别位于所述基底的不同区域内且相接触。
本实施例中，两个漂移区101内的离子掺杂浓度相同，且每个体区102内的离子掺杂浓度相同，从而可以进一步提高所述静电放电保护结构泄放电流的均匀性，而且，还有利于提高当静电放电输入端为正压和负压时泄放电流的对称性和均匀性。
所述源区104b位于所述栅极结构103一侧的体区102内，所述漏区104a位于所述栅极结构103另一侧的漂移区101内，所述源区104b和漏区104a为第一导电类型。本实施例中，所述LDMOS晶体管为N型晶体管，所述第一导电类型相应为N型，因此所述源区104b和漏区104a的掺杂离子相应为N型离子。在其他实施例中，所述LDMOS晶体管为P型晶体管时，所述源区和漏区的掺杂离子为P型离子。
本实施例中，各LDMOS晶体管110的源区104b均互相连接，一个漂移区101内的漏区104a均与静电放电输入端IN相连接，另一个漂移区101内的漏区104a均与接地端VSS相连接。
当所述静电放电保护结构所保护的芯片工作时，所述静电放电输入端IN接入信号线，且所述信号线电压为正压或负压时，所述静电放电保护结构均不开启，从而避免对芯片内部电路的功能产生影响。具体地，当所述芯片正常工作时，所述信号线电压绝对值小于每一个所述漏区104a和对应的体区102所构成寄生二极管的反向导通电压，因此所述静电放电保护结构在信号线为正压或负压时均不会开启。
当所述静电放电保护结构所保护的芯片不工作时，所述静电放电保护结构用于泄放静电电流，从而避免静电放电现象对所述芯片造成损坏。当所述芯片不工作时，所述静电放电输入端IN在组装、存放、运输等过程中可能接触到人体、机器等带电体，或者，静电放电输入端IN可能在静电测试时接入负压或正压，因此，所述静电放电输入端IN可以为正压或负压。其中，正压指的是大于0伏的电压，负压指的是小于0伏的电压。
需要说明的是，静电信号通常为高频高压信号，所述静电信号电压的绝对值大于每一个所述漏区104a和对应的体区102所构成寄生二极管的反向导通电压，从而使所述漏区104a与对应的体区102和源区104b所构成的寄生三极管导通，从而泄放静电电流。
通过使所述源区104b互相连接，一个漂移区101内的漏区104a均与静电放电输入端IN相连接，另一个漂移区101内的漏区104a与接地端连接VSS，从而使两个所述漂移区101内的LDMOS晶体管110背靠背连接，当静电放电输入端IN为正压且所述静电放电输入端IN电压值大于所述漏区104a、体区102和源区104b所形成寄生三极管的开启电压时，与所述静电放电输入端IN相连接的漏区104a所在的漂移区101内，所述漏区104a、体区102和源区104b所形成的寄生三极管开启，将静电电流导通到所述源区104b内，再通过连接线导通到另一个漂移区101中的源区104b内，由于所述LDMOS晶体管110中体区102与源区104b相连接，从而所述体区102也具有高电位，使所述体区102与漂移区101所形成的二极管正向导通，从而通过漏区104a将静电电流导通到接地端VSS。
同样地，当所述静电放电输入端IN为负压且所述静电放电输入端IN电压的绝对值大于所述漏区104a、体区102和源区104b所形成的寄生三极管的开启电压时，与所述接地端VSS相连接的漏区104a相当于接入高电位，其所在的漂移区101内，所述漏区104a、体区102和源区104b所形成的寄生三极管开启，从而导通静电电流，另一个漂移区101内的体区102和所述漂移区101所形成的寄生二极管正向导通，从而泄放静电电流。
本实施例中，每一个所述漂移区101内，每一个所述体区102至相邻漏区104a之间的距离相等，从而使每一个相邻所述漏区104a、体区102和源区104b所形成的寄生三极管的电性参数接近甚至相同，每一个所述体区102与漂移区101所形成的寄生二极管的电性参数接近甚至相同。当所述静电放电输入端IN电压为正压时，所述静电放电输入端IN相应为高电位；当所述静电放电输入端IN电压为负压时，所述接地端VSS相应为高电位。当静电信号来临时，与高电位相连接的漏区104a所在的漂移区101内，每一个所述寄生三极管能够同时开启，另一个漂移区101内每一个寄生二极管也能够同时开启，从而有利于提高所述静电放电保护结构泄放电流的均匀性和稳定性。
在其他实施例中，每一个所述漂移区内，每一个所述体区至相邻漏区之间的距离还可以不相等。
本实施例中，所述体区102与外围频率检测电路115相连接，所述外围频率检测电路115用于在检测到静电放电信号时，拉高所述体区102的电位。
具体地，当所述外围频率检测电路115检测到静电放电信号时，该外围频率检测电路115产生电流并注入到所述体区102内，从而拉高所述体区102的电位，使所述体区102和所述源区104b产生电势差，所述体区102和源区104b所形成的PN结更容易导通，从而降低了所述漏区104a、体区102和源区104b所形成的寄生三极管的开启电压，从而可以更快的泄放静电电流。
本实施例中，所述体区102内还设置有与所述源区104b相隔离的体区引出区109，所述体区引出区109与所述体区102相接触且所述体区引出区109与外围频率检测电路115相连接。所述体区102通过所述体区引出区109与外围频率检测电路115相连接，所述外围频率检测电路115通过体区引出区109将电流注入到所述体区102内，从而拉高体区102的电位。
因此，所述体区引出区109为第二导电类型。
本实施例中，所述体区引出区109的掺杂浓度大于所述体区102的掺杂浓度，从而降低与在其表面形成的接触电极的接触电阻。
需要说明的是，本实施例中，所述源区104b内设置有体区接触区105，所述体区接触区105和所述体区102相接触，所述体区接触区105为第二导电类型，而且，所述体区接触区105与和源区104b相连接。
所述体区接触区105用于作为所述体区102的信号接头，从而实现所述体区102与其他电路的电连接。因此，本实施例中，所述体区102通过所述体区接触区105与所述源区104b相连接。
具体地，所述体区接触区105和所述体区102的导电类型相同，且所述体区接触区105内的离子掺杂浓度大于所述体区102的离子掺杂浓度，从而有利于降低所述体区接触区105与其表面形成的接触电极的接触电阻。
本实施例中，所述体区接触区105位于所述源区104b内且与所述源区104b相接触，有利于简化形成所述静电放电保护结构的工艺流程。
需要说明的是，由于所述体区接触区105与源区104b的导电类型不同，两者之间形成的耗尽区会使得所述体区接触区105与源区104b电学隔离。
本实施例中，所述体区接触区105位于所述源区104b内且所述源区104b关于所述体区接触区105对称，所述体区接触区105两侧的源区104b相连接，从而有利于提高所述静电放电保护结构的布局对称性和匹配性，且有利于提高所述静电放电保护结构泄放静电电流的均匀性。
在其他实施例中，所述体区接触区也可以不位于所述源区内，所述体区接触区与源区之间相应可以形成有隔离结构，从而增强体区接触区与源区之间的抗击穿能力。在这种情况下，所述隔离结构还能够增加体区接触区与源区之间的距离，从而增大所述体区接触区与源区之间的寄生电阻，使所述体区接触区与源区之间产生的电势差变大，从而所述体区和源区之间形成的PN结更容易正向导通，从而使所述漏区、体区和源区所形成的寄生三极管更容易导通，从而进一步提高所述静电放电保护结构的静电放电能力。
还需要说明的是，在每一个所述LDMOS晶体管110中，所述栅极结构103和漏区104a相隔离；所述静电放电保护结构还包括：隔离层106，位于所述栅极结构103和漏区104a之间的基底100上，所述隔离层106还延伸至所述栅极结构103靠近漏区104a一侧的侧壁和部分顶部。
所述隔离层106用于隔离所述栅极结构103和漏区104a，从而提高所述漏区104a和所述栅极结构103之间的电阻，以进一步提高所述漏区104a所能承受的偏压。
本实施例中，所述隔离层106的材料相应为氧化硅。在其他实施例中，所述隔离层的材料还可以为氮化硅、氮氧化硅等绝缘材料。
本实施例中，所述LDMOS晶体管110为共用源漏LDMOS晶体管。在每一个所述漂移区101中，相邻所述栅极结构103共用漏区104a或共用源区104b，所述多个源区104b和漏区104a交替间隔分布，栅极结构103相应位于相邻源区104b和漏区104a之间的基底100上，从而有利于进一步节省所述静电放电保护结构所占的芯片面积。
而且，通过采用共用源漏LDMOS晶体管，有利于提高所述静电放电保护结构的布局对称性和匹配性，此外，所述共用源漏LDMOS晶体管中包括多个源区104b和漏区104a，还能够增加所述静电放电保护结构的静电放电路径，从而可以在提高所述静电放电保护结构的静电放电能力的同时，还能够提高静电放电保护结构的可靠性和稳定性。
在其他实施例中，根据实际电路需求，所述LDMOS晶体管还可以不为共用源漏LDMOS晶体管。
本实施例中，所述静电放电保护结构为镜像对称结构。具体地，两个所述漂移区101内的LDMOS晶体管110组成镜像对称结构。
通过使所述静电放电保护结构为镜像对称结构，从而进一步提高了所述静电放电保护结构的布局对称性和匹配性，而且也有利于提高当静电放电输入端IN分别为正压和负压时泄放电流的对称性和均匀性。
本实施例中，所述静电放电保护结构还包括：保护环结构(未标示)，所述保护环结构包括环绕每一个所述漂移区101的第一阱区111、环绕所述第一阱区111的第二阱区112、以及环绕所述第二阱区112的第三阱区113，所述第一阱区111、第三阱区113为第二导电类型，所述第二阱区112为第一导电类型。
所述保护环结构用于隔离噪声，吸收来自外界环境或漂移区101的电子、空穴，防止电压波动，从而实现每一个所述漂移区101与外界环境的隔离，避免一个所述漂移区101受到另一个漂移区101的影响，从而有利于防止栓锁效应(Latch up)，进而提高了所述静电放电保护结构的稳定性和可靠性。
具体地，每一个所述第一阱区111、第二阱区112、以及第三阱区113内分别设置有阱区接触区114(114a，114b，114c)，且所述阱区接触区114与对应阱区的导电类型相同，每一个所述第一阱区111内的阱区接触区114a和第三阱区113内的阱区接触区114c均与接地端VSS相连接，每一个所述第二阱区112内的阱区接触区114b均与电源端VDD相连接。
所述阱区接触区114内的离子掺杂浓度大于其对应阱区内的离子掺杂浓度，从而有利于降低所述阱区接触区114与其表面形成的接触电极的接触电阻。
本实施例中，两个所述漂移区101之间共用所述第三阱区113，从而有利于进一步节省所述静电放电保护结构所占用的芯片面积。
本实施例中，所述基底100为第二导电类型，所述静电放电保护结构还包括：第四阱区107，位于所述漂移区101底部的基底100内，所述第四阱区107为第一导电类型且所述第四阱区107内的离子掺杂浓度低于漂移区101内的离子掺杂浓度。
所述第四阱区107内的离子掺杂浓度低于漂移区101内的离子掺杂浓度，从而提高所述漂移区101和所述基底100形成的寄生二极管的反向击穿电压，以达到隔离所述基底100和所述漂移区101的作用。
相应的，本发明还提供一种静电放电保护电路。参考图4，示出了本发明静电放电保护电路一实施例的电路结构示意图。
所述静电放电保护电路包括：第一LDMOS晶体管M1；第二LDMOS晶体管M2；所述第一LDMOS晶体管M1和第二LDMOS晶体管M2中，源极均与衬底短接；所述第一LDMOS晶体管M1和第二LDMOS晶体管M2的源极均互相连接；所述第一LDMOS晶体管M1的漏极均与静电放电输入端IN相连接，所述第二LDMOS晶体管M2的漏极均与接地端VSS相连接；所述第一LDMOS晶体管M1和第二LDMOS晶体管M2中，衬底与外围频率检测电路200连接，当所述外围频率检测电路200检测到静电放电信号时，所述外围频率检测电路200拉高衬底的电位。
本发明实施例所述静电放电保护电路中所述第一LDMOS晶体管M1和第二LDMOS晶体管M2背靠背相连接，即所述第一LDMOS晶体管M1源极与第二LDMOS晶体管M2的源极相连接，第一LDMOS晶体管M1的漏极与静电放电输入端相连接，第二LDMOS晶体管M2的漏极与接地端相连接。
以所述第一LDMOS晶体管M1和第二LDMOS晶体管M2为N型晶体管为例，当所述静电放电保护电路所保护的芯片工作时，所述静电放电输入端IN接入信号线，且当信号线电压为正压时，与信号线相连接的漏极和衬底所形成的寄生二极管不会反向导通，因此静电放电保护电路不会开启；当信号线电压为负压时，与接地端VSS相连接的漏极和衬底所形成的寄生二极管也不会反向导通，所述静电放电保护电路也不会开启，因此有利于避免所述信号线电压为负压时静电放电保护电路中发生电流倒灌的问题。
当所述静电放电保护电路所保护的芯片不工作且所述静电放电输入端IN的电压为负压时，所述第二LDMOS晶体管M2中漏极、衬底和源极所形成的寄生三极管开启，从而将电流通过源极导通到第一LDMOS晶体管M1的衬底内，第一LDMOS晶体管M1中衬底和漏极构成正向导通的二极管，从而泄放静电电流；同样地，当所述静电放电保护电路所保护的芯片不工作且静电放电输入端IN电压的电压为正压时，所述第一LDMOS晶体管M1中漏极、衬底和源极所形成的寄生三级管开启，从而将静电电流通过源极导通到第二LDMOS晶体管M2的衬底内，第二LDMOS晶体管M2中衬底和漏极所形成的二极管正向导通，从而泄放静电电流。
而且，所述LDMOS晶体管为高压器件，在静电放电输入端IN的电压绝对值相同的情况下，与所述静电放电保护电路通过二极管或MOS晶体管泄放静电电流的方案相比，采用数量较少的LDMOS晶体管即可以泄放静电电流，有利于减小所述静电放电保护电路所占的芯片面积，提高芯片的面积利用率。
此外，当所述外围频率检测电路200检测到静电放电信号时，所述外围频率检测电路200拉高所述衬底的电位，从而使所述衬底与源极形成的PN结更容易导通，有利于降低使漏极、衬底和源极所形成的寄生三极管开启的电压，从而可以更快的泄放静电电流，提高所述静电放电保护电路的静电放电能力。
本实施例中，所述第一LDMOS晶体管M1和第二LDMOS晶体管M2为N型晶体管。N型晶体管中载流子浓度较高，导电能力较强，导通电阻较小，有利于提高所述静电放电保护电路的静电放电能力。在其他实施例中，所述第一LDMOS晶体管和第二LDMOS晶体管还可以为P型晶体管。
当所述静电放电保护电路所保护的芯片工作时，所述静电放电输入端IN接入信号线，且所述信号线电压为正压或负压时，所述静电放电保护电路均不开启，从而避免对芯片内部电路的功能产生影响。具体地，当所述芯片正常工作时，所述信号线电压绝对值小于每一个LDMOS晶体管中，所述漏极和衬底所构成寄生二极管的反向导通电压，因此所述静电放电保护电路在信号线为正压或负压时均不会开启。
当所述静电放电保护电路所保护的芯片不工作时，所述静电放电保护电路用于泄放静电电流，从而避免静电放电现象对所述芯片造成损坏。当所述芯片不工作时，所述静电放电输入端IN在组装、存放、运输等过程中可能接触到人体、机器等带电体，或者，静电放电输入端IN可能在静电测试时接入正压或负压，因此，所述静电放电输入端IN可以为正压或负压。其中，正压指的是大于0伏的电压，负压指的是小于0伏的电压。
需要说明的是，静电信号通常为高频高压信号，所述静电信号电压的绝对值大于每一个所述漏区104a和对应的体区102所构成寄生二极管的反向导通电压，从而使所述漏区104a与对应的体区102和源区104b所构成的寄生三极管导通，从而泄放静电电流。
通过使所述第一LDMOS晶体管M1和第二LDMOS晶体管M2背靠背连接，既可以将静电放电输入端IN为正压时的静电电流泄放，也可以将静电放电输入端IN时的静电电流泄放。
本实施例中，在所述第一LDMOS晶体管M1和第二LDMOS晶体管M2中，衬底与外围频率检测电路200相连接，所述外围频率检测电路200用于在检测到静电放电信号时，拉高衬底的电位。
具体地，当所述外围频率检测电路检测200到静电放电信号时，该外围频率检测电路200产生电流并注入到所述衬底内，从而拉高所述衬底的电位，使所述衬底和所述源极产生电势差，所述衬底和所述源极所形成的二极管更容易导通，从而降低了所述漏极、衬底和源极所形成的寄生三极管的开启电压，可以更快的泄放静电电流。
本实施例中，所述第一LDMOS晶体管M1和第二LDMOS晶体管M2均为共用源漏晶体管，从而有利于提高所述静电放电保护电路的电路布局对称性和匹配性，而且，还能够增加所述静电放电保护电路的静电放电路径，从而可以提高所述静电放电保护电路的静电放电能力的同时，还能够提高静电放电保护电路的可靠性和稳定性。
在其他实施例中，根据实际电路需求，所述第一LDMOS晶体管和第二LDMOS晶体管还可以不为共用源漏LDMOS晶体管。本实施例中，所述静电放电保护电路具有镜像对称性，从而进一步提高所述静电放电保护电路的电路布局对称性、匹配性，也有利于提高当所述静电放电输入端IN分别为正压和负压时泄放电流的对称性和均匀性。具体地，所述第一LDMOS晶体管M1和第二LDMOS晶体管M2构成镜像结构。
需要说明的是，所述第一LDMOS晶体管M1和第二LDMOS晶体管M2周围还设置有保护环结构(图未示)，所述保护环结构环绕所述第一LDMOS晶体管M1和第二LDMOS晶体管M2，从而将所述第一LDMOS晶体管M1和第二LDMOS晶体管M2与外部电路相隔离，所述保护环结构还用于隔离噪声，吸收来自外界环境的电子、空穴，防止电压波动，从而有利于防止栓锁效应，提高了所述静电放电保护电路的稳定性和可靠性。
具体地，所述保护环结构中具有与所述第一LDMOS晶体管M1和第二LDMOS晶体管M2相邻且环绕所述第一LDMOS晶体管M1和第二LDMOS晶体管M2的第一阱区(图未示)、环绕所述第一阱区的第二阱区(图未示)、以及环绕所述第二阱区的第三阱区(图未示)，所述第一阱区和第三阱区与电源电压VDD相连接，所述第二阱区与接地端VSS相连接。其中，所述电源电压VDD也是所述静电放电保护电路所保护芯片的电源电压。
本实施例中，所述第一LDMOS晶体管M1和第二LDMOS晶体管M2的工作电压和电源电压VDD相同，从而使所述第一LDMOS晶体管M1和第二LDMOS晶体管M2能够适用于所述芯片。
本实施例中，所述第一LDMOS晶体管M1和第二LDMOS晶体管M2的阈值电压、导通电阻等电性参数相同，从而有利于提高所述静电放电保护电路的静电放电均匀性。
虽然本发明披露如上，但本发明并非限定于此。任何本领域技术人员，在不脱离本发明的精神和范围内，均可作各种更动与修改，因此本发明的保护范围应当以权利要求所限定的范围为准。
Claims (18)
1.一种静电放电保护结构，其特征在于，包括：
基底，所述基底内具有两个平行排列且相隔离的漂移区；
LDMOS晶体管，位于每一个所述漂移区中，所述LDMOS晶体管包括位于所述基底上的栅极结构、位于所述栅极结构一侧漂移区内的体区、以及分别位于所述栅极结构两侧的源区和漏区，所述栅极结构横跨所述漂移区和体区的交界表面，所述源区位于所述体区内，所述漏区位于所述漂移区内，所述体区与源区相连接；
两个所述漂移区内的源区均相连接；
每一个所述LDMOS晶体管中，所述栅极结构与相对应的源区相连接；
所述体区与外围频率检测电路相连接，当所述外围频率检测电路检测到静电放电信号时，所述外围频率检测电路拉高所述体区的电位；
一个漂移区内的漏区均与静电放电输入端相连接，另一个漂移区内的漏区均与接地端相连接；
其中，所述漂移区、源区和漏区为第一导电类型，所述体区为第二导电类型，所述第一导电类型和第二导电类型不同。
2.如权利要求1所述的静电放电保护结构，其特征在于，所述静电放电输入端的电压为正压或负压。
3.如权利要求1所述的静电放电保护结构，其特征在于，所述第一导电类型为N型，所述第二导电类型为P型。
4.如权利要求1所述的静电放电保护结构，其特征在于，所述体区内还设置有与所述源区相隔离的体区引出区，所述体区引出区与所述体区相接触且所述体区引出区与外围频率检测电路相连接，所述体区引出区为第二导电类型。
5.如权利要求1所述的静电放电保护结构，其特征在于，所述LDMOS晶体管为共用源漏LDMOS晶体管。
6.如权利要求1所述的静电放电保护结构，其特征在于，所述源区内设置有体区接触区，所述体区接触区和所述体区相接触，所述体区接触区为第二导电类型；
所述体区接触区与和源区相连接。
7.如权利要求1所述的静电放电保护结构，其特征在于，在每一个所述漂移区内，每一个所述体区至相邻漏区之间的距离相等。
8.如权利要求1所述的静电放电保护结构，其特征在于，所述静电放电保护结构为镜像对称结构。
9.如权利要求1所述的静电放电保护结构，其特征在于，两个所述漂移区内的离子掺杂浓度相同，且每个体区内的离子掺杂浓度相同。
10.如权利要求1所述的静电放电保护结构，其特征在于，所述静电放电保护结构还包括：保护环结构，所述保护环结构包括环绕每一个所述漂移区的第一阱区、环绕所述第一阱区的第二阱区、以及环绕所述第二阱区的第三阱区，所述第一阱区、第三阱区为第二导电类型，所述第二阱区为第一导电类型。
11.如权利要求10所述的静电放电保护结构，其特征在于，每一个所述第一阱区、第二阱区、以及第三阱区内分别设置有阱区接触区，且所述阱区接触区与对应阱区的导电类型相同，每一个所述第一阱区和第三阱区内的阱区接触区均与接地端相连接，每一个所述第二阱区内的阱区接触区均与电源端相连接。
12.如权利要求10所述的静电放电保护结构，其特征在于，两个所述漂移区之间共用所述第三阱区。
13.如权利要求1所述的静电放电保护结构，其特征在于，所述基底为第二导电类型；
所述静电放电保护结构还包括：第四阱区，位于所述漂移区底部的基底内，所述第四阱区为第一导电类型且所述第四阱区内的离子掺杂浓度低于漂移区内的离子掺杂浓度。
14.如权利要求1所述的静电放电保护结构，其特征在于，在每一个所述LDMOS晶体管中，所述栅极结构和漏区相隔离；
所述静电放电保护结构还包括：隔离层，位于所述栅极结构和漏区之间的基底上，所述隔离层还延伸至所述栅极结构靠近漏区一侧的侧壁和部分顶部。
15.一种静电放电保护电路，其特征在于，包括：
第一LDMOS晶体管；
第二LDMOS晶体管；
所述第一LDMOS晶体管和第二LDMOS晶体管中，源极与衬底均短接，所述源极与栅极相连接；
所述第一LDMOS晶体管和第二LDMOS晶体管的源极均互相连接；
所述第一LDMOS晶体管的漏极均与静电放电输入端相连接，所述LDMOS晶体管的漏极均与接地端相连接；
在所述第一LDMOS晶体管和第二LDMOS晶体管中，衬底与外围频率检测电路连接，当所述外围频率检测电路检测到静电放电信号时，所述外围频率检测电路拉高所述衬底的电位。
16.如权利要求15所述的静电放电保护电路，其特征在于，所述静电放电输入端的电压为正压或负压。
17.如权利要求15所述的静电放电保护电路，其特征在于，所述第一LDMOS晶体管和第二LDMOS晶体管为N型晶体管。
18.如权利要求15所述的静电放电保护电路，其特征在于，所述LDMOS晶体管为共用源漏晶体管。
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