TWI545864B - 靜電放電保護裝置 - Google Patents

Description

靜電放電保護裝置

本發明是有關於一種保護裝置，且特別是有關於一種靜電放電保護裝置。

積體電路往往都會加入靜電放電保護(electrostatic discharge，簡稱ESD)裝置的設計，以藉此防止靜電放電的損害。然而，當積體電路正常操作時，現有的靜電放電保護裝置往往容易受到雜訊的誤觸發(mis-trigger)，進而導致積體電路受到靜電放電保護裝置的影響。因此，如何提升靜電放電保護裝置抵抗誤觸發的能力，已是目前各家廠商所面臨的一大挑戰。

本發明提供一種靜電放電保護裝置，利用相互串聯的多個壓降元件來防止誤觸發事件的發生。

本發明的靜電放電保護裝置，包括多個壓降元件、阻抗元件、驅動電路與箝制電路。所述多個壓降元件相互串聯在第一 配線與節點之間，並用以界定一啟動電壓。當來自第一配線的訊號大於啟動電壓時，所述多個壓降元件響應於來自第一配線的訊號而將第一配線導通至節點。阻抗元件電性連接在節點與第二配線之間。驅動電路放大來自節點的控制訊號，並據以產生驅動訊號。箝制電路依據驅動訊號而決定是否產生介在第一配線與第二配線之間的放電路徑。

基於上述，本發明之靜電放電保護裝置利用相互串聯的多個壓降元件來界定一啟動電壓，且來自第一配線的訊號必須大於啟動電壓才能將第一配線導通至一節點。此外，驅動電路依據來自節點的控制訊號來驅動箝制電路。藉此，靜電放電保護裝置將可透過相互串聯的多個壓降元件來防止誤觸發事件的發生。

為讓本發明的上述特徵和優點能更明顯易懂，下文特舉實施例，並配合所附圖式作詳細說明如下。

100、400、600、700‧‧‧靜電放電保護裝置

111~113、711~713‧‧‧壓降元件

120‧‧‧阻抗元件

130、610‧‧‧驅動電路

131、132、611~613‧‧‧反相器

140、620‧‧‧箝制電路

MP11~MP14、MP4、MP6‧‧‧PMOS電晶體

R11、R12‧‧‧電阻

MN1‧‧‧NMOS電晶體

101‧‧‧第一配線

102‧‧‧第二配線

ND11‧‧‧節點

CT1‧‧‧控制訊號

BF1‧‧‧緩衝訊號

DR1‧‧‧驅動訊號

VDD‧‧‧電源電壓

GND‧‧‧接地電壓

210~280、310~380、510~530‧‧‧曲線

410‧‧‧閂鎖電路

C4‧‧‧電容

D71~D73‧‧‧二極體

圖1為依據本發明一實施例之靜電放電保護裝置的示意圖。

圖2為依據本發明一實施例之第一反相器在正常操作下所輸出之緩衝訊號的模擬示意圖。

圖3為依據本發明一實施例之第一反相器在靜電放電測試下所輸出之緩衝訊號的模擬示意圖。

圖4為依據本發明另一實施例之靜電放電保護裝置的示意 圖。

圖5為依據本發明一實施例之用以說明靜電放電保護裝置的訊號示意圖。

圖6為依據本發明再一實施例之靜電放電保護裝置的示意圖。

圖7為依據本發明又一實施例之靜電放電保護裝置的示意圖。

圖1為依據本發明一實施例之靜電放電保護裝置的示意圖。參照圖1，靜電放電保護裝置100包括多個壓降元件111~113、阻抗元件120、驅動電路130與箝制電路140。其中，壓降元件111~113相互串聯在第一配線101與節點ND11之間。阻抗元件120電性連接在節點ND11與第二配線102之間。驅動電路130電性連接節點ND11，且箝制電路140電性連接驅動電路130。

阻抗元件120可例如是一電阻R11。此外，壓降元件111~113會響應於來自第一配線101的訊號而決定是否將第一配線101導通至節點ND11。舉例來說，每一壓降元件可分別由一PMOS電晶體所構成。例如，壓降元件111~113可由PMOS電晶體MP11~MP13所構成。此外，每一PMOS電晶體111~113的源極直接或是間接地連接第一配線101，且每一PMOS電晶體111~113的閘極與汲極電性連接至節點ND11。

就單一壓降元件(例如，PMOS電晶體)而言，當所施加的訊號大於一基準電壓(例如，PMOS電晶體的臨界電壓)時，壓降元件將導通，且壓降元件所產生的電壓降將相等於基準電壓。相對地，對相互串聯的多個壓降元件111~113而言，亦即對相互串聯的N個壓降元件111~113而言，當所施加的訊號大於N倍的基準電壓時，所述N個壓降元件111~113將導通，進而將第一配線101導通至節點ND11。其中，N為大於1的正整數。

另一方面，當所施加的訊號不大於N倍的基準電壓時，所述N個壓降元件111~113將不導通，進而致使第一配線101無法導通至節點ND11。換言之，靜電放電保護裝置100可透過相互串聯的多個壓降元件111~113來界定一啟動電壓(activating voltage)。其中，啟動電壓正比於壓降元件111~113的串接個數N，亦即啟動電壓相等於N倍的基準電壓。此外，當來自第一配線101的訊號大於啟動電壓時，壓降元件111~113將響應於來自第一配線101的訊號而將第一配線101導通至節點ND11。

位在節點ND11的控制訊號CT1會響應於壓降元件111~113的狀態而切換至不同的電壓準位。驅動電路130會放大來自節點ND11的控制訊號CT1，並據以產生驅動訊號DR1。舉例來說，驅動電路130包括反相器131與132。其中，反相器131的輸入端接收控制訊號CT1。反相器132的輸入端電性連接反相器131的輸出端，且反相器132的輸出端用以產生驅動訊號DR1。

更進一步來看，反相器132包括PMOS電晶體MP14與 電阻R12。其中，PMOS電晶體MP14的源極電性連接第一配線101，PMOS電晶體MP14的閘極電性連接反相器131的輸出端，且PMOS電晶體MP14的汲極用以產生驅動訊號DR1。電阻R12電性連接在PMOS電晶體MP14的汲極與第二配線102之間。在操作上，驅動電路130可透過兩反相器131與132來放大控制訊號CT1，並據以產生驅動訊號DR1。

箝制電路140會依據驅動訊號DR1而決定是否產生介在第一配線101與第二配線102之間的放電路徑。舉例來說，箝制電路140包括NMOS電晶體MN1。其中，NMOS電晶體MN1的汲極電性連接第一配線101，NMOS電晶體MN1的閘極電性連接反相器132的輸出端，且NMOS電晶體MN1的源極電性連接第二配線102。在操作上，NMOS電晶體MN1會依據驅動訊號DR1控制其汲極與源極之間的連接狀態。其中，當NMOS電晶體MN1導通其汲極與源極時，NMOS電晶體MN1將可產生介在第一配線101與第二配線102之間的放電路徑。

在實際應用上，靜電放電保護裝置100可用以導引來自第一配線101的靜電脈衝，以避免靜電脈衝對積體電路(未繪示出)造成損害。舉例來說，當靜電放電事件發生時，靜電脈衝將出現在第一配線101上。此時，壓降元件111~113將響應於來自第一配線101的靜電脈衝而導通，進而將第一配線101導通至節點ND11。相對地，位在節點ND11的控制訊號CT1將被拉升至高準位。

驅動電路130中的兩反相器131與132會對控制訊號CT1會進行兩次的反相處理，進而產生具有高準位的驅動訊號DR1。此外，NMOS電晶體MN1會依據具有高準位的驅動訊號DR1而導通其汲極與源極，進而形成介在第一配線101與第二配線102之間的放電路徑。如此一來，來自第一配線101的靜電脈衝將可透過放電路徑而被導引至第二配線102，進而避免電脈衝對積體電路造成損害。

另一方面，當積體電路正常操作時，第一配線101可用以傳送電源電壓VDD，且第二配線102可用以傳送接地電壓GND。此外，電源電壓VDD不大於壓降元件111~113所界定的啟動電壓。因此，所述N個壓降元件111~113將不導通，進而致使第一配線101無法導通至節點ND11。相對地，位在節點ND11的控制訊號CT1將透過阻抗元件120而被下拉至低準位，進而致使驅動電路130產生具有低準位的驅動訊號DR1。此外，NMOS電晶體MN1會依據具有低準位的驅動訊號DR1而斷開其汲極與源極，進而無法形成介在第一配線101與第二配線102之間的放電路徑。如此一來，當積體電路正常操作時，將可避免積體電路受到靜電放電保護裝置100的影響。

除此之外，積體電路中的電源雜訊也可能出現在第一配線101上。然而，電源雜訊必須大於壓降元件111~113所界定的啟動電壓，才能致使箝制電路140產生放電路徑。換言之，靜電放電保護裝置100可透過相互串聯的壓降元件111~113來防止誤 觸發事件的發生。值得一提的是，本領域具有通常知識者可依據設計所需，調整壓降元件111~113的串接個數N，以藉此提高啟動電壓，並據以提升靜電放電保護裝置100抵抗誤觸發的能力。

舉例來說，圖2為依據本發明一實施例之第一反相器在正常操作下所輸出之緩衝訊號的模擬示意圖。在此，壓降元件111~113是由多個PMOS電晶體串接而成。此外，當所述多個PMOS電晶體的串接個數為3個時，反相器131因應逐漸上升的電源電壓VDD而輸出的緩衝訊號BF1將如曲線210所示。相似地，曲線220~280分別用以表示PMOS電晶體的串接個數為4至10個時，反相器131所輸出的緩衝訊號BF1。

如曲線210所示，當壓降元件(亦即，PMOS電晶體)的串接個數為3個時，啟動電壓約等於3.5伏特。因此，在電源電壓VDD逐漸上升至3.5伏特的期間內，壓降元件將不導通，進而致使控制訊號CT1被下拉至低準位。相對地，控制訊號CT1經過反相器131的反相處理而被拉升至高準位(亦即，電源電壓VDD)。因此，在電源電壓VDD逐漸上升至3.5伏特的期間內，緩衝訊號BF1也會逐漸上升至3.5伏特。

另一方面，如曲線210所示，當電源電壓VDD大於3.5伏特時，壓降元件111~113將導通，進而致使控制訊號CT1被上拉至高準位。相對地，控制訊號CT1經過反相器131的反相處理而被下拉至低準位(亦即，接地電壓GND)。因此，當電源電壓VDD大於35伏特時，緩衝訊號BF1將維持在接地電壓。相似地，如 曲線220所示，當壓降元件(亦即，PMOS電晶體)的串接個數為4個時，啟動電壓約等於4.5伏特。因此，反相器131所輸出的緩衝訊號BF1會逐漸上升至4.5伏特後被下拉至接地電壓。換言之，從曲線210~280的變化趨勢，可以看出，啟動電壓會隨著壓降元件之串接個數的增加而增加。因此，可藉由調整壓降元件的串接個數來提升靜電放電保護裝置100抵抗誤觸發的能力。

此外，靜電放電保護裝置100的觸發電壓(trigger voltage)也會隨著壓降元件之串接個數的增加而增加。舉例來說，圖3為依據本發明一實施例之第一反相器在靜電放電測試下所輸出之緩衝訊號的模擬示意圖。在圖3的測試環境下，符合人體放電模式(Human Body Model，簡稱HBM)的靜電脈衝被供應至第一配線101，且壓降元件111~113是由多個PMOS電晶體串接而成。此外，曲線310~380分別用以表示PMOS電晶體的串接個數為3至10個時，反相器131因應靜電脈衝所輸出的緩衝訊號BF1。就曲線310~380的變化趨勢來看，靜電放電保護裝置100的觸發電壓會隨著壓降元件之串接個數的增加而增加。例如，當PMOS電晶體的串接個數為10個時，靜電放電保護裝置100的觸發電壓大約可提升至9伏特。

圖4為依據本發明另一實施例之靜電放電保護裝置的示意圖。其中，圖4所列舉的靜電放電保護裝置400與圖1所列舉的靜電放電保護裝置100相似，且圖4與圖1中相同的元件符號用以表示相同或相似的元件。此外，圖4與圖1實施例主要不同 之處在於，圖4中的靜電放電保護裝置400包括閂鎖電路410。

具體而言，閂鎖電路410電性連接節點ND11與驅動電路130。此外，當第一配線101導通至節點ND11時，閂鎖電路410會將控制訊號CT1閂鎖在一預設準位，以致使箝制電路140產生放電路徑。舉例來說，閂鎖電路410包括PMOS電晶體MP4與電容C4。其中，PMOS電晶體MP4的源極電性連接第一配線101，PMOS電晶體MP4的閘極電性連接反相器131的輸出端，PMOS電晶體MP4的汲極電性連接反相器131的輸入端。電容C4的第一端電性連接PMOS電晶體MP4的汲極，且電容C4的第二端電性連接第二配線102。

在操作上，當壓降元件111~113因應靜電放電事件而導通時，控制訊號CT1將被拉升至高準位，進而對電容C4進行充電。此外，PMOS電晶體MP4與反相器131會形成一回授機制，以將控制訊號CT1閂鎖在預設準位(例如，高準位)。換言之，當壓降元件111~113導通時，閂鎖電路410可將控制訊號CT1閂鎖在預設準位。藉此，驅動電路130將可產生具有高準位的驅動訊號DR1，進而致使箝制電路140產生放電路徑。如此一來，將可提升靜電放電保護裝置400的防護能力。另一方面，當壓降元件111~113不導通時，閂鎖電路410則不閂鎖控制訊號CT1。

舉例來說，圖5為依據本發明一實施例之用以說明靜電放電保護裝置的訊號示意圖。其中，圖5是用以說明靜電放電保護裝置400在移除閂鎖電路410之PMOS電晶體MP4時的訊號示 意圖。此外，在圖5中，曲線510用以表示供應至第一配線101的電源電壓VDD，曲線520用以表示反相器131所輸出的緩衝訊號BF1，曲線530用以表示反相器132所輸出的驅動訊號DR1。如圖5所示，當電源電壓VDD維持在15伏特時，壓降元件111~113將導通。此時，控制訊號CT1將被拉升至高準位，且閂鎖電路410會將控制訊號CT1閂鎖在預設準位(例如，高準位)。藉此，如曲線520與530所示，緩衝訊號BF1將可維持在低準位，且驅動訊號DR1將可維持在高準位(例如，趨近於電源電壓VDD)。

當電源電壓VDD被切換至4伏特時，因應電容C4的充放電，控制訊號CT1會先維持在高準位一預設時間後，才被切換至低準位。相對地，如曲線520所示，在電源電壓VDD被切換至4伏特的初始期間，緩衝訊號BF1依舊可以維持在低準位。如此一來，如曲線530所示，在電源電壓VDD被切換至4伏特的初始期間，驅動訊號DR1依舊可以維持在高準位(例如，趨近於電源電壓VDD)，進而致使箝制電路140產生放電路徑的時間可以延長至200ns。

值得注意的是，當閂鎖電路410中的PMOS電晶體MP4沒有被移除時，PMOS電晶體MP4與反相器131所形成的回授機制會一直將緩衝訊號BF1維持在低準位。藉此，在電源電壓VDD被切換至4伏特的期間內，驅動訊號DR1都會一直維持在高準位，進而致使箝制電路140產生放電路徑的時間可以大於200ns。至於圖4實施例之其餘元件的細部說明已包含在上述各實施例中，故 在此不予贅述。

圖6為依據本發明再一實施例之靜電放電保護裝置的示意圖。其中，圖6所列舉的靜電放電保護裝置600與圖4所列舉的靜電放電保護裝置400相似，且圖6與圖4中相同的元件符號用以表示相同或相似的元件。此外，圖6與圖4實施例主要不同之處在於，圖6中的驅動電路610包括奇數個反相器611~613，且箝制電路620包括PMOS電晶體MP6。

具體而言，所述奇數個反相器611~613相互串聯在節點ND11與箝制電路620之間。此外，所述奇數個反相器611~613中的第一個反相器611接收控制訊號CT1，且所述奇數個反相器611~613中的最後一個反相器613產生驅動訊號DR1。再者，MOS電晶體MP6的源極電性連接第一配線101，PMOS電晶體MP6的閘極電性連接所述奇數個反相器611~613中之最後一個反相器613的輸出端，且PMOS電晶體MP6的汲極電性連接第二配線102。

換言之，箝制電路620可由PMOS電晶體MP6所組成。此外，因應PMOS電晶體MP6的設置，驅動電路610可利用奇數個反相器611~613來驅動PMOS電晶體MP6。如此一來，當靜電放電事件發生時，位在節點ND11的控制訊號CT1將被拉升至高準位，且驅動電路610可利用奇數個反相器611~613產生具有低準位的驅動訊號DR1。此外，PMOS電晶體MP6會依據具有低準位的驅動訊號DR1，而產生介在第一配線101與第二配線102之間的放電路徑。藉此，來自第一配線101的靜電脈衝將可透過放 電路徑而被導引至第二配線102，進而避免電脈衝對積體電路造成損害。

另一方面，當積體電路正常操作時，位在節點ND11的控制訊號CT1將透過阻抗元件120而被下拉至低準位，且驅動電路610可利用奇數個反相器611~613產生具有高準位的驅動訊號DR1。此外，PMOS電晶體MP6會依據具有高準位的驅動訊號DR1，而斷開介在第一配線101與第二配線102之間的放電路徑。如此一來，當積體電路正常操作時，將可避免積體電路受到靜電放電保護裝置100的影響。至於圖6實施例之其餘元件的細部說明已包含在上述各實施例中，故在此不予贅述。

值得一提的是，雖然圖1實施例列舉了壓降元件111~113的實施型態，但其並非用以限定本發明。舉例來說，圖1、4與6中的壓降元件111~113也可分別由一二極體所構成。例如，圖7為依據本發明又一實施例之靜電放電保護裝置的示意圖。其中，圖7所列舉的靜電放電保護裝置700與圖4所列舉的靜電放電保護裝置400相似。此外，圖7與圖4實施例主要不同之處在於，圖7中的壓降元件711~713是由二極體D71~D73所構成。此外，每一二極體D71~D73的陽極電性連接第一配線101，且每一二極體D71~D73的陰極電性連接節點ND11。至於圖7實施例之其餘元件的細部說明已包含在上述各實施例中，故在此不予贅述。

綜上所述，本發明之靜電放電保護裝置利用相互串聯的多個壓降元件界定一啟動電壓，且來自第一配線的訊號必須大於 啟動電壓才能將第一配線導通至一節點。此外，驅動電路依據來自節點的控制訊號來驅動箝制電路。藉此，靜電放電保護裝置將可透過相互串聯的多個壓降元件來防止誤觸發事件的發生。此外，可藉由調整壓降元件的串接個數，來提升靜電放電保護裝置抵抗誤觸發的能力。

雖然本發明已以實施例揭露如上，然其並非用以限定本發明，任何所屬技術領域中具有通常知識者，在不脫離本發明的精神和範圍內，當可作些許的更動與潤飾，故本發明的保護範圍當視後附的申請專利範圍所界定者為準。

100‧‧‧靜電放電保護裝置

111~113‧‧‧壓降元件

120‧‧‧阻抗元件

130‧‧‧驅動電路

131、132‧‧‧反相器

140‧‧‧箝制電路

MP11~MP14‧‧‧PMOS電晶體

R11、R12‧‧‧電阻

MN1‧‧‧NMOS電晶體

101‧‧‧第一配線

102‧‧‧第二配線

ND11‧‧‧節點

CT1‧‧‧控制訊號

BF1‧‧‧緩衝訊號

DR1‧‧‧驅動訊號

VDD‧‧‧電源電壓

GND‧‧‧接地電壓

Claims (9)

1. 一種靜電放電保護裝置，包括：多個壓降元件，相互串聯在一第一配線與一節點之間，並用以界定一啟動電壓，其中當來自該第一配線的訊號大於該啟動電壓時，該些壓降元件響應於來自該第一配線的訊號而將該第一配線導通至該節點；一阻抗元件，電性連接在該節點與一第二配線之間；一驅動電路，放大來自該節點的一控制訊號，並據以產生一驅動訊號；一箝制電路，依據該驅動訊號而決定是否產生介在該第一配線與該第二配線之間的一放電路徑；以及一閂鎖電路，電性連接該節點與該驅動電路，其中當該第一配線導通至該節點時，該閂鎖電路將該控制訊號閂鎖在一預設準位，以致使該箝制電路產生該放電路徑。
2. 如申請專利範圍第1項所述的靜電放電保護裝置，其中該驅動電路透過一反相器接收該控制訊號，且該閂鎖電路包括：一PMOS電晶體，其源極電性連接該第一配線，該PMOS電晶體的閘極電性連接該反相器的輸出端，該PMOS電晶體的汲極電性連接該反相器的輸入端；以及一電容，其第一端電性連接該PMOS電晶體的汲極，該電容的第二端電性連接該第二配線。
3. 如申請專利範圍第1項所述的靜電放電保護裝置，其中每 一該些壓降元件由一PMOS電晶體所構成，該PMOS電晶體的源極電性連接該第一配線，且該PMOS電晶體的閘極與汲極電性連接該節點。
4. 如申請專利範圍第1項所述的靜電放電保護裝置，其中每一該些壓降元件由一二極體所構成，該二極體的陽極電性連接該第一配線，且該二極體的陰極電性連接該節點。
5. 如申請專利範圍第1項所述的靜電放電保護裝置，其中該驅動電路包括：一第一反相器，其輸入端接收該控制訊號；以及一第二反相器，其輸入端電性連接該第一反相器的輸出端，該第二反相器的輸出端用以產生該驅動訊號。
6. 如申請專利範圍第5項所述的靜電放電保護裝置，其中該第二反相器包括：一PMOS電晶體，其源極電性連接該第一配線，該PMOS電晶體的閘極電性連接該第一反相器的輸出端，該PMOS電晶體的汲極用以產生該驅動訊號；以及一電阻，電性連接在該PMOS電晶體的汲極與該第二配線之間。
7. 如申請專利範圍第5項所述的靜電放電保護裝置，其中該箝制電路包括：一NMOS電晶體，其汲極電性連接該第一配線，該NMOS 電晶體的閘極電性連接該第二反相器的輸出端，該NMOS電晶體的源極電性連接該第二配線。
8. 如申請專利範圍第1項所述的靜電放電保護裝置，其中該驅動電路包括：奇數個反相器，相互串聯在該節點與該箝制電路之間，其中該些反相器中的第一個反相器接收該控制訊號，且該些反相器中的最後一個反相器產生該驅動訊號。
9. 如申請專利範圍第8項所述的靜電放電保護裝置，其中該箝制電路包括：一PMOS電晶體，其源極電性連接該第一配線，該PMOS電晶體的閘極電性連接該些反相器中之最後一個反相器的輸出端，該PMOS電晶體的汲極電性連接該第二配線。