TW201931561A - 應用於ｃｍｏｓ製程中之靜電放電保護元件結構 - Google Patents

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Abstract

本發明係提供一種應用於CMOS製程中之靜電放電保護元件結構，其中輸入/輸出電路之電源輸入/輸出單元或者是與訊號輸入/輸出單元之間電性連接有靜電放電箝制電路，並於靜電放電箝制電路之P型基底上形成有多個串聯連接之低電壓PMOS結構，且第一個低電壓PMOS結構於低電壓N型井區上設置之源極與閘極通過第一電源線共同電性連接至高電壓電源端接墊，或者是訊號傳送線共同電性連接至訊號傳送端接墊，而最後一個低電壓PMOS結構之汲極則通過第二電源線電性連接至高電壓接地端接墊，以提供一靜電放電電流排放路徑，由於只用串聯連接之低電壓PMOS結構，在相同的電路佈局面積中可更有效的利用，並提供高的靜電放電耐受度。

Description

應用於CMOS製程中之靜電放電保護元件結構
本發明係提供一種應用於CMOS製程中之靜電放電保護元件結構，尤指輸入/輸出電路電性連接有靜電放電箝制電路，並於靜電放電箝制電路只用串聯連接之低電壓PMOS結構在相同的電路佈局面積中可更有效的利用，並提供高的靜電放電耐受度。
按，現今半導體製程技術不斷發展與進步，利用互補式金氧半(CMOS)製程技術製造的積體電路為了滿足其小型化、高密度及功能更強需求，元件尺寸越做越小，使CMOS製程也由原本的次微米進入深次微米的時代，由於積體電路中大都含有如MOSFET的金氧半電晶體元件，各種結構及製程的要求，如更薄的閘極氧化層、更短通道長度、更淺的源極/汲極接面、低摻雜濃度的結構等，使元件本身能提供的靜電放電耐受度將大幅降低，更易受到靜電放電的破壞，所以有效的靜電放電防護設計已成為重要且不可或缺的一部分。
然而，傳統CMOS製程於積體電路中包含有高電壓與低電壓元件，並於高電壓輸入/輸出接點(I/O Pin)必須設計能耐高壓的靜電放電保護電路，以提升積體電路的靜電放電耐受度，對於類比訊號輸入/輸出(Analog I/O)而言，靜電放電保護電路具有 二種目的，第一種為提供HVDD到HVSS之間的靜電放電排放路徑，第二種為提供類比訊號輸入/輸出到HVSS之間的靜電放電排放路徑，傳統靜電放電保護電路的設計架構，請參見如第五、六圖所示，會用高壓PMOS與NMOS元件連接成大尺寸的閘極接地之N型金氧半電晶體(Gate-Grounded NMOS，GGNMOS)與閘極接電源之P型金氧半電晶體(Gate-VDD PMOS，GDPMOS)，並加大MOS製程佈局規範(Layout Rule)設計的間距作為靜電放電(ESD)保護元件，對於這些靜電放電保護元件都會利用傳輸線脈衝產生系統(Transmission Line Pulse，TLP)進行測試，用以模擬靜電放電發生時的情況。
如第七圖所示，一般ESD保護元件於TLP量測所得到的特性曲線在A(Vt1，It1)會有一個觸發電壓(Trigger Voltage，)臨界點，當ESD的高能量電流脈衝進來時，電壓不斷升高(由0至A)，一旦超過Vt1臨界點，保護元件會形成一個低阻抗通道來排出ESD瞬間放電的能量，使得保護元件的特性曲線進入驟回崩潰(Snapback)區域(由A至B)，在(Vh，Ih)會有一個保持電壓(Holding Voltage)點B，當ESD瞬間放電能量再持續地進入保護元件時，亦會使得保護元件的特性曲線形成一個低阻抗放電路靜來排出ESD瞬間放電的能量(由B至C)，如果電壓繼續升高，宣洩電流大於失效電流(It2)使得保護元件不堪負荷時，則會進入二次崩潰區域(Second Breakdown Region，C以上的區域)而燒毀保護元件。
再者，觸發電壓用於紀錄保護元件瞬間進入驟回崩潰區域的觸發點，ESD保護元件的觸發電壓必須要低於內部電路(Core)元件的崩潰電壓(Breakdown Voltage，BV)，才能使ESD元件在內部電路尚未因靜電轟擊而受損之前啟動，而保持電壓則是元件在進入驟回崩潰後的最低電壓值，此值必須要高於電路系統之操作電壓(Operation Voltage，VDD)，才能防止閂鎖(Latch-up)效應的發生，從TLP量測所得到的特性曲線結果可協助設計出高靜電放電保護能力的ESD保護元件。
一般的實際應用上，第一種會用低壓PMOS與NMOS元件連接成GDPMOS與GGNMOS來作為低壓環境中使用的ESD保護元件，第二種會用高壓PMOS與NMOS元件連接成GDPMOS與GGNMOS來作為低壓環境中使用的ESD保護元件，對於低電壓元件應用於低壓環境中，由於低電壓元件的崩潰電壓大多是操作電壓的2倍左右(如3.3V元件的崩潰電壓是6.2V)，所以靜電放電設計窗口(ESD Design Window)就相對比較寬而相對的安全，但對高電壓元件應用於高壓環境中，因為製程的限制，高電壓元件的崩潰電壓大多只比操作電壓高1.1~1.5倍(如32V元件的崩潰電壓是45V)，所以靜電放電設計窗口就相對變很窄，如果為了保護內部電路不進入崩潰電壓區域，就有可能因為ESD保護元件瞬間進入驟回崩潰衝過頭而進入閂鎖區域造成元件破壞或燒毀；反之亦然。
如下表1所示，係ESD的工業測試針對人體放電模式(Human-Body Model，HBM)或機器放電模式( Machine Mode，MM)模擬ESD事件發生之敏感度分級，其中敏感度通常是以耐電壓來分類，並在零件等級的工業測試標準中係以MIL-STD-883標準規範，直接對IC零件打靜電槍，其所定義的模擬人體放電模式基本電路(如第九圖所示)的參數中，高電壓供應源串聯的充電電流限制電阻(R1)可為1-10MΩ，受測器件串聯的放電電阻(R2)為1500Ω，儲能電容(C)為100pF；系統等級的工業測試標準中係以IEC 61000-4-2標準規範對IC零件組成的系統產品打靜電槍，其所定義的模擬人體放電模式與MIL-STD-883標準規範相似，主要差別在於儲能電容值和放電電阻值不同，如放電電阻為50-100MΩ，儲能電容為150pF，並在放電能量及靜電峰值電流上有很大的差異；非標準測試(複製實際燒毀實驗)係針對IC零件組成的系統產品上電，再直接對系統產品中的IC零件打IEC 61000-4-2標準規範的靜電槍，且系統等級的靜電槍能量比零件等級的靜電槍能量高出很多。
測試標準：MIL-STD-883
此外，上述之傳統靜電放電保護電路架構，即使在ESD工業測試的零件等級標準測試通過，但因為高壓環境複雜，還是有相當的比例發生在實際通電使用時(可由系統等級的工業標準測試來複製實際燒 毀實驗)，受到更嚴重的靜電影響，導致ESD保護元件瞬間進入驟回崩潰衝過頭而進入閂鎖區域燒毀，探究其原因，如果針對如第五、六圖中之高壓PMOS與NMOS元件製成的ESD保護元件進行TLP量測會得到如第十圖中之特性曲線圖形，可看出其Vt1臨界點非常靠近43V的崩潰電壓，而Vh遠低於32V的操作電壓，這是高壓元件的物理特性，因此，這個保護元件雖然可以通過ESD的工業測試標準，但是在實際通電使用時，偶爾會因為更嚴重的靜電影響或高壓電源不穩，導致保護元件瞬間進入驟回崩潰區域衝過頭進入閂鎖區域燒毀，所以要如何設計出具有小面積而高靜電放電耐受度之靜電放電保護元件，即為從事於此行業者所亟欲研究改善之關鍵所在。
故，發明人有鑑於上述習用之問題與缺失，乃搜集相關資料經由多方的評估及考量，並利用從事於此行業之多年研發經驗不斷的試作與修改，始有此種應用於CMOS製程中之靜電放電保護元件結構發明專利誕生。
本發明之主要目的乃在於輸入/輸出電路之電源輸入/輸出單元或者是與訊號輸入/輸出單元之間電性連接有靜電放電箝制電路，並於靜電放電箝制電路之P型基底上形成有數量不小於三個串聯連接之低電壓PMOS結構，且各低電壓PMOS結構於低電壓N型井區上設置有閘極、源極及汲極，再由第一個低電壓PMOS結構之源極與閘極通過第一電源線共同電性連接至高電壓電源端接墊，或者是訊號傳送線共同電性連接至訊號傳送端接墊，而最後一個低電壓PMOS結構之汲極則通過第 二電源線電性連接至高電壓接地端接墊，以提供靜電放電電流排放路徑，由於只用串聯連接之低電壓PMOS結構即可倍增其耐受高壓，在相同的面積中亦可符合佈局設計規範縮小間距，具有優異的面積效率，並提供高的靜電放電耐受度，以防止電性閂鎖造成元件破壞的問題，且可快速的排放靜電放電電流至接地，更有效的防護內部電路避免受損。
本發明之次要目的乃在於低電壓PMOS結構串聯連接的個數係視單個低電壓PMOS結構，以n的倍數導通電壓去除靜電放電箝制電路預定耐受高壓所得到無條件進位的整數值，其中n為不大於3的整數值，當靜電放電事件發生時，施加在電源輸入/輸出單元之高電壓電源端接墊或訊號輸入/輸出單元之訊號傳送端接墊上的瞬態反向脈衝電壓，便會觸發串聯連接的低電壓PMOS結構之閘極導通，即可提供靜電放電電流排放路徑，使靜電放電電流從高電壓電源端接墊或訊號傳送端接墊經由四個串聯連接的低電壓PMOS結構，再快速的導向至高電壓接地端接墊來進行接地，以即時排放靜電放電電流不致於流入內部電路，從而可實現靜電放電防護之目的。
本發明之另一目的乃在於靜電放電箝制電路更包含有低壓防護封圈結構及高壓防護封圈結構，其中低壓防護封圈結構係分別形成於低電壓N型井區中之N型重摻雜區，並環繞源極之第一P型重摻雜區與汲極之第二P型重摻雜區周圍處，用以阻隔相鄰低電壓PMOS結構之間產生的訊號相互干擾，也可以降低外部元件的雜訊，而高壓防護封圈結構為具有形成於P型基底中之高電壓P型摻雜區及高電壓P型摻雜區上形成之第三P型重摻雜區，並由高壓防護封圈結構環繞於低電壓PMOS結構的 最外圍處，更能夠有效阻隔外部元件的雜訊。
100‧‧‧輸入/輸出電路
101‧‧‧電源輸入/輸出單元
102‧‧‧訊號輸入/輸出單元
111‧‧‧高電壓電源端接墊
112‧‧‧第一電源線
121‧‧‧高電壓接地端接墊
122‧‧‧第二電源線
131‧‧‧訊號傳送端接墊
132‧‧‧訊號傳送線
200‧‧‧靜電放電箝制電路
201‧‧‧P型基底
202‧‧‧低電壓PMOS結構
210‧‧‧低電壓N型井區
220‧‧‧閘極
221‧‧‧介電層
222‧‧‧閘電極
230‧‧‧源極
231‧‧‧第一P型重摻雜區
240‧‧‧汲極
241‧‧‧第二P型重摻雜區
250‧‧‧低壓防護封圈結構
251‧‧‧N型重摻雜區
260‧‧‧高壓防護封圈結構
261‧‧‧高電壓P型摻雜區
262‧‧‧第三P型重摻雜區
300‧‧‧內部電路
A‧‧‧臨界點
B‧‧‧保持點
BV‧‧‧崩潰電壓
C‧‧‧崩潰點
D‧‧‧汲極
G‧‧‧閘極
GGNMOS‧‧‧閘極接地端之N型金氧半電晶體
GDPMOS‧‧‧閘極接電源之P型金氧半電晶體
HVDD‧‧‧高電壓電源端
HVSS‧‧‧高電壓接地端
HVNF‧‧‧高電壓N型摻雜區
HVPF‧‧‧高電壓P型摻雜區
HV N-Well‧‧‧高電壓N型井區
Ih‧‧‧保持電流
It1‧‧‧觸發電流
It2‧‧‧失效電流
Mp1~Mp4‧‧‧PMOS電晶體
N+‧‧‧N型重摻雜區
P+‧‧‧P型重摻雜區
P-Substrate‧‧‧P型基底
S‧‧‧源極
TX〔0〕~TX〔n〕‧‧‧訊號傳送端
VDD‧‧‧操作電壓
Vh‧‧‧保持電壓
Vt1‧‧‧觸發電壓
第一圖 係為本發明靜電放電保護元件電路佈局之立體外觀圖。
第二圖 係為本發明靜電放電箝制電路連接輸入/輸出電路的HVDD與HVSS間之剖面示意圖。
第三圖 係為本發明靜電放電箝制電路連接輸入/輸出電路的TX與HVSS間之剖面示意圖。
第四圖 係為本發明靜電放電保護元件測試結果之電壓電流圖。
第五圖 係為習用靜電放電保護電路之等效電路圖。
第六圖 係為習用靜電放電保護電路佈局之立體外觀圖。
第七圖 係為習用靜電放電保護電路之剖面示意圖。
第八圖 係為習用靜電放電設計窗口之特性曲線圖。
第九圖 係為習用人體放電模式測試之簡易等效電路圖。
第十圖 係為習用靜電放電保護電路測試結果之電壓電流圖。
為達成上述目的及功效，本發明所採用之技術手段及其構造，茲繪圖就本發明之較佳實施例詳加說明其構造與功能如下，俾利完全瞭解。
請參閱第一、二、三、四圖所示，係分別為本發明靜電放電保護元件電路佈局之立體外觀圖、靜電放電箝制電路連接輸入/輸出電路的HVDD與HVSS間之剖面示意圖、TX與HVSS間之剖面示意 圖及靜電放電保護元件測試結果之電壓電流圖，由圖中可清楚看出，本發明之應用於CMOS製程中之靜電放電保護元件結構包括有輸入/輸出電路100、靜電放電箝制電路200及內部電路300，其中：
該輸入/輸出電路100包含電源輸入/輸出單元101及訊號輸入/輸出單元102，並於電源輸入/輸出單元101具有高電壓電源端接墊111電性連接之第一電源線112，以及高電壓接地端接墊121電性連接之第二電源線122，且訊號輸入/輸出單元102係類比訊號輸入/輸出，並具有多個訊號傳送端接墊(TX〔0)~TX〔n〕)131分別電性連接之訊號傳送線132。
該靜電放電箝制電路200包含一P型基底201及P型基底201上所形成有數量不小於(即大於或等於)三個彼此成串聯連接之低電壓PMOS結構202，並於P型基底201上形成有對應低電壓PMOS結構202之多個低電壓N型井區(LV-Well)210，且各低電壓N型井區210上設置有一閘極(G)220、一源極(S)230及一汲極(D)240，而閘極220係設置於源極230與汲極240之間的低電壓N型井區210上，並於閘極220具有介電層221及設置於介電層221上之閘電極222，源極230與汲極240係分別設置在低電壓N型井區210中對應之第一P型重摻雜區(P+)231及第二P型重摻雜區(P+)241上，且第一P型重摻雜區231與第二P型重摻雜區241具有高於低電壓N型井區210的摻雜濃度，以分別構成一PMOS電晶體。
在一實施例中，靜電放電箝制電路200更包含有低壓防 護封圈結構(Seal Ring)250及高壓防護封圈結構260，其中該低壓防護封圈結構250係分別形成於低電壓N型井區210中之N型重摻雜區(N+)251，並環繞於第一P型重摻雜區231與第二P型重摻雜區241的周圍處，用以阻隔相鄰PMOS電晶體之間產生的訊號相互干擾，也可以降低外部元件的雜訊，而高壓防護封圈結構260具有形成於P型基底201中之高電壓P型摻雜區261，並於高電壓P型摻雜區261上係形成有第三P型重摻雜區262，且高壓防護封圈結構260為環繞於低電壓PMOS結構202的最外圍處，更能夠有效阻隔外部元件的雜訊。
該內部電路300係積體電路(如微控制器或系統單晶片)內部的核心電路。
在本實施例中，靜電放電箝制電路200包含有不小於三個之低電壓PMOS結構202係分別電性連接於輸入/輸出電路100的HVDD與HVSS之間或TX與HVSS之間形成陣列的排列組合，且各低電壓PMOS結構202係分別構成一PMOS電晶體，以下說明書內容中係以四個PMOS電晶體Mp1~Mp4彼此串聯在HVDD與HVSS之間或TX與HVSS之間為示例性實施例，但並不以此為限，各PMOS電晶體之源極230為分別電性連接至閘極220，並由第一個PMOS電晶體Mp1之源極230、閘極220，以及低壓防護封圈結構250係通過第一電源線112共同的電性連接至高電壓電源端接墊111上，汲極240電性連接至第二個PMOS電晶體Mp2共同連接之源極230、閘極220與低壓防護封圈結構250上，由此可類推， 前一個PMOS電晶體Mp3之汲極240依序電性連接至下一個PMOS電晶體Mp4共同連接之源極230、閘極220與低壓防護封圈結構250上形成串聯，最後一個PMOS電晶體Mp4之汲極240，以及高壓防護封圈結構260係通過第二電源線122共同的電性連接至高電壓接地端接墊121上，且第一個PMOS電晶體Mp1之源極230、閘極220及低壓防護封圈結構250係通過訊號傳送線132共同的電性連接至訊號傳送端接墊(TX)131上。
此外，輸入/輸出電路100於訊號輸入/輸出單元102之各訊號傳送線132係分別設置於電源輸入/輸出單元101之第一電源線112與第二電源線122之間，並與第一個低電壓PMOS結構202之源極230、閘極220與低壓防護封圈結構250連接的共同節點係分別電性連接至內部電路300，且訊號輸入/輸出單元102可根據內部電路300設計而具有不同的作用，例如可用來連接外部電路，以輸出驅動電流或接收輸入訊號功能等，當靜電放電的電壓發生在電源輸入/輸出單元101與訊號輸入/輸出單元102時，可由靜電放電箝制電路200提供其低阻抗靜電放電電流排放路徑，以避免靜電放電電流流向於內部電路300造成破壞。
在本實施例中，靜電放電箝制電路200之低電壓PMOS結構202所串聯連接的個數係視單個低電壓PMOS結構202以n的倍數導通電壓去除靜電放電箝制電路200預定耐受高壓所得到無條件進位的整數值，其中n為不大於(即小於或等於)3的整數值，例如低電壓PMOS結構202導通電壓為3.3V，若是用於保護32V的高壓 元件，根據上述之串接個數計算方式〔個數≧耐受高壓/(導通電壓×3)〕可得知個數≧3.23…，因此取整數值需要選用四個低電壓PMOS結構202來串聯連接成靜電放電箝制電路200。
當正常操作模式(無靜電放電)的情況下，靜電放電箝制電路200串聯連接的低電壓PMOS結構202之閘極220會被偏壓至與HVDD相同的高電壓位準，並保持在關閉狀態，所以不會被觸發，使輸入/輸出電路100於HVDD與HVSS之間或TX與HVSS之間為呈現斷路狀態，因此靜電放電箝制電路200也不會影響到內部電路300正常的運作；然而，當有靜電放電事件發生時，施加在電源輸入/輸出單元101之高電壓電源端接墊111或訊號輸入/輸出單元102之訊號傳送端接墊131上的瞬態反向脈衝電壓，便會觸發串聯連接的低電壓PMOS結構202之閘極220導通，即串聯連接的PMOS電晶體Mp1~Mp4將會觸發而導通，藉此可提供靜電放電電流排放路徑，使靜電放電電流從高電壓電源端接墊111或訊號傳送端接墊131經由四個串聯連接的低電壓PMOS結構202，再快速的導向至高電壓接地端接墊121來進行接地，以即時排放靜電放電電流而不致於流入內部電路300，從而可實現靜電放電防護之目的。
如第三圖所示，本發明之靜電放電箝制電路200相較於第六圖之習用靜電放電保護電路的實際佈局比較可以發現，由於本實施例的架構下單純只用串聯連接的低電壓PMOS結構202，在相同的面積中可以妥善安排整體佈局，並將面積作更有效的利用，反觀習用靜電放電保護電路中會同時使用到大尺寸以PMOS、NMOS結構為基礎的GD PMOS與GGNMOS，並於生產佈局設計規範中PMOS和NMOS之間需要保持足夠的距離，否則將會更容易引發閂鎖效應，且因電源輸入/輸出的部分只用到GGNMOS，使GGNMOS上方處空出可供GDPMOS佈局的面積完全無法利用，所以本實施例除了可利用串聯連接的低電壓PMOS結構202來倍增耐受高壓，並在較小的電路佈局面積下提供一個高的靜電放電耐受度，以防止電性閂鎖所造成元件破壞的問題，且可快速排放靜電放電電流至HVSS進行接地，以有效防護內部電路300避免受損，亦可符合佈局設計規範縮小間距，具有優異的面積效率，進而達到縮小整體的電路佈局面積及節省成本之效用。
如第四圖所示，係本實施例的架構在相同佈局面積下利用傳輸線脈衝產生系統以脈衝電壓轟擊模擬靜電放電發生時所實際量測得到測試結果之電壓電流圖，並依測試結果可以看出觸發電壓電流(Vt1，It1)=(40.32，0.25)與保持電壓(Vh，Ih)=(36.37，0.35)，相較於習用靜電放電保護電路(如第九圖所示)之觸發電壓電流(Vt1，It1)=(45.66，0.22)與保持電壓(Vh，Ih)=(32.26，0.26)具有較低的觸發電壓，使靜電放電箝制電路200更快被啟動，便可確保在內部電路300受到靜電放電轟擊而破壞之前啟動，且保持電壓明顯的提高可有效防止閂鎖效應的發生，確實可提供優異的靜電防護效果。
如下表2所示，係本實施例新的發明架構與傳統架構實際上進行人體放電模式的ESD測試，以及傳輸線脈衝產生系統(LTP)實際量測得到之比較結果：
由上述之測試結果可以得知，在TLP量測上ESD保護啟動的Vt1，新的發明架構為稍優於傳統架構，所以在一般零件等級(Component Level)的靜電放電標準測試上都能夠通過等級2(Class2 2000V~3999V)的標準，其差異不大，但在TLP量測上，新的發明架構在保持電壓(36.37V)為更明顯高於傳統架構的保持電壓(32.26V)，也因此在靜電放電測試系統直接對系統產品中的IC零件打靜電槍以模擬人體放電接觸系統產品發生放電的測試實驗中，會有更顯著優於傳統結構的靜電防護能力，故本實施例新的發明架構的確有實質增進之功效，並能確保IC零件在實際應用上對於現實環境中靜電放電與電源變動的抵抗能力。
上述詳細說明為針對本發明一種較佳之可行實施例說明而已，惟該實施例並非用以限定本發明之申請專利範圍，凡其他未脫離本發明所揭示之技藝精神下所完成之均等變化與修飾變更，均應包含於本發明所涵蓋之專利範圍中。
綜上所述，本發明上述之應用於CMOS製程中之靜電放電保護元件結構使用時為確實能達到其功效及目的，故本發明誠為一實用 性優異之發明，實符合發明專利之申請要件，爰依法提出申請，盼 審委早日賜准本案，以保障發明人之辛苦發明，倘若 鈞局有任何稽疑，請不吝來函指示，發明人定當竭力配合，實感德便。

Claims (14)

  1. 一種應用於CMOS製程中之靜電放電保護元件結構，係包括有輸入/輸出電路及靜電放電箝制電路，其中：該輸入/輸出電路包含電源輸入/輸出單元，並於電源輸入/輸出單元具有高電壓電源端接墊電性連接之第一電源線，以及高電壓接地端接墊電性連接之第二電源線；該靜電放電箝制電路包含一P型基底及P型基底上所形成有數量不小於三個串聯連接之低電壓PMOS結構，並於P型基底上形成有對應低電壓PMOS結構之多個低電壓N型井區，且各低電壓N型井區上設置有低電壓PMOS結構之閘極、源極及汲極，而低電壓PMOS結構之源極為分別電性連接至閘極，並由第一個低電壓PMOS結構之源極與閘極通過第一電源線共同電性連接至高電壓電源端接墊上，且最後一個低電壓PMOS結構之汲極通過第二電源線電性連接至高電壓接地端接墊上，以提供一靜電放電電流排放路徑。
  2. 如申請專利範圍第1項所述之應用於CMOS製程中之靜電放電保護元件結構，其中該靜電放電箝制電路於低電壓PMOS結構之閘極係設置於源極與汲極之間的低電壓N型井區上，並於閘極具有介電層及設置於介電層上之閘電極，而源極與汲極係分別設置在低電壓N型井區中對應之第一P型重摻雜區及第二P型重摻雜區上，以分別構成PMOS電晶體。
  3. 如申請專利範圍第2項所述之應用於CMOS製程中之靜電放電保護元件結構，其中該靜電放電箝制電路更包含環繞於第一P型重摻雜區 與第二P型重摻雜區周圍處之低壓防護封圈結構，並於低壓防護封圈結構係分別形成於低電壓N型井區中之N型重摻雜區，且第一個低電壓PMOS結構之源極、閘極，以及低壓防護封圈結構係通過第一電源線共同的電性連接至高電壓電源端接墊上。
  4. 如申請專利範圍第3項所述之應用於CMOS製程中之靜電放電保護元件結構，其中該靜電放電箝制電路前一個低電壓PMOS結構之汲極為依序電性連接至下一個低電壓PMOS結構共同連接之源極、閘極與低壓防護封圈結構上形成串聯。
  5. 如申請專利範圍第2項所述之應用於CMOS製程中之靜電放電保護元件結構，其中該靜電放電箝制電路更包含環繞於低電壓PMOS結構的最外圍處之高壓防護封圈結構，並具有形成於P型基底中之高電壓P型摻雜區，且最後一個低電壓PMOS結構之汲極及高壓防護封圈結構係通過第二電源線共同電性連接至高電壓接地端接墊上。
  6. 如申請專利範圍第1項所述之應用於CMOS製程中之靜電放電保護元件結構，其中該靜電放電箝制電路前一個低電壓PMOS結構之汲極為依序電性連接至下一個低電壓PMOS結構共同連接之源極、閘極上形成串聯。
  7. 如申請專利範圍第1項所述之應用於CMOS製程中之靜電放電保護元件結構，其中該靜電放電箝制電路之低電壓PMOS結構串聯連接的個數係視單個低電壓PMOS結構以n的倍數導通電壓去除靜電放電箝制電路預定耐受高壓所得到無條件進位的整數值，其中n為不大於3的整數值。
  8. 一種應用於CMOS製程中之靜電放電保護元件結構，係包括有輸入/輸出電路及靜電放電箝制電路，其中：該輸入/輸出電路包含電源輸入/輸出單元及訊號輸入/輸出單元，並於電源輸入/輸出單元具有高電壓電源端接墊及高電壓接地端接墊電性連接之第二電源線，且訊號輸入/輸出單元具有多個訊號傳送端接墊分別電性連接之訊號傳送線；該靜電放電箝制電路包含一P型基底及P型基底上所形成有數量不小於三個串聯連接之低電壓PMOS結構，並於P型基底上形成有對應低電壓PMOS結構之多個低電壓N型井區，且各低電壓N型井區上設置有低電壓PMOS結構之閘極、源極及汲極，而低電壓PMOS結構之源極為分別電性連接至閘極，並由第一個低電壓PMOS結構之源極與閘極係通過訊號傳送線共同電性連接至訊號傳送端接墊上，且最後一個低電壓PMOS結構之汲極通過第二電源線電性連接至高電壓接地端接墊上，以提供一靜電放電電流排放路徑。
  9. 如申請專利範圍第8項所述之應用於CMOS製程中之靜電放電保護元件結構，其中該靜電放電箝制電路於低電壓PMOS結構之閘極係設置於源極與汲極之間的低電壓N型井區上，並於閘極具有介電層及設置於介電層上之閘電極，而源極與汲極係分別設置在低電壓N型井區中對應之第一P型重摻雜區及第二P型重摻雜區上，以分別構成PMOS電晶體。
  10. 如申請專利範圍第9項所述之應用於CMOS製程中之靜電放電保護元件結構，其中該靜電放電箝制電路更包含環繞於第一P型重摻 雜區與第二P型重摻雜區周圍處之低壓防護封圈結構，並於低壓防護封圈結構係分別形成於低電壓N型井區中之N型重摻雜區，且第一個低電壓PMOS結構之源極、閘極，以及低壓防護封圈結構係通過訊號傳送線共同的電性連接至訊號傳送端接墊上。
  11. 如申請專利範圍第10項所述之應用於CMOS製程中之靜電放電保護元件結構，其中該靜電放電箝制電路前一個低電壓PMOS結構之汲極為依序電性連接至下一個低電壓PMOS結構共同連接之源極、閘極與低壓防護封圈結構上形成串聯。
  12. 如申請專利範圍第9項所述之應用於CMOS製程中之靜電放電保護元件結構，其中該靜電放電箝制電路更包含環繞於低電壓PMOS結構的最外圍處之高壓防護封圈結構，並具有形成於P型基底中之高電壓P型摻雜區，且最後一個低電壓PMOS結構之汲極及高壓防護封圈結構係通過第二電源線共同電性連接至高電壓接地端接墊上。
  13. 如申請專利範圍第8項所述之應用於CMOS製程中之靜電放電保護元件結構，其中該靜電放電箝制電路前一個低電壓PMOS結構之汲極為依序電性連接至下一個低電壓PMOS結構共同連接之源極、閘極上形成串聯。
  14. 如申請專利範圍第8項所述之應用於CMOS製程中之靜電放電保護元件結構，其中該靜電放電箝制電路之低電壓PMOS結構串聯連接的個數係視單個低電壓PMOS結構以n的倍數導通電壓去除靜電放電箝制電路預定耐受高壓所得到無條件進位的整數值，其中 n為不大於3的整數值。
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