JPH06209079A - セルフ・ド−プ相補性電界効果トランジスタ - Google Patents
セルフ・ド−プ相補性電界効果トランジスタInfo
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Classifications
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- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier
- H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body
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- H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/778—Field effect transistors with two-dimensional charge carrier gas channel, e.g. HEMT ; with two-dimensional charge-carrier layer formed at a heterojunction interface
- H01L29/7782—Field effect transistors with two-dimensional charge carrier gas channel, e.g. HEMT ; with two-dimensional charge-carrier layer formed at a heterojunction interface with confinement of carriers by at least two heterojunctions, e.g. DHHEMT, quantum well HEMT, DHMODFET
- H01L29/7783—Field effect transistors with two-dimensional charge carrier gas channel, e.g. HEMT ; with two-dimensional charge-carrier layer formed at a heterojunction interface with confinement of carriers by at least two heterojunctions, e.g. DHHEMT, quantum well HEMT, DHMODFET using III-V semiconductor material
Abstract
(57)【要約】
【目的】 非常にマッチングのとれた動作特性および切
換え損失の低い相補性電界効果トランジスタを提供する
こと。 【構成】 本発明によれば、チャネル（１２）を有する
量子井戸を含む第１電界効果デバイス（２６）を有する
相補性電界効果構造が提供される。第１ドーピング領域
（１４）は第１量子井戸に隣接して配置され、ゲート電
極（２９）は第１ドーピング領域（１４）がそのゲート
電極（２９）と第１チャネル（１２）との間にあるよう
に配置される。第２電界効果デバイス（３７）は量子井
戸チャネル（２２）と、その第２量子井戸に隣接して配
置される第２ドーピング領域（１９）とを含む。第２ゲ
ート電極（３１）は、第２チャネル（２２）は第２ゲー
ト電極（３１）と第２ドーピング層（１９）との間に配
置されるように第２チャネル（２２）上に配置される。
相互結合部は第１ゲート電極（２９）を第２ゲート電極
（３１）に電気的に結合する。
換え損失の低い相補性電界効果トランジスタを提供する
こと。 【構成】 本発明によれば、チャネル（１２）を有する
量子井戸を含む第１電界効果デバイス（２６）を有する
相補性電界効果構造が提供される。第１ドーピング領域
（１４）は第１量子井戸に隣接して配置され、ゲート電
極（２９）は第１ドーピング領域（１４）がそのゲート
電極（２９）と第１チャネル（１２）との間にあるよう
に配置される。第２電界効果デバイス（３７）は量子井
戸チャネル（２２）と、その第２量子井戸に隣接して配
置される第２ドーピング領域（１９）とを含む。第２ゲ
ート電極（３１）は、第２チャネル（２２）は第２ゲー
ト電極（３１）と第２ドーピング層（１９）との間に配
置されるように第２チャネル（２２）上に配置される。
相互結合部は第１ゲート電極（２９）を第２ゲート電極
（３１）に電気的に結合する。
Description
【０００１】
【産業上の利用分野】本発明は、一般に電界効果トラン
ジスタに関し、特に移動度の高いチャネルを有する相補
性電界効果トランジスタに関する。
ジスタに関し、特に移動度の高いチャネルを有する相補
性電界効果トランジスタに関する。
【０００２】
【従来の技術および発明が解決しようとする課題】従来
の相補性金属酸化物半導体(CMOS)技術は、動作中に比較
的低電力損失であることを含む良く知られた多くの利益
を提供する。CMOS回路は、一度に一つのデバイスのみが
「ターン・オン」または導通するように直列に結合する
Ｎチャネル・デバイスとＰチャネル・デバイスとを含
む。定常状態の動作では、電流および電力損失が最少に
なるように、常に直列に結合されたトランジスタの一つ
がターン・オンする。この回路配置は電力に関しては効
率的であるが、シリコンCMOSデバイスでは更に切換えに
よる電力損失の影響を受ける。その切換えは、そのデバ
イスが一つの状態から他の状態へ変化する際に生じるも
のである。
の相補性金属酸化物半導体(CMOS)技術は、動作中に比較
的低電力損失であることを含む良く知られた多くの利益
を提供する。CMOS回路は、一度に一つのデバイスのみが
「ターン・オン」または導通するように直列に結合する
Ｎチャネル・デバイスとＰチャネル・デバイスとを含
む。定常状態の動作では、電流および電力損失が最少に
なるように、常に直列に結合されたトランジスタの一つ
がターン・オンする。この回路配置は電力に関しては効
率的であるが、シリコンCMOSデバイスでは更に切換えに
よる電力損失の影響を受ける。その切換えは、そのデバ
イスが一つの状態から他の状態へ変化する際に生じるも
のである。
【０００３】切換えによる損失は、現在の高周波集積回
路では深刻な問題である。高周波回路では、高電力損失
の切換え期間において多くのデバイスが時間の大部分を
費やし、CMOS回路の多くの利点を制限する。シリコンCM
OSデバイスはＮチャネルおよびＰチャネル・デバイスの
両者を使用するので、ＰチャネルおよびＮチャネルの動
作特性におけるいかなる不均衡(mismatch)も、切換えに
よる電力損失を増加させる。さらに、Ｐチャネル・デバ
イスはＮチャネル・デバイスよりも本質的に遅い移動度
を有し、そのために電力効率を減少させている。したが
って、非常に均整のとれた動作特性および低い切換え損
失を有する相補性電界効果トランジスタが望まれてい
る。
路では深刻な問題である。高周波回路では、高電力損失
の切換え期間において多くのデバイスが時間の大部分を
費やし、CMOS回路の多くの利点を制限する。シリコンCM
OSデバイスはＮチャネルおよびＰチャネル・デバイスの
両者を使用するので、ＰチャネルおよびＮチャネルの動
作特性におけるいかなる不均衡(mismatch)も、切換えに
よる電力損失を増加させる。さらに、Ｐチャネル・デバ
イスはＮチャネル・デバイスよりも本質的に遅い移動度
を有し、そのために電力効率を減少させている。したが
って、非常に均整のとれた動作特性および低い切換え損
失を有する相補性電界効果トランジスタが望まれてい
る。
【０００４】
【課題を解決するための手段】簡単に述べれば、本発明
による利益は量子井戸チャネルを含む第１電界効果トラ
ンジスタを有する相補性電界効果構造によって得られ
る。第１ドーピング領域は第１量子井戸に隣接して配置
され、第１ゲート電極はその第１ドーピング領域がゲー
ト電極と第１チャネルとの間にあるように配置される。
第２電界効果デバイスは量子井戸チャネルとその第２量
子井戸に隣接して配置される第２ドーピング領域とを含
む。第２ゲート電極は、その第２チャネルがゲート電極
と第２ドーピング層との間にあるように第２チャネル上
に配置される。相互結合部はその第１ゲート電極を第２
ゲート電極に電気的に結合する。
による利益は量子井戸チャネルを含む第１電界効果トラ
ンジスタを有する相補性電界効果構造によって得られ
る。第１ドーピング領域は第１量子井戸に隣接して配置
され、第１ゲート電極はその第１ドーピング領域がゲー
ト電極と第１チャネルとの間にあるように配置される。
第２電界効果デバイスは量子井戸チャネルとその第２量
子井戸に隣接して配置される第２ドーピング領域とを含
む。第２ゲート電極は、その第２チャネルがゲート電極
と第２ドーピング層との間にあるように第２チャネル上
に配置される。相互結合部はその第１ゲート電極を第２
ゲート電極に電気的に結合する。
【０００５】
【実施例】量子井戸電界効果トランジスタを設計する際
の主な関心事は、ゲート電極下部のチャネル領域の構造
である。チャネル領域の特性は、そのトランジスタ全体
の特性の大部分を決定する。図１は、本発明による相補
性ヘテロ接合電界効果トランジスタ上のチャネル領域を
通る部分の断面図である。図１および本発明による以下
の実施例に示される全ての材料層は、実質的に単結晶の
エピタキシャル成長した層である。各層は、下部の構造
に対して結晶学的に両立する(crystalographically com
patible)材料から成る。したがって、特定の実施例につ
いて以下に説明する電気的材料の制約に加えて、材料の
選択は結晶の特性によっても制限される。本発明におけ
るエピタキシャル層は、有機金属気相成長(MOCVD)，分
子線エピタキシ(MBE)または原子線エピタキシ(ALE)等に
よって成長させることが可能である。
の主な関心事は、ゲート電極下部のチャネル領域の構造
である。チャネル領域の特性は、そのトランジスタ全体
の特性の大部分を決定する。図１は、本発明による相補
性ヘテロ接合電界効果トランジスタ上のチャネル領域を
通る部分の断面図である。図１および本発明による以下
の実施例に示される全ての材料層は、実質的に単結晶の
エピタキシャル成長した層である。各層は、下部の構造
に対して結晶学的に両立する(crystalographically com
patible)材料から成る。したがって、特定の実施例につ
いて以下に説明する電気的材料の制約に加えて、材料の
選択は結晶の特性によっても制限される。本発明におけ
るエピタキシャル層は、有機金属気相成長(MOCVD)，分
子線エピタキシ(MBE)または原子線エピタキシ(ALE)等に
よって成長させることが可能である。
【０００６】好適実施例は、セルフ・ドープ構造によっ
て説明される。変調ドープを含む従来のドーピング技術
は、そのセルフ・ドープ特性を向上させるためデバイス
の特性をいくらか犠牲にして用いることが可能である。
て説明される。変調ドープを含む従来のドーピング技術
は、そのセルフ・ドープ特性を向上させるためデバイス
の特性をいくらか犠牲にして用いることが可能である。
【０００７】図１に示す実施例は、アルミニウム・アン
チモン(AlSb)のような材料から成るバンド・ギャップの
広いバッファ層から構成される。他のバンド・ギャップ
の広い材料は、化合物半導体デバイスにおいて知られて
おりそして用いられているが、以下に示すように、実施
される形態の上部層に用いられる他の材料に対する両立
性を保証するためには、その好適実施例においてはAlSb
であることが望ましい。第１チャネル１２はAlSbバッフ
ァ層１１を被覆して形成される。好適実施例では、チャ
ネル１２はインジウム砒素（InAs）から成り、Ｎ型導電
性である。あるいは、チャネル１２はＰ型のチャネルを
形成するためガリウム・アンチモンのような材料から構
成することも可能である。所定の厚さを有し、AlSbのよ
うなバンド・ギャップの広い材料から成るスペーサ層１
３によって、チャネル１２は被覆される。
チモン(AlSb)のような材料から成るバンド・ギャップの
広いバッファ層から構成される。他のバンド・ギャップ
の広い材料は、化合物半導体デバイスにおいて知られて
おりそして用いられているが、以下に示すように、実施
される形態の上部層に用いられる他の材料に対する両立
性を保証するためには、その好適実施例においてはAlSb
であることが望ましい。第１チャネル１２はAlSbバッフ
ァ層１１を被覆して形成される。好適実施例では、チャ
ネル１２はインジウム砒素（InAs）から成り、Ｎ型導電
性である。あるいは、チャネル１２はＰ型のチャネルを
形成するためガリウム・アンチモンのような材料から構
成することも可能である。所定の厚さを有し、AlSbのよ
うなバンド・ギャップの広い材料から成るスペーサ層１
３によって、チャネル１２は被覆される。
【０００８】チャネル１２がInAsから構成されるとき、
ドーピング層１４はガリウム・アンチモン（GaSb）のよ
うな材料から構成される。同様にチャネル層１２がGaSb
から構成されるのであれば、ドーピング層１４はInAsか
ら構成されるであろう。第１の好適実施例では、ドーピ
ング層１４はスペーサ層１３上に形成される。バリア層
１６はＮチャネル量子井戸１４上に形成され、AlSbのよ
うなバンド・ギャップの広い材料から成る。
ドーピング層１４はガリウム・アンチモン（GaSb）のよ
うな材料から構成される。同様にチャネル層１２がGaSb
から構成されるのであれば、ドーピング層１４はInAsか
ら構成されるであろう。第１の好適実施例では、ドーピ
ング層１４はスペーサ層１３上に形成される。バリア層
１６はＮチャネル量子井戸１４上に形成され、AlSbのよ
うなバンド・ギャップの広い材料から成る。
【０００９】第２ドーピング層１９はバリア層１６上に
形成され、バリア１６の一部分を露出させるようにパタ
ーニングされる。第２ドーピング層１９は、好適実施例
においてはGaSbのような第１ドーピング層１４に類似す
る材料から構成される。ドーピング層１９は、以下に詳
細に説明する第２電界効果トランジスタ３７の基礎を形
成する。第２ドーピング層１９を形成した後に露出する
バリア層１６の部分は、第１電界効果トランジスタ２６
の上部表面を形成する。
形成され、バリア１６の一部分を露出させるようにパタ
ーニングされる。第２ドーピング層１９は、好適実施例
においてはGaSbのような第１ドーピング層１４に類似す
る材料から構成される。ドーピング層１９は、以下に詳
細に説明する第２電界効果トランジスタ３７の基礎を形
成する。第２ドーピング層１９を形成した後に露出する
バリア層１６の部分は、第１電界効果トランジスタ２６
の上部表面を形成する。
【００１０】ゲート電極２９は第２バリア１６のその露
出した部分上に形成され、第２バリア層１６と共にショ
ットキー・コンタクト(Schottky contact)を形成する。
量子井戸１２は実質的にドープされておらず、スペーサ
層１３，バッファ層１１またはバリア層１６において電
荷供給層を配置する必要がないことに留意すべきであ
る。あるいは、電荷供給層または外因性(extrinsic)ド
ーピング原子からなるデルタ・ドーピング層を用いて、
本発明のセルフ・ドーピング特性を向上させることも可
能である。しかし、その外因性ドーパント原子によって
生じる散乱に起因して、その動作特性はより低いものに
なることが予想される。
出した部分上に形成され、第２バリア層１６と共にショ
ットキー・コンタクト(Schottky contact)を形成する。
量子井戸１２は実質的にドープされておらず、スペーサ
層１３，バッファ層１１またはバリア層１６において電
荷供給層を配置する必要がないことに留意すべきであ
る。あるいは、電荷供給層または外因性(extrinsic)ド
ーピング原子からなるデルタ・ドーピング層を用いて、
本発明のセルフ・ドーピング特性を向上させることも可
能である。しかし、その外因性ドーパント原子によって
生じる散乱に起因して、その動作特性はより低いものに
なることが予想される。
【００１１】チャネル１２と同一の導電性を有するドレ
イン領域１７は、ゲート電極２９の第１側面側に形成さ
れる。ドレイン領域１７は、バリア層１６の露出した表
面からチャネル１２へ伸びる。例えば、チャネル１２が
ｎ型導電性のInAsであれば、ドレイン領域１７はｎ型導
電性である。ソース領域１８はドレイン領域１７に対し
てゲート電極２９の反対側に形成され、チャネル１２と
同一の導電性を有する。ソース領域１８はバリア層１６
の露出した表面からチャネル１２に伸びる。イオン注入
および熱的再拡散(redistribution)または周知の他の半
導体ドーピング技術を用いて、ドレイン領域１７および
ソース領域１８を適切に形成することが可能である。
イン領域１７は、ゲート電極２９の第１側面側に形成さ
れる。ドレイン領域１７は、バリア層１６の露出した表
面からチャネル１２へ伸びる。例えば、チャネル１２が
ｎ型導電性のInAsであれば、ドレイン領域１７はｎ型導
電性である。ソース領域１８はドレイン領域１７に対し
てゲート電極２９の反対側に形成され、チャネル１２と
同一の導電性を有する。ソース領域１８はバリア層１６
の露出した表面からチャネル１２に伸びる。イオン注入
および熱的再拡散(redistribution)または周知の他の半
導体ドーピング技術を用いて、ドレイン領域１７および
ソース領域１８を適切に形成することが可能である。
【００１２】伝導帯エッジ(EC)および価電子帯エッジ(E
V)が、図２および図３に描かれている。チャネル１２お
よびドーピング領域１４に対して特定の材料が選択され
る。ドーピング領域１４は、その価電子帯の最大エネル
ギがチャネル１２の伝導帯の最少エネルギより大きいも
のでなければならないためである。さらに、ドーピング
領域１４は、図２に示すようなセルフ・ドーピングを与
えるため、チャネル１２の量子化された電子状態εe12
より大きい量子化されたホール状態εh14を有するべき
である。εh14がεe12より大きいエネルギであるとき、
ドーピング層１４の価電子帯の中の電子は、チャネル１
２の伝導帯へ移動しようとし、外因性ドーピング原子を
必要とせずにチャネル１２をドープすることとなる。
V)が、図２および図３に描かれている。チャネル１２お
よびドーピング領域１４に対して特定の材料が選択され
る。ドーピング領域１４は、その価電子帯の最大エネル
ギがチャネル１２の伝導帯の最少エネルギより大きいも
のでなければならないためである。さらに、ドーピング
領域１４は、図２に示すようなセルフ・ドーピングを与
えるため、チャネル１２の量子化された電子状態εe12
より大きい量子化されたホール状態εh14を有するべき
である。εh14がεe12より大きいエネルギであるとき、
ドーピング層１４の価電子帯の中の電子は、チャネル１
２の伝導帯へ移動しようとし、外因性ドーピング原子を
必要とせずにチャネル１２をドープすることとなる。
【００１３】バリア１３の厚さは、ドーピング領域１４
内のホールの波動関数とチャネル１２内の電子の波動関
数とが重なる(overlap)ように設計される。すなわち、
バリア１３はその２つの量子井戸の間で電荷キャリアが
結合できるほど十分に薄いものである。チャネル１２が
薄くなるにつれて、εe12はECからよりいっそう隔たっ
たものになる。同様にドーピング領域１４が薄くなるに
つれて、εh14はEVからよりいっそう隔たったものにな
る。薄い量子井戸の中で顕在化する量子化されたエネル
ギ準位εh14，εe12の影響を利用するため、好適実施例
では、チャネル１２およびドーピング層１４は約１０ナ
ノ・メートルの厚さであり、ゲート電極２９にかかるバ
イアスがゼロであるときにチャネル１２がドープされる
ことを保証している。
内のホールの波動関数とチャネル１２内の電子の波動関
数とが重なる(overlap)ように設計される。すなわち、
バリア１３はその２つの量子井戸の間で電荷キャリアが
結合できるほど十分に薄いものである。チャネル１２が
薄くなるにつれて、εe12はECからよりいっそう隔たっ
たものになる。同様にドーピング領域１４が薄くなるに
つれて、εh14はEVからよりいっそう隔たったものにな
る。薄い量子井戸の中で顕在化する量子化されたエネル
ギ準位εh14，εe12の影響を利用するため、好適実施例
では、チャネル１２およびドーピング層１４は約１０ナ
ノ・メートルの厚さであり、ゲート電極２９にかかるバ
イアスがゼロであるときにチャネル１２がドープされる
ことを保証している。
【００１４】動作時にあっては、チャネル１２がドープ
されるとき、電荷はドレイン１７とソース１８との間で
伝導する。先に述べたように、チャネル１２は好適実施
例にあってはゲート電極２９にバイアスが印加されてい
ない場合でもドープされる。ドーピング領域１４はゲー
ト電極２９とチャネル１２との間に存在するので、正の
バイアスがゲート電極２９に印加すると、チャネル１２
に対するドーピング領域１４のポテンシャルをより低い
ものにする。このことはドーピング領域１４においてε
h14を減少させ、チャネル１２内のεe12より低いものに
する。したがって、所定の大きさの正の電圧がゲート電
極２９に印加されるとき、チャネル１２はドープされな
くなり、非導通状態になる。
されるとき、電荷はドレイン１７とソース１８との間で
伝導する。先に述べたように、チャネル１２は好適実施
例にあってはゲート電極２９にバイアスが印加されてい
ない場合でもドープされる。ドーピング領域１４はゲー
ト電極２９とチャネル１２との間に存在するので、正の
バイアスがゲート電極２９に印加すると、チャネル１２
に対するドーピング領域１４のポテンシャルをより低い
ものにする。このことはドーピング領域１４においてε
h14を減少させ、チャネル１２内のεe12より低いものに
する。したがって、所定の大きさの正の電圧がゲート電
極２９に印加されるとき、チャネル１２はドープされな
くなり、非導通状態になる。
【００１５】図１を参照すれば、第２電界効果トランジ
スタ３７は同一の基板上に形成され、第１電界効果トラ
ンジスタ２６から縦方向に絶縁されている。ドーピング
領域１９は、AlSbのようなバンドギャップの広い材料か
ら成るスペーサ層２１によって被覆されている。スペー
サ層２１はチャネル２２によって被覆され、第１の好適
実施例ではチャネル１２と同一の材料から成る。例えば
チャネル１２およびチャネル２２の両者は、InAsから構
成することが可能である。チャネル２２は好適には５な
いし１０ナノメートルの範囲内の厚さである。
スタ３７は同一の基板上に形成され、第１電界効果トラ
ンジスタ２６から縦方向に絶縁されている。ドーピング
領域１９は、AlSbのようなバンドギャップの広い材料か
ら成るスペーサ層２１によって被覆されている。スペー
サ層２１はチャネル２２によって被覆され、第１の好適
実施例ではチャネル１２と同一の材料から成る。例えば
チャネル１２およびチャネル２２の両者は、InAsから構
成することが可能である。チャネル２２は好適には５な
いし１０ナノメートルの範囲内の厚さである。
【００１６】チャネル２２は、AlSbのようなバンドギャ
ップの広い材料から成るキャップ層２４によって被覆さ
れる。図２において示されるように、キャップ層２４は
デルタ・ドーピング層２３（図１において太い線で描か
れている）を選択的に含む。そのドーピング層２３は、
チャネル２２に電荷キャリアを与えるためチャネル２２
に十分に近接して配置される。デルタ・ドーピング層２
３は、シリコンのような外因性ドーピング原子から構成
される。
ップの広い材料から成るキャップ層２４によって被覆さ
れる。図２において示されるように、キャップ層２４は
デルタ・ドーピング層２３（図１において太い線で描か
れている）を選択的に含む。そのドーピング層２３は、
チャネル２２に電荷キャリアを与えるためチャネル２２
に十分に近接して配置される。デルタ・ドーピング層２
３は、シリコンのような外因性ドーピング原子から構成
される。
【００１７】ゲート電極３１はキャップ層２４の上側部
分上に配置され、キャップ層２４と共にショットキー・
コンタクトを形成する。チャネル２２と同一の導電性を
有するドレイン領域２７は、ゲート電極３１の第１側面
側に形成される。例えば、チャネル２２がｎ型導電性の
InAsであるとき、ドレイン領域２７もｎ型導電性であ
る。ソース領域２８は、ドレイン領域２７に対してゲー
ト電極３１の反対側に形成され、チャネル２２と同一の
導電性を有する。ドレイン領域２７およびソース領域２
８は、キャップ層２４の露出した表面からチャネル２２
へ伸びる。イオン注入，熱的再拡散または他のよく知ら
れている半導体ドーピング技術を用いて、ドレイン領域
２７およびソース領域２８を適切に形成することが可能
である。
分上に配置され、キャップ層２４と共にショットキー・
コンタクトを形成する。チャネル２２と同一の導電性を
有するドレイン領域２７は、ゲート電極３１の第１側面
側に形成される。例えば、チャネル２２がｎ型導電性の
InAsであるとき、ドレイン領域２７もｎ型導電性であ
る。ソース領域２８は、ドレイン領域２７に対してゲー
ト電極３１の反対側に形成され、チャネル２２と同一の
導電性を有する。ドレイン領域２７およびソース領域２
８は、キャップ層２４の露出した表面からチャネル２２
へ伸びる。イオン注入，熱的再拡散または他のよく知ら
れている半導体ドーピング技術を用いて、ドレイン領域
２７およびソース領域２８を適切に形成することが可能
である。
【００１８】後のプロセスのおいて、ドレイン電極３９
がドレイン領域１７とオーミック・コンタクトを形成
し、ソース電極３３がソース領域１８とオーミック・コ
ンタクトを形成し、ドレイン電極３４がドレイン領域２
７とオーミック・コンタクトを形成し、ソース電極３８
がソース領域２８とオーミック・コンタクトを形成する
ように、導電性材料が堆積されパターニングされる。好
適実施例にあっては、導電性の相互結合部は入力３２を
与えるためゲート電極２９およびゲート電極３１を結合
して形成される。また、ソース電極３３およびドレイン
電極３４を結合して出力３６を与えるため導電性材料が
パターニングされる。好適実施例では、ドレイン電極３
９は第１外部電圧に結合するものであり、第２電極３８
はグランドまたは共通電位のような第２外部電圧に結合
するものである。
がドレイン領域１７とオーミック・コンタクトを形成
し、ソース電極３３がソース領域１８とオーミック・コ
ンタクトを形成し、ドレイン電極３４がドレイン領域２
７とオーミック・コンタクトを形成し、ソース電極３８
がソース領域２８とオーミック・コンタクトを形成する
ように、導電性材料が堆積されパターニングされる。好
適実施例にあっては、導電性の相互結合部は入力３２を
与えるためゲート電極２９およびゲート電極３１を結合
して形成される。また、ソース電極３３およびドレイン
電極３４を結合して出力３６を与えるため導電性材料が
パターニングされる。好適実施例では、ドレイン電極３
９は第１外部電圧に結合するものであり、第２電極３８
はグランドまたは共通電位のような第２外部電圧に結合
するものである。
【００１９】図３は、第２電界効果トランジスタ３７の
動作を示すバンド・ダイヤグラムである。チャネル２２
は薄いので、量子化されたエネルギ準位εe22は、ECか
ら大きく離れるように進展する。εe22はドーピング領
域１９内ではεh19より大きいので、チャネル２２はゲ
ート電極３１にかかるバイアスがゼロである場合はドー
プされない。すなわち、ゲート電極３１にかかるバイア
スがゼロである場合は、電界効果トランジスタ３７はオ
フする。チャネル２２は、ゲート電極３１およびドーピ
ング領域１９の間に配置される。その結果ゲート電極３
１がチャネル２２に対して十分に正になるとき、εe22
はεh19に対して下に押し下げられ、チャネル２２はド
ープされ、導通状態になる。
動作を示すバンド・ダイヤグラムである。チャネル２２
は薄いので、量子化されたエネルギ準位εe22は、ECか
ら大きく離れるように進展する。εe22はドーピング領
域１９内ではεh19より大きいので、チャネル２２はゲ
ート電極３１にかかるバイアスがゼロである場合はドー
プされない。すなわち、ゲート電極３１にかかるバイア
スがゼロである場合は、電界効果トランジスタ３７はオ
フする。チャネル２２は、ゲート電極３１およびドーピ
ング領域１９の間に配置される。その結果ゲート電極３
１がチャネル２２に対して十分に正になるとき、εe22
はεh19に対して下に押し下げられ、チャネル２２はド
ープされ、導通状態になる。
【００２０】本発明による相補性電界効果トランジスタ
に顕著な特徴は、トランジスタの両者がｎ型導電性チャ
ネルを有することが可能なことである。このことはデバ
イス間の整合性(matching)を向上させるだけではなく、
電子はホールより高い移動度を有するので、２つのｎ型
導電性チャネルは一般のｎチャネル／ｐチャネル相補性
トランジスタ構造より優れた特性を有することである。
さらに、使用される材料の性質およびセルフ・ドーピン
グのプロセスは、極めて多量の電荷キャリアをドーピン
グ領域１４，１９の間でチャネル１２，２２に移動させ
ることとなる。そしていったんセルフ・ドーピングが生
じると、電荷キャリア濃度は各量子井戸において極めて
高くなり、導電性もそれに対応して大きくなる。また、
チャネル１２，２２はドーピング不純物に拘束されない
ので、それら本来の移動度に非常に近くなる。従来のド
ープされた量子井戸とは違って、εhがεeより小さいと
き、εhとεeとの間に禁止エネルギ・ギャップが存在す
る。この禁止エネルギ・ギャップは、そのチャネルが非
導通状態であるとき、リーク電流を低減させる。
に顕著な特徴は、トランジスタの両者がｎ型導電性チャ
ネルを有することが可能なことである。このことはデバ
イス間の整合性(matching)を向上させるだけではなく、
電子はホールより高い移動度を有するので、２つのｎ型
導電性チャネルは一般のｎチャネル／ｐチャネル相補性
トランジスタ構造より優れた特性を有することである。
さらに、使用される材料の性質およびセルフ・ドーピン
グのプロセスは、極めて多量の電荷キャリアをドーピン
グ領域１４，１９の間でチャネル１２，２２に移動させ
ることとなる。そしていったんセルフ・ドーピングが生
じると、電荷キャリア濃度は各量子井戸において極めて
高くなり、導電性もそれに対応して大きくなる。また、
チャネル１２，２２はドーピング不純物に拘束されない
ので、それら本来の移動度に非常に近くなる。従来のド
ープされた量子井戸とは違って、εhがεeより小さいと
き、εhとεeとの間に禁止エネルギ・ギャップが存在す
る。この禁止エネルギ・ギャップは、そのチャネルが非
導通状態であるとき、リーク電流を低減させる。
【００２１】図４は本発明による相補性電界効果トラン
ジスタ構造の第２実施例を示す。図４に示す構造は、ｎ
チャネル・トランジスタ７７およびｐチャネル・トラン
ジスタ６６の両者を含む。したがって第１の好適実施例
における全ての利点を兼ね備えているわけではない。し
かし、図４に示すｎチャネル／ｐチャネルの組み合わせ
は、特定の製品では有用である。
ジスタ構造の第２実施例を示す。図４に示す構造は、ｎ
チャネル・トランジスタ７７およびｐチャネル・トラン
ジスタ６６の両者を含む。したがって第１の好適実施例
における全ての利点を兼ね備えているわけではない。し
かし、図４に示すｎチャネル／ｐチャネルの組み合わせ
は、特定の製品では有用である。
【００２２】基板５１は図１に関して説明した基板１１
と同様のものである。ｐチャネル・トランジスタ６６
は、InAsのような材料から成るドーピング領域５２を含
む。ドーピング領域５２は、AlSbのようなバンドギャッ
プの広い材料から成るスペーサ領域５３によって被覆さ
れる。チャネル５４はスペーサ５３を被覆して形成さ
れ、GaSbのような材料から構成される。ドレイン領域５
７およびソース領域５８はチャネル５４と同一の導電性
にドープされた領域から成り、ゲート電極６９の反対側
に形成される。
と同様のものである。ｐチャネル・トランジスタ６６
は、InAsのような材料から成るドーピング領域５２を含
む。ドーピング領域５２は、AlSbのようなバンドギャッ
プの広い材料から成るスペーサ領域５３によって被覆さ
れる。チャネル５４はスペーサ５３を被覆して形成さ
れ、GaSbのような材料から構成される。ドレイン領域５
７およびソース領域５８はチャネル５４と同一の導電性
にドープされた領域から成り、ゲート電極６９の反対側
に形成される。
【００２３】Ｎチャネル・トランジスタ７７は、図１に
関して説明したトランジスタ３７と実質的に同様のもの
である。Ｎチャネル・トランジスタ７７はGaSbのような
材料から成るドーピング領域５９を含む。あるいは、Al
Sbのような材料から成るバンドギャップの広い層によっ
て、ドーピング領域５９をチャネル５４から分離し、FE
T７７とFET６６との間の絶縁性を向上させることも可能
である。ドーピング領域５９は、AlSbのようなバンドギ
ャップの広い材料から成るスペーサ層６１によって被覆
される。スペーサ層６１はInAsのような材料から成るｎ
チャネル６２およびバンドギャップの広い層６４によっ
て被覆される。ドレイン領域６７およびソース領域６８
はチャネル６２と同一の導電性にドープされた領域であ
り、ゲート電極７１の対抗する側に配置される。ドレイ
ン領域６７およびソース領域６８はキャップ層６４の表
面からチャネル６２へ伸びる。ソース電極７３およびド
レイン電極７４は、出力７６を与えるため電気的に結合
される。ゲート電極６９，７１は入力７２を形成するた
め導電性の相互結合部によって結合される。
関して説明したトランジスタ３７と実質的に同様のもの
である。Ｎチャネル・トランジスタ７７はGaSbのような
材料から成るドーピング領域５９を含む。あるいは、Al
Sbのような材料から成るバンドギャップの広い層によっ
て、ドーピング領域５９をチャネル５４から分離し、FE
T７７とFET６６との間の絶縁性を向上させることも可能
である。ドーピング領域５９は、AlSbのようなバンドギ
ャップの広い材料から成るスペーサ層６１によって被覆
される。スペーサ層６１はInAsのような材料から成るｎ
チャネル６２およびバンドギャップの広い層６４によっ
て被覆される。ドレイン領域６７およびソース領域６８
はチャネル６２と同一の導電性にドープされた領域であ
り、ゲート電極７１の対抗する側に配置される。ドレイ
ン領域６７およびソース領域６８はキャップ層６４の表
面からチャネル６２へ伸びる。ソース電極７３およびド
レイン電極７４は、出力７６を与えるため電気的に結合
される。ゲート電極６９，７１は入力７２を形成するた
め導電性の相互結合部によって結合される。
【００２４】Ｐチャネル・トランジスタ６６は、ゲート
電極６９にかかるバイアスがゼロであるときに導通する
ように設計される。これは、チャネル５４を厚く形成す
る（１０ナノメートルより厚い）ことによって行われ
る。この構造は、図２と実質的に同様なバンドギャップ
・ダイヤグラムとなり、主として図１におけるｎチャネ
ル・トランジスタ２６が異なり、ここではｐ型の量子井
戸がそのチャネルである。チャネル５４はゲート電極６
９およびドーピング領域５２の間に配置されるので、ゲ
ート電極６９に正のバイアスを印加すると、チャネル５
４におけるホールのエネルギ状態を、ドーピング領域５
２における電子のエネルギ状態より下側に押し下げ、チ
ャネル５４はドープされなくなる。すなわち、ゲート電
極６９に十分に正のバイアスがかけられていると、ｎチ
ャネル・トランジスタ７７をターン・オンさせつつｐチ
ャネル・トランジスタ６６をターン・オフさせることが
可能である。
電極６９にかかるバイアスがゼロであるときに導通する
ように設計される。これは、チャネル５４を厚く形成す
る（１０ナノメートルより厚い）ことによって行われ
る。この構造は、図２と実質的に同様なバンドギャップ
・ダイヤグラムとなり、主として図１におけるｎチャネ
ル・トランジスタ２６が異なり、ここではｐ型の量子井
戸がそのチャネルである。チャネル５４はゲート電極６
９およびドーピング領域５２の間に配置されるので、ゲ
ート電極６９に正のバイアスを印加すると、チャネル５
４におけるホールのエネルギ状態を、ドーピング領域５
２における電子のエネルギ状態より下側に押し下げ、チ
ャネル５４はドープされなくなる。すなわち、ゲート電
極６９に十分に正のバイアスがかけられていると、ｎチ
ャネル・トランジスタ７７をターン・オンさせつつｐチ
ャネル・トランジスタ６６をターン・オフさせることが
可能である。
【００２５】
【発明の効果】以上本発明によれば、改良された特性を
有するセルフ・ドープ相補性ヘテロ接合電界効果トラン
ジスタが提供される。本発明による構造は、相補性トラ
ンジスタ技術に対して最良の優れた材料を使用すること
が可能になり、さらに、その構造の相補的な部分の間の
マッチングも優れたものになる。また、２つのｎチャネ
ル・デバイスを使用し、電子の本来の大きな移動度を使
用することによって効率は最大のものとなる。
有するセルフ・ドープ相補性ヘテロ接合電界効果トラン
ジスタが提供される。本発明による構造は、相補性トラ
ンジスタ技術に対して最良の優れた材料を使用すること
が可能になり、さらに、その構造の相補的な部分の間の
マッチングも優れたものになる。また、２つのｎチャネ
ル・デバイスを使用し、電子の本来の大きな移動度を使
用することによって効率は最大のものとなる。
【図１】本発明の第１実施例による相補性電界効果トラ
ンジスタの部分断面図である。
ンジスタの部分断面図である。
【図２】図１に示す構造の第１部分においてバイアスが
かけられていない状態でのバンド・ダイアグラムを示
す。
かけられていない状態でのバンド・ダイアグラムを示
す。
【図３】図１に示す構造の第２部分においてバイアスが
かけられていない状態でのバンド・ダイアグラムを示
す。
かけられていない状態でのバンド・ダイアグラムを示
す。
【図４】本発明の第２実施例による相補性電界効果トラ
ンジスタの部分断面図である。
ンジスタの部分断面図である。
１１ 基板 １２，２２，６２，５４ チャネル層 １３，２１，６１，５３ スペーサ層 １４，１９，５９，５２ ドーピング層 １６ バリア層 ２９，３１，６９，７１ ゲート電極 １７，２７ ソース領域 １８，２８ ドレイン領域 ２４，６４ キャップ層 ３２，７２ 相互結合部
───────────────────────────────────────────────────── フロントページの続き (72)発明者 ジュン・シェン アメリカ合衆国アリゾナ州フェニックス、 サウス・25番プレイス14654 (72)発明者 ハ−バ−ト・ゴロンキン アメリカ合衆国アリゾナ州テンピ、サウ ス・カチ−ナ・ドライブ8623 (72)発明者 ロバ−ト・スミス アメリカ合衆国アリゾナ州メサ、イ−ス ト・ロックウッド2505
Claims (3)
- 【請求項１】 結晶基板（１１）；前記基板を被覆する
第１ｎチャネル（１２）層；前記ｎチャネル層を被覆す
る第１スペーサ層（１３）であって、前記第１スペーサ
層はバンドギャップの広い材料から成るスペーサ層；前
記バンドギャップの広い層を被覆する第１ドーピング層
（１４）；前記第１ドーピング層を被覆するバリア層
（１６）であって、前記バリア層はバンドギャップの広
い材料から成るバリア層；前記バリア層の第１部分を被
覆する第２ドーピング層（１９）であって、前記バリア
層の第２部分を露出させる第２ドーピング層；前記バリ
ア層の前記露出した部分上に配置される第１ゲート電極
（２９）であって、所定の第１電圧が前記第１ゲート電
極に印加されるとき、前記第１ドーピング層内の電子を
前記第１ｎチャネルに移動させる第１ゲート電極；前記
第１ゲート電極の一方の側に配置され、前記バリア層の
前記露出した表面から前記第１ｎチャネルに伸びる第１
ｎ型ソース領域（１７）；前記第１ソース領域とは反対
の前記第１ゲート電極の側に配置され、前記バリア層の
前記露出した表面から前記第１ｎチャネルに伸びる第１
ｎ型ドレイン領域（１８）；前記第２ドーピング層を被
覆する第２スペーサ層（２１）であって、前記第２スペ
ーサ層はバンドギャップの広い材料から成るスペーサ
層；前記第２スペーサ層を被覆する第２ｎチャネル（２
２）；前記第２ｎチャネルを被覆するキャップ層（２
４）であって、前記キャップ層はバンドギャップの広い
材料から成るキャップ層；前記キャップ層上に配置され
る第２ゲート電極（３１）であって、所定の第２電圧が
前記第２ゲート電極に印加されるとき、前記第２ドーピ
ング層内の電荷キャリアを前記第２ｎチャネルに移動さ
せる第２ゲート電極；前記第２ゲート電極の一方の側に
配置され、前記キャップ層から前記第２ｎチャネルに伸
びる第２ｎ型ソース領域（２７）；および前記第２ソー
ス領域とは反対の前記第２ゲート電極の側に配置され、
前記キャップ層から前記第２ｎチャネルに伸びる第２ｎ
型ドレイン領域（２８）；から構成されることを特徴と
するセルフ・ドープ相補性電界効果トランジスタ。 - 【請求項２】 バンドギャップの広い２つの領域（１
１，１３）の間に挟まれる第１導電性の第１チャネル
（１２）を有する第１量子井戸（１４）を含む第１電界
効果デバイス；前記第１量子井戸（１４）に隣接して配
置される第１ドーピング領域；前記第１チャネルの一部
分上に配置され前記第１ドーピング領域と前記第１チャ
ネルとの間の電荷の移動を制御する第１ゲート電極（２
９）であって、前記第１ドーピング領域は前記ゲート電
極と前記第１チャネルとの間にある第１ゲート電極；バ
ンドギャップの広い２つの領域（２１，２４）の間に挟
まれる第１導電性の第２チャネル（２２）を有する第２
量子井戸を含む第２電界効果デバイス（３６）；前記第
２量子井戸に隣接して配置される第２ドーピング領域
（１９）；前記第２チャネルの一部分上に配置され前記
第２ドーピング領域と前記第２チャネルとの間の電荷の
移動を制御する第２ゲート電極（３１）であって、前記
第２チャネルは前記ゲート電極と前記第２ドーピング層
との間にある第２ゲート電極；および前記第１ゲート電
極を前記第２ゲート電極に電気的に結合する相互結合部
（３２）；から構成されることを特徴とするセルフ・ド
ープ相補性電界効果トランジスタ。 - 【請求項３】 バンドギャップの広い２つの領域（６
１，６４）の間に挟まれるｎ型チャネル（６２）を有す
る第１量子井戸を含む第１電界効果デバイス（７７）；
前記第１量子井戸に隣接して下側に配置される第１ドー
ピング領域（５９）；前記第１チャネルの一部分上に配
置され前記第１ドーピング領域と前記第１チャネルとの
間の電荷の移動を制御する第１ゲート電極（７１）；バ
ンドギャップの広い２つの領域（５３，５６）の間に挟
まれるｐ型チャネル（５４）を有する第２量子井戸を含
む第２電界効果デバイス（６６）；前記第２量子井戸に
隣接して下側に配置される第２ドーピング領域（５
２）；前記第２チャネルの一部分上に配置され前記第２
ドーピング領域と前記第２チャネルとの間の電荷の移動
を制御する第２ゲート電極（６９）；および前記第１ゲ
ート電極を前記第２ゲート電極に電気的に結合する相互
結合部（７２）；から構成されることを特徴とするセル
フ・ドープ相補性電界効果トランジスタ。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US07/971,118 US5355005A (en) | 1992-11-04 | 1992-11-04 | Self-doped complementary field effect transistor |
| US971118 | 1992-11-04 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH06209079A true JPH06209079A (ja) | 1994-07-26 |
| JP3761203B2 JP3761203B2 (ja) | 2006-03-29 |
Family
ID=25517952
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP28617993A Expired - Lifetime JP3761203B2 (ja) | 1992-11-04 | 1993-10-22 | セルフ・ド−プ相補性電界効果トランジスタ |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US5355005A (ja) |
| JP (1) | JP3761203B2 (ja) |
Families Citing this family (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
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