JP2001085672A - 電界効果型半導体装置 - Google Patents
電界効果型半導体装置Info
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/80—Field effect transistors with field effect produced by a PN or other rectifying junction gate, i.e. potential-jump barrier
- H01L29/802—Field effect transistors with field effect produced by a PN or other rectifying junction gate, i.e. potential-jump barrier with heterojunction gate, e.g. transistors with semiconductor layer acting as gate insulating layer, MIS-like transistors
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Abstract
(57)【要約】
【目的】 ヘテロ接合ＦＥＴにおいて、オーミック電極
を設けられたコンタクト層とチャネル層との間の半導体
層を通過する直列抵抗を低減することにある。 【解決手段】 半絶縁性ＧａＡｓ基板の上に、バッファ
層４３、ｎ型ＩｎＧａＡｓチャネル層４４、多層障壁層
４５（ｎ型ＡｌＧａＡｓ層４５ａ、ノンドープＡｌＧａ
Ａｓ層４５ｂ、ｎ型ＡｌＧａＡｓ層４５ｃ）、ｎ＋型Ｇ
ａＡｓコンタクト層４６を形成する。ゲート電極５０
は、コンタクト層４６を一部除去したリセス４７内でｎ
型ＡｌＧａＡｓ層４５ｃに埋め込まれる。ここで、障壁
層４５とコンタクト層４６、およびチャネル層４４と障
壁層４５は、いずれもイソ型ヘテロ接合となっている。
を設けられたコンタクト層とチャネル層との間の半導体
層を通過する直列抵抗を低減することにある。 【解決手段】 半絶縁性ＧａＡｓ基板の上に、バッファ
層４３、ｎ型ＩｎＧａＡｓチャネル層４４、多層障壁層
４５（ｎ型ＡｌＧａＡｓ層４５ａ、ノンドープＡｌＧａ
Ａｓ層４５ｂ、ｎ型ＡｌＧａＡｓ層４５ｃ）、ｎ＋型Ｇ
ａＡｓコンタクト層４６を形成する。ゲート電極５０
は、コンタクト層４６を一部除去したリセス４７内でｎ
型ＡｌＧａＡｓ層４５ｃに埋め込まれる。ここで、障壁
層４５とコンタクト層４６、およびチャネル層４４と障
壁層４５は、いずれもイソ型ヘテロ接合となっている。
Description
【０００１】
【発明の属する技術分野】本発明は電界効果型半導体装
置に関し、特にＨＥＭＴ構造やＤＣＨＦＥＴ構造等のヘ
テロ接合構造を有する電界効果型の半導体装置に関す
る。
置に関し、特にＨＥＭＴ構造やＤＣＨＦＥＴ構造等のヘ
テロ接合構造を有する電界効果型の半導体装置に関す
る。
【０００２】
【従来の技術】従来からマイクロ波帯〜ミリ波帯の領域
で動作するトランジスタ素子としては、ヘテロ接合構造
の電界効果トランジスタ（以下、ヘテロ接合ＦＥＴとい
う）が用いられている。このヘテロ接合ＦＥＴは、その
ドーピング構造によって、変調ドープ構造を用いたＨＥ
ＭＴ（高電子移動度トランジスタ）と、チャネルドープ
構造を用いたＤＣＨＦＥＴ（ドープチャネルヘテロＦＥ
Ｔ）とに大別される。なお、後者のＤＣＨＦＥＴは、別
称としてＤＭＴ、ＭＩＳＦＥＴ、ＨＩＧＦＥＴなどと呼
ばれている。
で動作するトランジスタ素子としては、ヘテロ接合構造
の電界効果トランジスタ（以下、ヘテロ接合ＦＥＴとい
う）が用いられている。このヘテロ接合ＦＥＴは、その
ドーピング構造によって、変調ドープ構造を用いたＨＥ
ＭＴ（高電子移動度トランジスタ）と、チャネルドープ
構造を用いたＤＣＨＦＥＴ（ドープチャネルヘテロＦＥ
Ｔ）とに大別される。なお、後者のＤＣＨＦＥＴは、別
称としてＤＭＴ、ＭＩＳＦＥＴ、ＨＩＧＦＥＴなどと呼
ばれている。
【０００３】図１は従来のＨＥＭＴの積層構造を模式的
に示す断面図である。このＨＥＭＴ１においては、半絶
縁性ＧａＡｓ基板２の上にバッファ層３が形成され、バ
ッファ層３の上にノンドープＩｎＧａＡｓのチャネル層
４が形成され、チャネル層４の上には障壁層５が積層さ
れている。障壁層５は、図１ではｎ型ＡｌＧａＡｓ層
（電子供給層）５ａとノンドープＡｌＧａＡｓ層５ｂの
２層構造となっているが、ノンドープＡｌＧａＡｓ層／
ｎ型ＡｌＧａＡｓ層／ノンドープＡｌＧａＡｓ層などの
多層構造の場合もあり、ｎ型ＡｌＧａＡｓ層のみの場合
もある。障壁層５の上には、ドレイン電極９及びソース
電極８と良好なオーミック接合を得るため、ｎ型ＧａＡ
ｓからなるコンタクト層６が形成されている。コンタク
ト層６の上面には、ドレイン電極９及びソース電極８が
形成されており、熱処理によってコンタクト層６とオー
ミック接合されている。
に示す断面図である。このＨＥＭＴ１においては、半絶
縁性ＧａＡｓ基板２の上にバッファ層３が形成され、バ
ッファ層３の上にノンドープＩｎＧａＡｓのチャネル層
４が形成され、チャネル層４の上には障壁層５が積層さ
れている。障壁層５は、図１ではｎ型ＡｌＧａＡｓ層
（電子供給層）５ａとノンドープＡｌＧａＡｓ層５ｂの
２層構造となっているが、ノンドープＡｌＧａＡｓ層／
ｎ型ＡｌＧａＡｓ層／ノンドープＡｌＧａＡｓ層などの
多層構造の場合もあり、ｎ型ＡｌＧａＡｓ層のみの場合
もある。障壁層５の上には、ドレイン電極９及びソース
電極８と良好なオーミック接合を得るため、ｎ型ＧａＡ
ｓからなるコンタクト層６が形成されている。コンタク
ト層６の上面には、ドレイン電極９及びソース電極８が
形成されており、熱処理によってコンタクト層６とオー
ミック接合されている。
【０００４】ソース電極８及びドレイン電極９間におい
ては、コンタクト層６をリセスエッチングすることによ
って障壁層５を露出させている。このリセスエッチング
は、ＡｌＧａＡｓをエッチングしないが、ＧａＡｓをエ
ッチングするエッチャントを用いてコンタクト層６を選
択的にエッチング除去し、ＡｌＧａＡｓからなる障壁層
５でエッチング停止させることにより行われる。ゲート
電極１０は、リセス７内においてコンタクト層６から露
出した障壁層５の上面に形成され、障壁層５とショット
キー接合している。また、ＨＥＭＴ１の表面は、ＳｉＮ
保護膜１１によって覆われる。
ては、コンタクト層６をリセスエッチングすることによ
って障壁層５を露出させている。このリセスエッチング
は、ＡｌＧａＡｓをエッチングしないが、ＧａＡｓをエ
ッチングするエッチャントを用いてコンタクト層６を選
択的にエッチング除去し、ＡｌＧａＡｓからなる障壁層
５でエッチング停止させることにより行われる。ゲート
電極１０は、リセス７内においてコンタクト層６から露
出した障壁層５の上面に形成され、障壁層５とショット
キー接合している。また、ＨＥＭＴ１の表面は、ＳｉＮ
保護膜１１によって覆われる。
【０００５】このようなＨＥＭＴ構造においては、ｎ型
障壁層５の電子はＡｌＧａＡｓとＩｎＧａＡｓの間のヘ
テロ接合を越えてエネルギー的に低いチャネル層４側へ
移動する。こうして障壁層５から高純度のチャネル層４
へ供給された電子（２次元電子ガス）は、障壁層５のド
ナーによって散乱されることなくドリフトできるので、
大きな移動度を持つことになる。すなわち、チャネル層
４は電子が走行するチャネルとして働き、障壁層５はチ
ャネル層４に電子を供給する供給源として働き、ソース
電極８とドレイン電極９の間に電位差が与えられると、
チャネル層４にドレイン電流が流れる。
障壁層５の電子はＡｌＧａＡｓとＩｎＧａＡｓの間のヘ
テロ接合を越えてエネルギー的に低いチャネル層４側へ
移動する。こうして障壁層５から高純度のチャネル層４
へ供給された電子（２次元電子ガス）は、障壁層５のド
ナーによって散乱されることなくドリフトできるので、
大きな移動度を持つことになる。すなわち、チャネル層
４は電子が走行するチャネルとして働き、障壁層５はチ
ャネル層４に電子を供給する供給源として働き、ソース
電極８とドレイン電極９の間に電位差が与えられると、
チャネル層４にドレイン電流が流れる。
【０００６】図２は従来のＤＭＴの積層構造を模式的に
示す断面図である。このようなＤＭＴ２１においては、
ＧａＡｓ基板２２の上にバッファ層２３が形成され、バ
ッファ層２３の上にｎ型ＩｎＧａＡｓのチャネル層２４
が形成され、チャネル層２４の上には障壁層２５が積層
されている。障壁層２５は、ＤＭＴ構造では、ノンドー
プＡｌＧａＡｓ層によって形成されている。障壁層２５
の上には、ドレイン電極２９及びソース電極２８と良好
なオーミック接合を得るため、ｎ型ＧａＡｓからなるコ
ンタクト層２６が形成されている。コンタクト層２６の
上面には、ドレイン電極２９及びソース電極２８が形成
されており、熱処理によってコンタクト層２６とオーミ
ック接合されている。
示す断面図である。このようなＤＭＴ２１においては、
ＧａＡｓ基板２２の上にバッファ層２３が形成され、バ
ッファ層２３の上にｎ型ＩｎＧａＡｓのチャネル層２４
が形成され、チャネル層２４の上には障壁層２５が積層
されている。障壁層２５は、ＤＭＴ構造では、ノンドー
プＡｌＧａＡｓ層によって形成されている。障壁層２５
の上には、ドレイン電極２９及びソース電極２８と良好
なオーミック接合を得るため、ｎ型ＧａＡｓからなるコ
ンタクト層２６が形成されている。コンタクト層２６の
上面には、ドレイン電極２９及びソース電極２８が形成
されており、熱処理によってコンタクト層２６とオーミ
ック接合されている。
【０００７】ソース電極２８及びドレイン電極２９間に
おいては、コンタクト層２６を選択的にリセスエッチン
グすることによって障壁層２５を露出させている。ゲー
ト電極３０は、リセス２７内においてコンタクト層２６
から露出した障壁層２５の上面に形成され、障壁層２５
にショットキー接合している。また、ＤＭＴ２１の表面
は、ＳｉＮ保護膜３１によって覆われる。
おいては、コンタクト層２６を選択的にリセスエッチン
グすることによって障壁層２５を露出させている。ゲー
ト電極３０は、リセス２７内においてコンタクト層２６
から露出した障壁層２５の上面に形成され、障壁層２５
にショットキー接合している。また、ＤＭＴ２１の表面
は、ＳｉＮ保護膜３１によって覆われる。
【０００８】このようなＤＭＴ構造においては、ゲート
電極３０に電圧を印加しない状態では、ｎ型のチャネル
層２４に電子が蓄積されており、この状態でソース電極
２８とドレイン電極２９間に電位差を与えると、キャリ
アである電子がソース電極２８からドレイン電極２９に
移動しドレイン電流が流れる。
電極３０に電圧を印加しない状態では、ｎ型のチャネル
層２４に電子が蓄積されており、この状態でソース電極
２８とドレイン電極２９間に電位差を与えると、キャリ
アである電子がソース電極２８からドレイン電極２９に
移動しドレイン電流が流れる。
【０００９】上記ＨＥＭＴ１においては、チャネル層４
と障壁層５との接合面では、チャネル層４がノンドー
プ、障壁層５がｎ型の組合わせとなっており、コンタク
ト層６と障壁層５との接合面では、コンタクト層６がｎ
型、障壁層５がノンドープの組合わせとなっており、い
ずれの接合面もアニソ型ヘテロ接合となっている。ま
た、上記ＤＭＴ２１においては、チャネル層２４と障壁
層２５との接合面では、チャネル層２４がｎ型、障壁層
２５がノンドープとなっており、コンタクト層２６と障
壁層２５との接合面では、コンタクト層２６がｎ型、障
壁層２５がノンドープとなっており、いずれの接合面も
アニソ型ヘテロ接合となっている。このように、従来の
ヘテロ接合ＦＥＴでは、チャネル層と障壁層の接合面、
あるいは障壁層とコンタクト層の接合面のいずれか一方
はアニソ型ヘテロ接合となっていた。
と障壁層５との接合面では、チャネル層４がノンドー
プ、障壁層５がｎ型の組合わせとなっており、コンタク
ト層６と障壁層５との接合面では、コンタクト層６がｎ
型、障壁層５がノンドープの組合わせとなっており、い
ずれの接合面もアニソ型ヘテロ接合となっている。ま
た、上記ＤＭＴ２１においては、チャネル層２４と障壁
層２５との接合面では、チャネル層２４がｎ型、障壁層
２５がノンドープとなっており、コンタクト層２６と障
壁層２５との接合面では、コンタクト層２６がｎ型、障
壁層２５がノンドープとなっており、いずれの接合面も
アニソ型ヘテロ接合となっている。このように、従来の
ヘテロ接合ＦＥＴでは、チャネル層と障壁層の接合面、
あるいは障壁層とコンタクト層の接合面のいずれか一方
はアニソ型ヘテロ接合となっていた。
【００１０】ここで、アニソ型ヘテロ接合とは、導電型
の異なる半導体どうしの接合、あるいは電気伝導度の大
幅に異なる材料どうしの接合のことである。例えば、ｎ
型半導体とｐ型半導体の接合、ｎ型半導体とノンドープ
半導体の接合、ｐ型半導体とノンドープ半導体の接合、
あるいは高不純物濃度層（ｎ＋、ｐ＋）と低不純物濃度
層（ｎ−、ｐ−）といったものである。なお、ヘテロ接
合とは、電子親和力もしくはバンドギャップその他物性
定数の異なる材料どうしの接合をいう。そして、アニソ
型ヘテロ接合以外のヘテロ接合をイソ型ヘテロ接合とい
う。
の異なる半導体どうしの接合、あるいは電気伝導度の大
幅に異なる材料どうしの接合のことである。例えば、ｎ
型半導体とｐ型半導体の接合、ｎ型半導体とノンドープ
半導体の接合、ｐ型半導体とノンドープ半導体の接合、
あるいは高不純物濃度層（ｎ＋、ｐ＋）と低不純物濃度
層（ｎ−、ｐ−）といったものである。なお、ヘテロ接
合とは、電子親和力もしくはバンドギャップその他物性
定数の異なる材料どうしの接合をいう。そして、アニソ
型ヘテロ接合以外のヘテロ接合をイソ型ヘテロ接合とい
う。
【００１１】
【発明が解決しようとする課題】図３（ａ）（ｂ）は熱
平衡状態におけるアニソ型ヘテロ接合近傍での伝導帯の
エネルギーバンド構造を示す。図３（ａ）はｎ型ＧａＡ
ｓ層３６（又は、ｎ型ＩｎＧａＡｓ）／ノンドープＡｌ
ＧａＡｓ層３７からなるヘテロ接合面におけるエネルギ
ー準位を表わしている。また、図３（ｂ）は、図３
（ａ）のヘテロ接合とは上下の導電型を入れ替えてノン
ドープＧａＡｓ３８（又は、ノンドープＩｎＧａＡｓ）
／ｎ型ＡｌＧａＡｓ層３９としたヘテロ接合面における
エネルギー準位を表わしている。
平衡状態におけるアニソ型ヘテロ接合近傍での伝導帯の
エネルギーバンド構造を示す。図３（ａ）はｎ型ＧａＡ
ｓ層３６（又は、ｎ型ＩｎＧａＡｓ）／ノンドープＡｌ
ＧａＡｓ層３７からなるヘテロ接合面におけるエネルギ
ー準位を表わしている。また、図３（ｂ）は、図３
（ａ）のヘテロ接合とは上下の導電型を入れ替えてノン
ドープＧａＡｓ３８（又は、ノンドープＩｎＧａＡｓ）
／ｎ型ＡｌＧａＡｓ層３９としたヘテロ接合面における
エネルギー準位を表わしている。
【００１２】障壁層と該障壁層に隣接する半導体層の間
のヘテロ接合がアニソ型の導電型対になっていると、伝
導帯の底がフェルミレベルＥＦの片側へ偏り、また空乏
層の配分もノンドープ層側へ偏ってしまう。例えば、図
３（ａ）に示す例、すなわちｎ型ＧａＡｓ層３６（又
は、ｎ型ＩｎＧａＡｓ）／ノンドープＡｌＧａＡｓ層３
７のアニソ型ヘテロ接合を考えた場合には、ノンドープ
層が電子親和力の小さいＡｌＧａＡｓであるためヘテロ
接合界面に形成される障壁（フェルミレベルＥＦより上
方のエネルギー障壁）の高さＨＢが高くなり、ヘテロ接
合の通過抵抗が増加する。また、図３（ｂ）のように、
ｎ型ＡｌＧａＡｓ層３９／ノンドープＧａＡｓ層３８
（又は、ノンドープＩｎＧａＡｓ）のようにノンドープ
層が電子親和力の小さいＧａＡｓ（又は、ＩｎＧａＡ
ｓ）であると、ｎ型ＡｌＧａＡｓ層３９の側に形成され
る空乏層幅ＷＶが大きくなり、この場合もヘテロ接合を
横切る通過抵抗が増加する。
のヘテロ接合がアニソ型の導電型対になっていると、伝
導帯の底がフェルミレベルＥＦの片側へ偏り、また空乏
層の配分もノンドープ層側へ偏ってしまう。例えば、図
３（ａ）に示す例、すなわちｎ型ＧａＡｓ層３６（又
は、ｎ型ＩｎＧａＡｓ）／ノンドープＡｌＧａＡｓ層３
７のアニソ型ヘテロ接合を考えた場合には、ノンドープ
層が電子親和力の小さいＡｌＧａＡｓであるためヘテロ
接合界面に形成される障壁（フェルミレベルＥＦより上
方のエネルギー障壁）の高さＨＢが高くなり、ヘテロ接
合の通過抵抗が増加する。また、図３（ｂ）のように、
ｎ型ＡｌＧａＡｓ層３９／ノンドープＧａＡｓ層３８
（又は、ノンドープＩｎＧａＡｓ）のようにノンドープ
層が電子親和力の小さいＧａＡｓ（又は、ＩｎＧａＡ
ｓ）であると、ｎ型ＡｌＧａＡｓ層３９の側に形成され
る空乏層幅ＷＶが大きくなり、この場合もヘテロ接合を
横切る通過抵抗が増加する。
【００１３】このため、従来構造のＨＥＭＴ１における
コンタクト層６（ｎ型ＧａＡｓ）と障壁層５（ノンドー
プＡｌＧａＡｓ）の間のアニソ接合では、障壁層側の障
壁高さが高くなる（図３（ａ）参照）。また、従来のＨ
ＥＭＴ１における障壁層５（ｎ型ＡｌＧａＡｓ）とチャ
ネル層４（ノンドープＩｎＧａＡｓ）の間のアニソ接合
では、障壁層に生じる空乏層の幅が大きくなる（図３
（ｂ）参照）とともにノンドープのチャネル層の抵抗も
増加する。そのため、ソース、ドレイン領域からゲート
電極直下のチャネル領域にいたる直列抵抗が増大する。
コンタクト層６（ｎ型ＧａＡｓ）と障壁層５（ノンドー
プＡｌＧａＡｓ）の間のアニソ接合では、障壁層側の障
壁高さが高くなる（図３（ａ）参照）。また、従来のＨ
ＥＭＴ１における障壁層５（ｎ型ＡｌＧａＡｓ）とチャ
ネル層４（ノンドープＩｎＧａＡｓ）の間のアニソ接合
では、障壁層に生じる空乏層の幅が大きくなる（図３
（ｂ）参照）とともにノンドープのチャネル層の抵抗も
増加する。そのため、ソース、ドレイン領域からゲート
電極直下のチャネル領域にいたる直列抵抗が増大する。
【００１４】一方、従来のＤＭＴ２１においては、コン
タクト層２６（ｎ型ＧａＡｓ）と障壁層２５（ノンドー
プＡｌＧａＡｓ）の間のアニソ接合でも、チャネル層２
４（ｎ型ＩｎＧａＡｓ）と障壁層２５（ノンドープＡｌ
ＧａＡｓ）の間のアニソ接合でも、障壁層２５がノンド
ープとなっているので、伝導帯のバンドギャップ差がほ
とんどフェルミレベル上方に配分されて障壁高さが高く
なり（図３（ａ）参照）、そのためＨＥＭＴ構造以上に
直列抵抗が増大する。
タクト層２６（ｎ型ＧａＡｓ）と障壁層２５（ノンドー
プＡｌＧａＡｓ）の間のアニソ接合でも、チャネル層２
４（ｎ型ＩｎＧａＡｓ）と障壁層２５（ノンドープＡｌ
ＧａＡｓ）の間のアニソ接合でも、障壁層２５がノンド
ープとなっているので、伝導帯のバンドギャップ差がほ
とんどフェルミレベル上方に配分されて障壁高さが高く
なり（図３（ａ）参照）、そのためＨＥＭＴ構造以上に
直列抵抗が増大する。
【００１５】また、熱平衡状態で障壁層の高さが高い
と、印加電圧を増減させたときの障壁高さの昇降量が大
きくなるので、ある印加電圧値で突然ドレイン電流が増
大するドレイン電流キンク（図６（ｂ）参照）等の現象
が発生する問題があった。
と、印加電圧を増減させたときの障壁高さの昇降量が大
きくなるので、ある印加電圧値で突然ドレイン電流が増
大するドレイン電流キンク（図６（ｂ）参照）等の現象
が発生する問題があった。
【００１６】本発明は上述の技術的問題点を解決するた
めになされたものであり、その目的とするところは、ヘ
テロ接合を有する電界効果型半導体装置において、オー
ミック電極を設けられたコンタクト層とチャネル層との
間の半導体層を通過する直列抵抗を低減することにあ
る。
めになされたものであり、その目的とするところは、ヘ
テロ接合を有する電界効果型半導体装置において、オー
ミック電極を設けられたコンタクト層とチャネル層との
間の半導体層を通過する直列抵抗を低減することにあ
る。
【００１７】
【発明の開示】本発明に係る電界効果型半導体装置は、
チャネル層とコンタクト層との間に、該チャネル層及び
該コンタクト層と電子親和力の異なる半導体層が形成さ
れ、前記コンタクト層の上にオーミック電極が設けら
れ、前記半導体層にショットキー電極が設けられた電界
効果型半導体装置において、前記チャネル層と前記半導
体層の接合面及び前記コンタクト層と前記半導体層の接
合面が、いずれもイソ型ヘテロ接合となったものであ
る。
チャネル層とコンタクト層との間に、該チャネル層及び
該コンタクト層と電子親和力の異なる半導体層が形成さ
れ、前記コンタクト層の上にオーミック電極が設けら
れ、前記半導体層にショットキー電極が設けられた電界
効果型半導体装置において、前記チャネル層と前記半導
体層の接合面及び前記コンタクト層と前記半導体層の接
合面が、いずれもイソ型ヘテロ接合となったものであ
る。
【００１８】イソ型ヘテロ接合とは、アニソ型ヘテロ接
合以外のヘテロ接合である。アニソ型ヘテロ接合とは、
前記のように、導電型の異なる半導体どうしの接合、あ
るいは電気伝導度の大幅に異なる材料どうしの接合のこ
とである。例えば、ｎ型半導体とｐ型半導体の接合、ｎ
型半導体とノンドープ半導体の接合、ｐ型半導体とノン
ドープ半導体の接合、あるいは高不純物濃度層（ｎ＋、
ｐ＋）と低不純物濃度層（ｎ−、ｐ−）といったもので
ある。アニソ型ヘテロ接合の代表的な例を示すと、ｎ型
半導体で電子親和力の小さな材料としては、ｎ−ＡｌＧ
ａＡｓ／ｉ−ＧａＡｓ、ｎ−ＡｌＧａＡｓ／ｉ−ＩｎＧ
ａＡｓ、ｎ−ＩｎＧａＰ／ｉ−ＧａＡｓ、ｎ−ＩｎＧａ
Ｐ／ｉ−ＩｎＧａＡｓ、ｎ−ＩｎＡｌＡｓ／ｉ−ｌｎＧ
ａＡｓ、ｎ−ＧａＡｓ／ｉ−ＩｎＧａＡｓなどがある。
また、ｎ型半導体で電子親和力の大きな材料としては、
ｉ−ＡｌＧａＡｓ／ｎ−ＧａＡｓ、ｉ−ＡｌＧａＡｓ／
ｎ−ＩｎＧａＡｓ、ｉ−ＩｎＧａＰ／ｎ−ＧａＡｓ、ｉ
−ＩｎＧａＰ／ｎ−ＩｎＧａＡｓ、ｉ−ＩｎＡｌＡｓ／
ｎ−ＩｎＧａＡｓ、ｉ−ＧａＡｓ／ｎ−ＩｎＧａＡｓな
どがアニソ型ヘテロ接合である。
合以外のヘテロ接合である。アニソ型ヘテロ接合とは、
前記のように、導電型の異なる半導体どうしの接合、あ
るいは電気伝導度の大幅に異なる材料どうしの接合のこ
とである。例えば、ｎ型半導体とｐ型半導体の接合、ｎ
型半導体とノンドープ半導体の接合、ｐ型半導体とノン
ドープ半導体の接合、あるいは高不純物濃度層（ｎ＋、
ｐ＋）と低不純物濃度層（ｎ−、ｐ−）といったもので
ある。アニソ型ヘテロ接合の代表的な例を示すと、ｎ型
半導体で電子親和力の小さな材料としては、ｎ−ＡｌＧ
ａＡｓ／ｉ−ＧａＡｓ、ｎ−ＡｌＧａＡｓ／ｉ−ＩｎＧ
ａＡｓ、ｎ−ＩｎＧａＰ／ｉ−ＧａＡｓ、ｎ−ＩｎＧａ
Ｐ／ｉ−ＩｎＧａＡｓ、ｎ−ＩｎＡｌＡｓ／ｉ−ｌｎＧ
ａＡｓ、ｎ−ＧａＡｓ／ｉ−ＩｎＧａＡｓなどがある。
また、ｎ型半導体で電子親和力の大きな材料としては、
ｉ−ＡｌＧａＡｓ／ｎ−ＧａＡｓ、ｉ−ＡｌＧａＡｓ／
ｎ−ＩｎＧａＡｓ、ｉ−ＩｎＧａＰ／ｎ−ＧａＡｓ、ｉ
−ＩｎＧａＰ／ｎ−ＩｎＧａＡｓ、ｉ−ＩｎＡｌＡｓ／
ｎ−ＩｎＧａＡｓ、ｉ−ＧａＡｓ／ｎ−ＩｎＧａＡｓな
どがアニソ型ヘテロ接合である。
【００１９】イソ型ヘテロ接合とは、アニソ型ヘテロ接
合以外のヘテロ接合であるから、導電型が同じ半導体ど
うしの接合で、かつ電気伝導度が大きく異ならない材料
どうしの接合のことである。また、イソ型ヘテロ接合の
代表的な例としては、ｎ−ＡｌＧａＡｓ／ｎ−ＧａＡ
ｓ、ｎ−ＡｌＧａＡｓ／ｎ−ＩｎＧａＡｓ、ｎ−ＩｎＧ
ａＰ／ｎ−ＧａＡｓ，ｎ−ＩｎＧａＰ／ｎ−ＩｎＧａＡ
ｓ，ｎ−ＩｎＡｌＡｓ／ｎ−ＩｎＧａＡｓ、ｎ−ＧａＡ
ｓ／ｎ−ＩｎＧａＡｓ（いずれも電気伝導度は大きく異
ならないものとする）などがある。また、ｎ型／ｎ
＋型、ｎ型／ｎ−型、ｐ型／ｐ＋型、ｐ型／ｐ−型もイ
ソ型ヘテロ接合となる。
合以外のヘテロ接合であるから、導電型が同じ半導体ど
うしの接合で、かつ電気伝導度が大きく異ならない材料
どうしの接合のことである。また、イソ型ヘテロ接合の
代表的な例としては、ｎ−ＡｌＧａＡｓ／ｎ−ＧａＡ
ｓ、ｎ−ＡｌＧａＡｓ／ｎ−ＩｎＧａＡｓ、ｎ−ＩｎＧ
ａＰ／ｎ−ＧａＡｓ，ｎ−ＩｎＧａＰ／ｎ−ＩｎＧａＡ
ｓ，ｎ−ＩｎＡｌＡｓ／ｎ−ＩｎＧａＡｓ、ｎ−ＧａＡ
ｓ／ｎ−ＩｎＧａＡｓ（いずれも電気伝導度は大きく異
ならないものとする）などがある。また、ｎ型／ｎ
＋型、ｎ型／ｎ−型、ｐ型／ｐ＋型、ｐ型／ｐ−型もイ
ソ型ヘテロ接合となる。
【００２０】本願発明の電界効果型半導体装置のよう
に、チャネル層及びコンタクト層の間の半導体層とチャ
ンネル層の接合面、チャネル層及びコンタクト層の間の
半導体層とコンタクト層の接合面が、いずれも電子親和
力の異なるイソ型ヘテロ接合であると、両ヘテロ接合面
において伝導帯の底がフェルミレベルの上下に大きく偏
らなくなるので、コンタクト層からゲート電極直下のチ
ャネル層にいたるヘテロ接合部の通過抵抗を小さくでき
る。よって、障壁層の機能を損なうことなく、電界効果
型半導体装置の直列抵抗成分を低減することができる。
に、チャネル層及びコンタクト層の間の半導体層とチャ
ンネル層の接合面、チャネル層及びコンタクト層の間の
半導体層とコンタクト層の接合面が、いずれも電子親和
力の異なるイソ型ヘテロ接合であると、両ヘテロ接合面
において伝導帯の底がフェルミレベルの上下に大きく偏
らなくなるので、コンタクト層からゲート電極直下のチ
ャネル層にいたるヘテロ接合部の通過抵抗を小さくでき
る。よって、障壁層の機能を損なうことなく、電界効果
型半導体装置の直列抵抗成分を低減することができる。
【００２１】特に、チャネル層と前記半導体層の接合面
における両材料をいずれもｎ型高不純物濃度層とし、コ
ンタクト層と前記半導体層の接合面における両材料をい
ずれもｎ型高不純物濃度層とすれば、キャリア移動度を
高くすることができ、高周波対応の電界効果型半導体装
置を得ることができる。
における両材料をいずれもｎ型高不純物濃度層とし、コ
ンタクト層と前記半導体層の接合面における両材料をい
ずれもｎ型高不純物濃度層とすれば、キャリア移動度を
高くすることができ、高周波対応の電界効果型半導体装
置を得ることができる。
【００２２】また、本発明の電界効果型半導体装置にお
いては、チャネル層としては例えばＩｎＧａＡｓを用い
ることができ、チャネル層とコンタクト層の間の半導体
層にはＡｌＧａＡｓを用いることができるが、この半導
体層はチャネル層及びコンタクト層よりも電子親和力が
小さい単一材料が望ましい。
いては、チャネル層としては例えばＩｎＧａＡｓを用い
ることができ、チャネル層とコンタクト層の間の半導体
層にはＡｌＧａＡｓを用いることができるが、この半導
体層はチャネル層及びコンタクト層よりも電子親和力が
小さい単一材料が望ましい。
【００２３】さらに、イソ型ヘテロ接合における障壁高
さおよび実効障壁厚は、接合を形成する材料双方の不純
物濃度差と電子親和力差で一義的に決定されるので、前
記チャネル層と前記半導体層の接合面における両材料の
不純物濃度をいずれも１×１０１８ｃｍ−３以上とし、
前記コンタクト層と前記半導体層の接合面における両材
料の不純物濃度もいずれも１×１０１８ｃｍ−３以上と
することにより、全体の抵抗成分を低減することができ
る。
さおよび実効障壁厚は、接合を形成する材料双方の不純
物濃度差と電子親和力差で一義的に決定されるので、前
記チャネル層と前記半導体層の接合面における両材料の
不純物濃度をいずれも１×１０１８ｃｍ−３以上とし、
前記コンタクト層と前記半導体層の接合面における両材
料の不純物濃度もいずれも１×１０１８ｃｍ−３以上と
することにより、全体の抵抗成分を低減することができ
る。
【００２４】
【発明の実施の形態】（第１の実施形態）図４は本発明
の一実施形態によるヘテロ接合ＦＥＴ４１の構造を模式
的に示す断面図である。このヘテロ接合ＦＥＴ４１にあ
っては、バッファ層４３、膜厚１０ｎｍのｎ型ＩｎＧａ
Ａｓ（不純物濃度２×１０１８ｃｍ−３）からなるチャ
ネル層４４、障壁層４５、膜厚５０ｎｍのｎ＋型ＧａＡ
ｓ（不純物濃度５×１０１ ８ｃｍ−３）からなるコンタ
クト層４６が、ＭＢＥ、ＭＯＣＶＤ等を用いたエピタキ
シャル成長法により、この順序で半絶縁性ＧａＡｓ基板
４２上に形成される。障壁層４５は、下から順次、膜厚
１０ｎｍのｎ型ＡｌＧａＡｓ層４５ａ（不純物濃度３×
１０１８ｃｍ−３）、膜厚１０ｎｍのノンドープＡｌＧ
ａＡｓ層４５ｂ、膜厚１０ｎｍのｎ型ＡｌＧａＡｓ層４
５ｃ（不純物濃度３×１０１８ｃｍ− ３）によって構成
されている。
の一実施形態によるヘテロ接合ＦＥＴ４１の構造を模式
的に示す断面図である。このヘテロ接合ＦＥＴ４１にあ
っては、バッファ層４３、膜厚１０ｎｍのｎ型ＩｎＧａ
Ａｓ（不純物濃度２×１０１８ｃｍ−３）からなるチャ
ネル層４４、障壁層４５、膜厚５０ｎｍのｎ＋型ＧａＡ
ｓ（不純物濃度５×１０１ ８ｃｍ−３）からなるコンタ
クト層４６が、ＭＢＥ、ＭＯＣＶＤ等を用いたエピタキ
シャル成長法により、この順序で半絶縁性ＧａＡｓ基板
４２上に形成される。障壁層４５は、下から順次、膜厚
１０ｎｍのｎ型ＡｌＧａＡｓ層４５ａ（不純物濃度３×
１０１８ｃｍ−３）、膜厚１０ｎｍのノンドープＡｌＧ
ａＡｓ層４５ｂ、膜厚１０ｎｍのｎ型ＡｌＧａＡｓ層４
５ｃ（不純物濃度３×１０１８ｃｍ− ３）によって構成
されている。
【００２５】コンタクト層４６の上にはソース電極４８
及びドレイン電極４９となるオーミック電極が形成され
ている。ソース、ドレイン電極４８、４９間において、
コンタクト層４６はリセスエッチングによって除去され
ており、ゲート電極５０はリセス４７内でコンタクト層
４６から露出しているｎ型ＡｌＧａＡｓ障壁層４５ｃの
上に形成された後、熱拡散によってその底面がノンドー
プＡｌＧａＡｓ層４５ｂにショットキー接触させられ
る。この結果、ゲート電極５０の下端部がｎ型ＡｌＧａ
Ａｓ層４５ｃ内に埋め込まれる。なお、ゲート電極５０
をｎ型ＡｌＧａＡｓ障壁層４５ｃ内に埋め込む場合に
は、コンタクト層４６をリセスエッチングした後、再度
異方性リセスエッチングによってｎ型ＡｌＧａＡｓ障壁
層４５ｃを一部除去し、露出したノンドープＡｌＧａＡ
ｓ層４５ｂの上にゲート電極５０を直接に形成するよう
にしてもよい。ヘテロ接合ＦＥＴ４１は、最終的にはＳ
ｉＮ等の絶縁膜５１で保護される。
及びドレイン電極４９となるオーミック電極が形成され
ている。ソース、ドレイン電極４８、４９間において、
コンタクト層４６はリセスエッチングによって除去され
ており、ゲート電極５０はリセス４７内でコンタクト層
４６から露出しているｎ型ＡｌＧａＡｓ障壁層４５ｃの
上に形成された後、熱拡散によってその底面がノンドー
プＡｌＧａＡｓ層４５ｂにショットキー接触させられ
る。この結果、ゲート電極５０の下端部がｎ型ＡｌＧａ
Ａｓ層４５ｃ内に埋め込まれる。なお、ゲート電極５０
をｎ型ＡｌＧａＡｓ障壁層４５ｃ内に埋め込む場合に
は、コンタクト層４６をリセスエッチングした後、再度
異方性リセスエッチングによってｎ型ＡｌＧａＡｓ障壁
層４５ｃを一部除去し、露出したノンドープＡｌＧａＡ
ｓ層４５ｂの上にゲート電極５０を直接に形成するよう
にしてもよい。ヘテロ接合ＦＥＴ４１は、最終的にはＳ
ｉＮ等の絶縁膜５１で保護される。
【００２６】ここで、障壁層４５とコンタクト層４６の
間のヘテロ接合は、ｎ型ＡｌＧａＡｓ／ｎ＋型ＧａＡｓ
のイソ型ヘテロ接合となっており、チャネル層４４と障
壁層４５の間もｎ型ＩｎＧａＡｓ／ｎ型ＡｌＧａＡｓの
イソ型ヘテロ接合となっている。
間のヘテロ接合は、ｎ型ＡｌＧａＡｓ／ｎ＋型ＧａＡｓ
のイソ型ヘテロ接合となっており、チャネル層４４と障
壁層４５の間もｎ型ＩｎＧａＡｓ／ｎ型ＡｌＧａＡｓの
イソ型ヘテロ接合となっている。
【００２７】チャネル層材料と障壁層材料は、その間に
電子親和力差が生じていればよく、上記組み合わせ以外
にも同じ導電型のＩｎＧａＡｓ／ＩｎＧａＰなどの組み
合わせによるイソ型ヘテロ接合でも有効である。また、
チャネル層４４には、ｎ型ＩｎＧａＡｓの代わりにｎ型
ＧａＡｓを用いてもよい。なお、チャネル層４４の下に
は、電子供給層として高不純物濃度層を設けてダブルド
ープ構造としてもよい。
電子親和力差が生じていればよく、上記組み合わせ以外
にも同じ導電型のＩｎＧａＡｓ／ＩｎＧａＰなどの組み
合わせによるイソ型ヘテロ接合でも有効である。また、
チャネル層４４には、ｎ型ＩｎＧａＡｓの代わりにｎ型
ＧａＡｓを用いてもよい。なお、チャネル層４４の下に
は、電子供給層として高不純物濃度層を設けてダブルド
ープ構造としてもよい。
【００２８】障壁層４５内の積層構造は、多層イソ型ヘ
テロ構造でもよいが、本実施形態のＡ１ＧａＡｓのよう
に単一材料（ホモ接合）からなる方が好ましい。
テロ構造でもよいが、本実施形態のＡ１ＧａＡｓのよう
に単一材料（ホモ接合）からなる方が好ましい。
【００２９】この実施形態にあっては、チャネル層４４
とコンタクト層４６の問に該チャネル層４４およびコン
タクト層４６と電子親和力の異なる障壁層４５が形成さ
れており、チャネル層４４と障壁層４５との間の接合面
はイソ型ヘテロ接合となっており、コンタクト層４６と
障壁層４５との間の接合面もイソ型ヘテロ接合となって
いる。このように少なくともチャネル層４４と障壁層４
５の間のヘテロ接合面、コンタクト層４６と障壁層４５
の間のヘテロ接合面の両者がイソ型の伝導型接合となっ
ている場合には、図５のエネルギーバンド構造に示すよ
うに（図５にはｎ型ＧａＡｓ／ｎ型ＡｌＧａＡｓの場合
を示しているが、ｎ型ＩｎＧａＡｓ／ｎ型ＡｌＧａＡｓ
の場合も同様である）、当該ヘテロ接合領域において伝
導帯の底がフェルミレベルの上下にほぼ均等に配分され
る結果、障壁層４５の上層と下層における電子に対する
障壁高さＨＢと空乏層幅（実効障壁厚）ＷＶが小さくな
り、障壁層４５の機能を損なうことなく、コンタクト層
４６からゲート電極５０直下のチャネル層４４にいたる
ヘテロ接合部の通過抵抗、すなわちヘテロ接合ＦＥＴ４
１の直列抵抗成分を低減できる。
とコンタクト層４６の問に該チャネル層４４およびコン
タクト層４６と電子親和力の異なる障壁層４５が形成さ
れており、チャネル層４４と障壁層４５との間の接合面
はイソ型ヘテロ接合となっており、コンタクト層４６と
障壁層４５との間の接合面もイソ型ヘテロ接合となって
いる。このように少なくともチャネル層４４と障壁層４
５の間のヘテロ接合面、コンタクト層４６と障壁層４５
の間のヘテロ接合面の両者がイソ型の伝導型接合となっ
ている場合には、図５のエネルギーバンド構造に示すよ
うに（図５にはｎ型ＧａＡｓ／ｎ型ＡｌＧａＡｓの場合
を示しているが、ｎ型ＩｎＧａＡｓ／ｎ型ＡｌＧａＡｓ
の場合も同様である）、当該ヘテロ接合領域において伝
導帯の底がフェルミレベルの上下にほぼ均等に配分され
る結果、障壁層４５の上層と下層における電子に対する
障壁高さＨＢと空乏層幅（実効障壁厚）ＷＶが小さくな
り、障壁層４５の機能を損なうことなく、コンタクト層
４６からゲート電極５０直下のチャネル層４４にいたる
ヘテロ接合部の通過抵抗、すなわちヘテロ接合ＦＥＴ４
１の直列抵抗成分を低減できる。
【００３０】このようなイソ型ヘテロ接合における障壁
高さＨＢおよび実効障壁厚ＷＶは、接合を形成する材料
双方の不純物濃度差と電子親和力差で一義的に決定され
るので、全体の抵抗成分を低減するためにも、チャネル
層４４、障壁層４５及びコンタクト層４６の不純物濃度
はいずれも１×１０１８ｃｍ−３以上が好ましい。
高さＨＢおよび実効障壁厚ＷＶは、接合を形成する材料
双方の不純物濃度差と電子親和力差で一義的に決定され
るので、全体の抵抗成分を低減するためにも、チャネル
層４４、障壁層４５及びコンタクト層４６の不純物濃度
はいずれも１×１０１８ｃｍ−３以上が好ましい。
【００３１】図６（ａ）は図４に示したような構造を有
する本発明の実施例における電流電圧特性を示す図であ
り、図６（ｂ）は図２に示したような構造を有する従来
のＤＭＴにおける電流電圧特性を示す図である。いずれ
もドレイン電圧に対するドレイン電流の変化を示してい
る。従来例による図６（ｂ）の電流電圧特性ではドレイ
ン電流キンクが見られるが、本発明の実施例による図６
（ａ）の電流電圧特性ではキンクが見られず、高い電流
値の得られることがわかる。
する本発明の実施例における電流電圧特性を示す図であ
り、図６（ｂ）は図２に示したような構造を有する従来
のＤＭＴにおける電流電圧特性を示す図である。いずれ
もドレイン電圧に対するドレイン電流の変化を示してい
る。従来例による図６（ｂ）の電流電圧特性ではドレイ
ン電流キンクが見られるが、本発明の実施例による図６
（ａ）の電流電圧特性ではキンクが見られず、高い電流
値の得られることがわかる。
【００３２】
【発明の効果】本発明によれば、チャネル層とその上の
半導体層との間のヘテロ接合部分における通過抵抗を低
減でき、またコンタクト層とその下の半導体層との間の
ヘテロ接合部分における通過抵抗も低減できるので、低
い直列抵抗を持つ電界効果型半導体装置を実現できる。
また、熱平衡状態におけるショットキー障壁高さを低く
することができるので、印加電圧に依存した電流増減
（ドレイン電流キンク）現象などが抑制される。よっ
て、素子特性の最大ドレイン電流、相互コンダクタンス
が向上し、オン抵抗の低減した素子を製作することがで
きる。
半導体層との間のヘテロ接合部分における通過抵抗を低
減でき、またコンタクト層とその下の半導体層との間の
ヘテロ接合部分における通過抵抗も低減できるので、低
い直列抵抗を持つ電界効果型半導体装置を実現できる。
また、熱平衡状態におけるショットキー障壁高さを低く
することができるので、印加電圧に依存した電流増減
（ドレイン電流キンク）現象などが抑制される。よっ
て、素子特性の最大ドレイン電流、相互コンダクタンス
が向上し、オン抵抗の低減した素子を製作することがで
きる。
【図１】従来のＨＥＭＴの構造を模式的に示す断面図で
ある。
ある。
【図２】従来のＤＭＴの構造を模式的に示す断面図であ
る。
る。
【図３】（ａ）（ｂ）は熱平衡状態におけるアニソ型ヘ
テロ接合近傍での伝導帯のエネルギーバンド構造を示す
図である。
テロ接合近傍での伝導帯のエネルギーバンド構造を示す
図である。
【図４】本発明の一実施形態によるヘテロ接合ＦＥＴを
模式的に示す断面図である。
模式的に示す断面図である。
【図５】（ａ）（ｂ）は熱平衡状態における障壁層とコ
ンタクト層の間での伝導帯のエネルギーバンド構造を示
す図である。
ンタクト層の間での伝導帯のエネルギーバンド構造を示
す図である。
【図６】（ａ）は本発明の実施例によるＨＥＭＴの電流
電圧特性を示す図、（ｂ）は従来例のＤＭＴの電流電圧
特性を示す図である。
電圧特性を示す図、（ｂ）は従来例のＤＭＴの電流電圧
特性を示す図である。
４２ 半絶縁性ＧａＡｓ基板 ４４ チャネル層 ４５ 障壁層 ４６ コンタクト層 ４８ ソース電極 ４９ ドレイン電極 ５０ ゲート電極
───────────────────────────────────────────────────── フロントページの続き Ｆターム(参考） 5F102 FA02 FA03 GB01 GC01 GD01 GL04 GL05 GM06 GM08 GM09 GN05 GR04 GR07 GS04 GV08 HC05
Claims (6)
- 【請求項１】 チャネル層とコンタクト層との間に、該
チャネル層及び該コンタクト層と電子親和力の異なる半
導体層が形成され、前記コンタクト層の上にオーミック
電極が設けられ、前記半導体層にショットキー電極が設
けられた電界効果型半導体装置において、 前記チャネル層と前記半導体層の接合面及び前記コンタ
クト層と前記半導体層の接合面が、いずれもイソ型ヘテ
ロ接合となっていることを特徴とする電界効果型半導体
装置。 - 【請求項２】 前記チャネル層と前記半導体層の接合面
における両材料がいずれもｎ型高不純物濃度層からな
り、前記コンタクト層と前記半導体層の接合面における
両材料がいずれもｎ型高不純物濃度層からなることを特
徴とする請求項１の電界効果型半導体装置。 - 【請求項３】 前記チャネル層と前記半導体層の接合面
における両材料の不純物濃度がいずれも１×１０１８ｃ
ｍ−３以上で、前記コンタクト層と前記半導体層の接合
面における両材料の不純物濃度がいずれも１×１０１８
ｃｍ−３以上であることを特徴とする請求項１又は２に
記載の電界効果型半導体装置。 - 【請求項４】 前記半導体層は、単一材料からなり、前
記チャネル層及び前記コンタクト層よりも電子親和力が
小さいことを特徴とする、請求項１、２又は３に記載の
電界効果型半導体装置。 - 【請求項５】 前記半導体層は、ＡｌＧａＡｓによって
構成されていることを特徴とする請求項４に記載の電界
効果型半導体装置。 - 【請求項６】 前記チャネル層は、ＩｎＧａＡｓによっ
て構成されていることを特徴とする請求項１、２、３、
４又は５に記載の電界効果型半導体装置。
Priority Applications (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP25605999A JP3707766B2 (ja) | 1999-09-09 | 1999-09-09 | 電界効果型半導体装置 |
| EP00119779A EP1083608B1 (en) | 1999-09-09 | 2000-09-11 | Field-effect semiconductor device |
| DE60024376T DE60024376T2 (de) | 1999-09-09 | 2000-09-11 | Feldeffekt-Halbleiteranordnung |
| US09/658,732 US7208777B1 (en) | 1999-09-09 | 2000-09-11 | Field-effect semiconductor device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP25605999A JP3707766B2 (ja) | 1999-09-09 | 1999-09-09 | 電界効果型半導体装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2001085672A true JP2001085672A (ja) | 2001-03-30 |
| JP3707766B2 JP3707766B2 (ja) | 2005-10-19 |
Family
ID=17287342
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP25605999A Expired - Lifetime JP3707766B2 (ja) | 1999-09-09 | 1999-09-09 | 電界効果型半導体装置 |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US7208777B1 (ja) |
| EP (1) | EP1083608B1 (ja) |
| JP (1) | JP3707766B2 (ja) |
| DE (1) | DE60024376T2 (ja) |
Families Citing this family (5)
| Publication number | Priority date | Publication date | Assignee | Title |
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