JPH0763051B2 - 半導体装置 - Google Patents
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- JPH0763051B2 JPH0763051B2 JP61040244A JP4024486A JPH0763051B2 JP H0763051 B2 JPH0763051 B2 JP H0763051B2 JP 61040244 A JP61040244 A JP 61040244A JP 4024486 A JP4024486 A JP 4024486A JP H0763051 B2 JPH0763051 B2 JP H0763051B2
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- 239000004065 semiconductor Substances 0.000 title claims description 50
- 230000005669 field effect Effects 0.000 claims description 18
- 239000000758 substrate Substances 0.000 claims description 16
- 150000001875 compounds Chemical class 0.000 claims 20
- 229910001218 Gallium arsenide Inorganic materials 0.000 description 28
- 230000005533 two-dimensional electron gas Effects 0.000 description 13
- 229910000980 Aluminium gallium arsenide Inorganic materials 0.000 description 9
- 238000010586 diagram Methods 0.000 description 7
- 238000000034 method Methods 0.000 description 7
- 239000012535 impurity Substances 0.000 description 5
- 238000001451 molecular beam epitaxy Methods 0.000 description 5
- 239000000969 carrier Substances 0.000 description 4
- 239000002184 metal Substances 0.000 description 4
- 230000015572 biosynthetic process Effects 0.000 description 3
- 230000000694 effects Effects 0.000 description 2
- 238000005530 etching Methods 0.000 description 2
- 150000002500 ions Chemical class 0.000 description 2
- 238000002955 isolation Methods 0.000 description 2
- 230000003071 parasitic effect Effects 0.000 description 2
- 238000001020 plasma etching Methods 0.000 description 2
- 230000003068 static effect Effects 0.000 description 2
- 238000005979 thermal decomposition reaction Methods 0.000 description 2
- 230000002411 adverse Effects 0.000 description 1
- 230000003321 amplification Effects 0.000 description 1
- 238000007796 conventional method Methods 0.000 description 1
- 239000013078 crystal Substances 0.000 description 1
- 239000004047 hole gas Substances 0.000 description 1
- 238000001459 lithography Methods 0.000 description 1
- 229910044991 metal oxide Inorganic materials 0.000 description 1
- 150000004706 metal oxides Chemical class 0.000 description 1
- 238000003199 nucleic acid amplification method Methods 0.000 description 1
- 229920006395 saturated elastomer Polymers 0.000 description 1
- 230000002618 waking effect Effects 0.000 description 1
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
- H01L27/06—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration
- H01L27/0605—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration integrated circuits made of compound material, e.g. AIIIBV
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- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
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- H01L29/72—Transistor-type devices, i.e. able to continuously respond to applied control signals
- H01L29/73—Bipolar junction transistors
- H01L29/737—Hetero-junction transistors
- H01L29/7371—Vertical transistors
- H01L29/7373—Vertical transistors having a two-dimensional base, e.g. modulation-doped base, inversion layer base, delta-doped base
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- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/70—Bipolar devices
- H01L29/72—Transistor-type devices, i.e. able to continuously respond to applied control signals
- H01L29/73—Bipolar junction transistors
- H01L29/737—Hetero-junction transistors
- H01L29/7371—Vertical transistors
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Description
【発明の詳細な説明】 〔産業上の利用分野〕 本発明は、半導体装置に係り、特にヘテロ接合バイポー
ラトランジスタの回路構成に好適な半導体装置に関する
ものである。
ラトランジスタの回路構成に好適な半導体装置に関する
ものである。
最近のMBE（分子線エピタキシ）およびMOCVD（有機金属
熱分解法）技術の進歩により、永らく試案段階にとどま
っていたヘテロ接合バイポーラトランジスタが、GaAs/A
lGaAsヘテロ接合系を用いて実現されるようになってき
た（例えば、GaAs集積回路シンポジウム、1983、アイ・
イー・イー．イー、pp170）。GaAs/AlGaAsヘテロ接合バ
イポーラトランジスタ（以下HBTと略す）、電子移動度
μｎが正孔移動度μｈに較べて約２桁大きいため、npn
型HBTが主に作られていた。エミッタとベースをヘテロ
接合にすることで、バイポーラトランジスタを高性能化
するという試案は、W.Shocleyの特許（米国特許第25693
47号）までさかのぼることができ、この有効性の議論
は、例えば、H.Kroemer:プロシーディング・オブ・ザ・
アイ・イー・イー・イー、70（1982）、No1、Jan.に詳
しい。
熱分解法）技術の進歩により、永らく試案段階にとどま
っていたヘテロ接合バイポーラトランジスタが、GaAs/A
lGaAsヘテロ接合系を用いて実現されるようになってき
た（例えば、GaAs集積回路シンポジウム、1983、アイ・
イー・イー．イー、pp170）。GaAs/AlGaAsヘテロ接合バ
イポーラトランジスタ（以下HBTと略す）、電子移動度
μｎが正孔移動度μｈに較べて約２桁大きいため、npn
型HBTが主に作られていた。エミッタとベースをヘテロ
接合にすることで、バイポーラトランジスタを高性能化
するという試案は、W.Shocleyの特許（米国特許第25693
47号）までさかのぼることができ、この有効性の議論
は、例えば、H.Kroemer:プロシーディング・オブ・ザ・
アイ・イー・イー・イー、70（1982）、No1、Jan.に詳
しい。
しかしながら、種々の長所をもつHBTに対し、LSI（大規
模集積回路〕を構成する基本的な回路は、シリコン（S
i）バイポーラトランジスタで用いられている基本回路
をそのまま流用していた。例えば、文献GaAs集積回路シ
ンポジウム、1983、アイ・イー・イー・イー、pp.170に
見られるように、抵抗負荷のインバータ（入力電位を反
転させて出力電位とする半導体基本回路）を用いるのが
通例であった。HBTインバータの構成と動作特性例を第
６図（ａ）および（ｂ）に示す。第６図（ａ）において
Q1はnpn型HBT、ＲＢはベースへの入力抵抗、ＲＣは負荷
抵抗である。上記のようなエミッタ接地のHBTインバー
タのコレクタ電流ＩＣと、エミッタ・コレクタ電圧ＶCE
との関係を、ベース電流ＩＢをパラメータにして静特性
を示したのが第６図（ｂ）である。図中のＲＣは負荷抵
抗である。上記のように、HBTでICの回路構成を行う場
合、トランジスタ以外に抵抗を形成する必要があり、プ
ロセスの工程数が増加し、また上記抵抗の占有面積が大
きいことも、IC構成上の大きな問題点であった。これな
バイポーラトランジスタICに特有な問題で、つぎに示す
Si−MOSFETのICと大きく異なっている。すなわち、Si−
MOSFETでは、FETだけを用いて回路構成ができるのが大
きな特徴である。Si−MOSFET（Metal Oxide Semi−Cond
uctor Field Effect Transistor）およびGaAs MESFET
（Metal Semi−Conductor Field Effect Transisto
r）、選択ドープヘテロ接合型FET等のFETでのインバー
タ構成では、駆動トランジスタとしてエンハンスメント
型FET（Ｅ−FET:ゲート電圧OVでチャンネル層がピンチ
オフしている）を使用する場合、負荷として抵抗を用い
る場合に較べて、デプレシヨン型FET（Ｄ−FET:ゲート
電圧OVでチャンネル層がピンチオフしていない）を負荷
として用いるインバータは、回路遅延時間が約半分とな
り、回路の高速化に貢献していることは周知の事実であ
る（例えば柳井、永田著「集積回路工学（２）」、コロ
ナ社、1979刊）。
模集積回路〕を構成する基本的な回路は、シリコン（S
i）バイポーラトランジスタで用いられている基本回路
をそのまま流用していた。例えば、文献GaAs集積回路シ
ンポジウム、1983、アイ・イー・イー・イー、pp.170に
見られるように、抵抗負荷のインバータ（入力電位を反
転させて出力電位とする半導体基本回路）を用いるのが
通例であった。HBTインバータの構成と動作特性例を第
６図（ａ）および（ｂ）に示す。第６図（ａ）において
Q1はnpn型HBT、ＲＢはベースへの入力抵抗、ＲＣは負荷
抵抗である。上記のようなエミッタ接地のHBTインバー
タのコレクタ電流ＩＣと、エミッタ・コレクタ電圧ＶCE
との関係を、ベース電流ＩＢをパラメータにして静特性
を示したのが第６図（ｂ）である。図中のＲＣは負荷抵
抗である。上記のように、HBTでICの回路構成を行う場
合、トランジスタ以外に抵抗を形成する必要があり、プ
ロセスの工程数が増加し、また上記抵抗の占有面積が大
きいことも、IC構成上の大きな問題点であった。これな
バイポーラトランジスタICに特有な問題で、つぎに示す
Si−MOSFETのICと大きく異なっている。すなわち、Si−
MOSFETでは、FETだけを用いて回路構成ができるのが大
きな特徴である。Si−MOSFET（Metal Oxide Semi−Cond
uctor Field Effect Transistor）およびGaAs MESFET
（Metal Semi−Conductor Field Effect Transisto
r）、選択ドープヘテロ接合型FET等のFETでのインバー
タ構成では、駆動トランジスタとしてエンハンスメント
型FET（Ｅ−FET:ゲート電圧OVでチャンネル層がピンチ
オフしている）を使用する場合、負荷として抵抗を用い
る場合に較べて、デプレシヨン型FET（Ｄ−FET:ゲート
電圧OVでチャンネル層がピンチオフしていない）を負荷
として用いるインバータは、回路遅延時間が約半分とな
り、回路の高速化に貢献していることは周知の事実であ
る（例えば柳井、永田著「集積回路工学（２）」、コロ
ナ社、1979刊）。
一方、負荷としてＤ−FETを用いる場合、一般にキヤリ
ア移動度が高い程、低いソースドレイン電圧で飽和する
ため、理想に近い負荷として働く。発明者らは、GaAsの
高い移動度を利用したＤ−FETを負荷に用いてHBTのイン
バータ特性を改良しようと試みたが、通常の抵抗を用い
る場合に較べて性能向上をはかることができなかった。
ア移動度が高い程、低いソースドレイン電圧で飽和する
ため、理想に近い負荷として働く。発明者らは、GaAsの
高い移動度を利用したＤ−FETを負荷に用いてHBTのイン
バータ特性を改良しようと試みたが、通常の抵抗を用い
る場合に較べて性能向上をはかることができなかった。
第７図はnpn型AlGaAs/GaAsHBTとＤ−FETを負荷として用
いた試作インバータの断面図である。半絶縁性GaAs基板
10上に、MBE法でSiを５×1018cm-3含むGaAs層11を3000
Å、５×1014cm-3のｎ型不純物を含むGaAs層12を3000
Å、Beを１×1018cm-3含むｐ型GaAs層13を1000Å成長さ
せた。さらにエミッタ層としてSiを２×1017cm-3含有す
るｎ型Al×Ga１−ＸAs（ｘ〜0.7）14を2000Å、２×10
18cm-3Siを不純物として含むｎ型GaAs層15を2000Å成長
させた。図における21、22は負荷Ｄ−FET′のソース・
ドレイン電極、23はゲート電極である。負荷Ｄ−FETの
チャンネル層14、15はエミッタ層14、15と同一のエピタ
キシャル層を用いている。25はエミッタ電極、24はベー
ス電極、26はコレクタ電極である。33はArイオンを注入
された素子間分離領域であり、上記ベース電極24とエミ
ッタ電極25には寄生容量低減のためにArイオンを注入し
た。31はp+領域、32はn+領域で、それぞれ電極取り出し
のための半導体領域である。
いた試作インバータの断面図である。半絶縁性GaAs基板
10上に、MBE法でSiを５×1018cm-3含むGaAs層11を3000
Å、５×1014cm-3のｎ型不純物を含むGaAs層12を3000
Å、Beを１×1018cm-3含むｐ型GaAs層13を1000Å成長さ
せた。さらにエミッタ層としてSiを２×1017cm-3含有す
るｎ型Al×Ga１−ＸAs（ｘ〜0.7）14を2000Å、２×10
18cm-3Siを不純物として含むｎ型GaAs層15を2000Å成長
させた。図における21、22は負荷Ｄ−FET′のソース・
ドレイン電極、23はゲート電極である。負荷Ｄ−FETの
チャンネル層14、15はエミッタ層14、15と同一のエピタ
キシャル層を用いている。25はエミッタ電極、24はベー
ス電極、26はコレクタ電極である。33はArイオンを注入
された素子間分離領域であり、上記ベース電極24とエミ
ッタ電極25には寄生容量低減のためにArイオンを注入し
た。31はp+領域、32はn+領域で、それぞれ電極取り出し
のための半導体領域である。
上記試作では、第６図に示すインバータの負荷Rcの代り
にＤ−FETを用いたが、ｎ型GaAs層15の濃度が高い（〜
２×1018cm-3）ため、Ｄ−FETを有効に形成することが
できず、抵抗負荷の場合に較べ十分な性能を引き出すこ
ができなかった。
にＤ−FETを用いたが、ｎ型GaAs層15の濃度が高い（〜
２×1018cm-3）ため、Ｄ−FETを有効に形成することが
できず、抵抗負荷の場合に較べ十分な性能を引き出すこ
ができなかった。
上記試作例に見るように、従来構造のヘテロ接合型バイ
ポーラトランジスタでは、バイポーラトランジスタと電
界効果型トランジスタとを同一基板内に形成して、回路
構成上の長所を引き出すことが困難であった。
ポーラトランジスタでは、バイポーラトランジスタと電
界効果型トランジスタとを同一基板内に形成して、回路
構成上の長所を引き出すことが困難であった。
本発明は、電極形成の方法を改良し、バイポーラトラン
ジスタとして動作し、電界効果型トランジスタとしても
動作する新しい半導体装置を、２個以上同一基板上に形
成することにより、回路構成上、遅延時間減少、低消費
電力等の長所が得られる半導体装置を得るものである。
ジスタとして動作し、電界効果型トランジスタとしても
動作する新しい半導体装置を、２個以上同一基板上に形
成することにより、回路構成上、遅延時間減少、低消費
電力等の長所が得られる半導体装置を得るものである。
発明者らは、ヘテロ接合界面に蓄積する２次元状担体を
ベース層に用いた新構造のHRTを、既に発明している
（山根、宇佐川特願昭60−164126号、特願昭60−164128
号）。
ベース層に用いた新構造のHRTを、既に発明している
（山根、宇佐川特願昭60−164126号、特願昭60−164128
号）。
また、本発明は特開昭60−134479号において、接合型ゲ
ート構造（同公開特許出願第５、６図で、ゲート13がｐ
型AlGaAsまたはGaAsである場合に対応する）とした場合
の特有の作用を用いた新原理に基づくバイポーラトラン
ジスタである。
ート構造（同公開特許出願第５、６図で、ゲート13がｐ
型AlGaAsまたはGaAsである場合に対応する）とした場合
の特有の作用を用いた新原理に基づくバイポーラトラン
ジスタである。
GaAs/AlGaAsヘテロ接合を用いた例により、新しいHBTの
発明原理を第８図（ａ）および（ｂ）に示す。第８図
（ａ）はバイポーラトランジスタ主要部分の断面図を示
している。コレクタ層はp+GaAs41、p-GaAs42（大略2500
Å）、ベース層はｎ型AlｘGa１−ｘAs（ｘ〜0.2）/n-Al
ｘGa１−ｘAs（ｘ〜0.3）43とp-（〜1015cm-3）GaAs42
のヘテロ接合界面に蓄積する２次元電子ガス層59であ
る。エミッタ層はp+AlｙGa１−ｙAs（ｘ〜0.3）層45で
ある。第８図（ｂ）は上記（ａ）に対応するエネルギー
バンド図である。図中のＥＦはゼロバイアス状態でのフ
ェルミレベルである。２次元ガス層59のヘテロ接合で
は、GaAsとAlGaAsとの電子親和力の差に由来する伝導帯
の不連続ΔEc（〜300meV）69と、価電子帯の不連続ΔEv
67が形成されている。上記のような２次元電子ガスを用
いたバイポーラトランジスタでは、（１）ベース抵抗が
従来の1/5程度にできる（77Kでは1/50にもなる）、
（２）ベース層膜厚（２次元電子ガスの膜厚）が1000Å
程度であるため、少数キャリアのベース走行時間が事実
上無視できる。（３）ΔEcがGaAs/AlGaAsでは室温に較
べ大きくできるので、高い電流増幅率が期待できる、等
の特徴を有していた。
発明原理を第８図（ａ）および（ｂ）に示す。第８図
（ａ）はバイポーラトランジスタ主要部分の断面図を示
している。コレクタ層はp+GaAs41、p-GaAs42（大略2500
Å）、ベース層はｎ型AlｘGa１−ｘAs（ｘ〜0.2）/n-Al
ｘGa１−ｘAs（ｘ〜0.3）43とp-（〜1015cm-3）GaAs42
のヘテロ接合界面に蓄積する２次元電子ガス層59であ
る。エミッタ層はp+AlｙGa１−ｙAs（ｘ〜0.3）層45で
ある。第８図（ｂ）は上記（ａ）に対応するエネルギー
バンド図である。図中のＥＦはゼロバイアス状態でのフ
ェルミレベルである。２次元ガス層59のヘテロ接合で
は、GaAsとAlGaAsとの電子親和力の差に由来する伝導帯
の不連続ΔEc（〜300meV）69と、価電子帯の不連続ΔEv
67が形成されている。上記のような２次元電子ガスを用
いたバイポーラトランジスタでは、（１）ベース抵抗が
従来の1/5程度にできる（77Kでは1/50にもなる）、
（２）ベース層膜厚（２次元電子ガスの膜厚）が1000Å
程度であるため、少数キャリアのベース走行時間が事実
上無視できる。（３）ΔEcがGaAs/AlGaAsでは室温に較
べ大きくできるので、高い電流増幅率が期待できる、等
の特徴を有していた。
また、ベース層は必ずしも単一のヘテロ接合である必要
はなく、２個の２次元状担体をベース層として用いても
よく、量子井戸構造を用いることで、２次元状担体の濃
度を増加させてもよいことは上記発明に示した通りであ
る。77Kで高速動作を行わせることを目的として、深い
（〜50meV）不純物レベルを形成する半導体層は、浅い
不純物レベルを有する半導体だけに不純物をドープする
超格子構造を用いることで、担体の凍結を起こすことな
く、77KでのHBT動作が可能になる。上記のようなトラン
ジスタを、以下に、２次元ガスを用いたヘテロバイポー
ラトランジスタと総称することにする。
はなく、２個の２次元状担体をベース層として用いても
よく、量子井戸構造を用いることで、２次元状担体の濃
度を増加させてもよいことは上記発明に示した通りであ
る。77Kで高速動作を行わせることを目的として、深い
（〜50meV）不純物レベルを形成する半導体層は、浅い
不純物レベルを有する半導体だけに不純物をドープする
超格子構造を用いることで、担体の凍結を起こすことな
く、77KでのHBT動作が可能になる。上記のようなトラン
ジスタを、以下に、２次元ガスを用いたヘテロバイポー
ラトランジスタと総称することにする。
しかし、上記のようなヘテロ接合系では、２次元電子ガ
ス層59をヘテロ接合界面と平行に走行させることで、電
界効果型トランジスタとして動作させることも可能であ
る。すなわち、２次元電子ガス層にオーミック接続する
ソース・ドレイン電極、２次元電子ガス層の担体濃度を
制御するゲート電極を形成すれば、いわゆる選択ドープ
ヘテロ接合型FETとしても動作可能になる。この場合、
コレクタ層（p+GaAs41）は、もし形成されていればコレ
クタ電極を通して、基板バイアス電極として使用するこ
とができる。
ス層59をヘテロ接合界面と平行に走行させることで、電
界効果型トランジスタとして動作させることも可能であ
る。すなわち、２次元電子ガス層にオーミック接続する
ソース・ドレイン電極、２次元電子ガス層の担体濃度を
制御するゲート電極を形成すれば、いわゆる選択ドープ
ヘテロ接合型FETとしても動作可能になる。この場合、
コレクタ層（p+GaAs41）は、もし形成されていればコレ
クタ電極を通して、基板バイアス電極として使用するこ
とができる。
すなわち、本発明は同一基板内に２次元状担体（または
反転層、蓄積層）をベース層として用いるバイポーラト
ランジスタと、能動層として用いる電界効果型トランジ
スタを、それぞれ１個以上形成することを特徴とする半
導体装置ということができる。
反転層、蓄積層）をベース層として用いるバイポーラト
ランジスタと、能動層として用いる電界効果型トランジ
スタを、それぞれ１個以上形成することを特徴とする半
導体装置ということができる。
つぎに本発明の実施例を図面とともに説明する。第１図
は本発明による半導体装置の一実施例を示す断面図で、
（ａ）は半導体膜の積層状態を示す図、（ｂ）はFET/バ
イポーラトランジスタ形成状態を示す図、第２図は本発
明による半導体装置の構成方法を示す図、第３図〜第５
図は本発明による半導体装置の応用例を示す図である。
は本発明による半導体装置の一実施例を示す断面図で、
（ａ）は半導体膜の積層状態を示す図、（ｂ）はFET/バ
イポーラトランジスタ形成状態を示す図、第２図は本発
明による半導体装置の構成方法を示す図、第３図〜第５
図は本発明による半導体装置の応用例を示す図である。
第１図（ａ）において、半絶縁性GaAs基板40上に第８図
に示したように、p+型GaAs41、アンドープ（または高純
度）GaAs42、アンドープ（高純度）AlGaAs43′、ｎ型Al
GaAs43、p+AlGaAs45、p+GaAs46をMBE（分子線エピタキ
シー法）またはMOCVD（有機金属熱分解法）などの原子
レベルでの制御性をもつ結晶成長技術を用いて、エピタ
キシャル成長する。その後CCl2F2、Heの混合ガスを用い
た反応性イオンエッチング（RIE）で半絶縁性基板40に
達するまでエッチングを行い、FET部分（Ａ）バイポー
ラトランジスタ部分（Ｂ）との素子間分離を行った。素
子間分離は基板内までエッチングする場合もある。つぎ
に通常のリソグラフィ技術と電極形成技術とを用いて、
第１図（ｂ）に示すように、選択ドープヘテロ接合型FE
T（Ａ）と２次元電子ガスバイポーラトランジスタ
（Ｂ）とを、同一基板上に形成した。２次元電子ガス層
59は、AlGaAs43′とアンドープGaAs42とのヘテロ接合界
面GaAs側に形成され、膜厚は100Å程度である。図中、2
1、22は２次元電子ガスに対してオーミック接触をする
ソース・ドレイン電極であり、23はゲート電極である。
上記実施例では、FET（Ａ）のゲート電極23とバイポー
ラトランジスタ（Ｂ）のエミッタ電極25とが、ｐ型GaAs
層46上に形成されたオーミック電極であり、プロセス工
程中の同一時に形成できるという長所がある。ただし、
これは本質的なものではなく、２次元電子ガス59を制御
できる電極であればどのような型のものでもよい。例え
ば、ｐ−GaAs46、ｐ−AlGaAs45を除去し、ｎ−AlGaAs43
にショットキーゲート金属を形成してゲート電極として
もよい。一方、バイポーラトランジスタ（Ｂ）の電極
は、２次元電子ガス59にオーミック接触するベース電極
24（FETのソース・ドレイン電極形成時に、同時に作成
できる）、p+GaAs41にオーミック接触するコレクタ電極
26、最上層ｐ−GaAs46にオーミック接触するエミッタ電
極25である。選択ドープヘテロ接合型FET（Ａ）の能動
層下のｐ型GaAs41に制御電極（図示せず）を設けると、
Si−MOSFETで実現されている基本バイアス電極として使
うこともできる。FET（Ａ）を用いる場合、ｐ型GaAl層4
1（エピタキシャル成長で作る場合にはバイポーラトラ
ンジスタ（Ｂ）のコレクタ層）は必ずしも必要でなく、
時には寄生容量の発生等、FET動作に悪影響を与える場
合がある。その場合には、コレクタ量に対応するｎ型Ga
As層は基板内に選択的に形成し、FET（Ａ）部分にはｐ
型GaAs層41は全く形成しないか、ゲート電極23の直下に
だけｐ型GaAs層41を形成する等の、目的に応じた工夫を
することができる。
に示したように、p+型GaAs41、アンドープ（または高純
度）GaAs42、アンドープ（高純度）AlGaAs43′、ｎ型Al
GaAs43、p+AlGaAs45、p+GaAs46をMBE（分子線エピタキ
シー法）またはMOCVD（有機金属熱分解法）などの原子
レベルでの制御性をもつ結晶成長技術を用いて、エピタ
キシャル成長する。その後CCl2F2、Heの混合ガスを用い
た反応性イオンエッチング（RIE）で半絶縁性基板40に
達するまでエッチングを行い、FET部分（Ａ）バイポー
ラトランジスタ部分（Ｂ）との素子間分離を行った。素
子間分離は基板内までエッチングする場合もある。つぎ
に通常のリソグラフィ技術と電極形成技術とを用いて、
第１図（ｂ）に示すように、選択ドープヘテロ接合型FE
T（Ａ）と２次元電子ガスバイポーラトランジスタ
（Ｂ）とを、同一基板上に形成した。２次元電子ガス層
59は、AlGaAs43′とアンドープGaAs42とのヘテロ接合界
面GaAs側に形成され、膜厚は100Å程度である。図中、2
1、22は２次元電子ガスに対してオーミック接触をする
ソース・ドレイン電極であり、23はゲート電極である。
上記実施例では、FET（Ａ）のゲート電極23とバイポー
ラトランジスタ（Ｂ）のエミッタ電極25とが、ｐ型GaAs
層46上に形成されたオーミック電極であり、プロセス工
程中の同一時に形成できるという長所がある。ただし、
これは本質的なものではなく、２次元電子ガス59を制御
できる電極であればどのような型のものでもよい。例え
ば、ｐ−GaAs46、ｐ−AlGaAs45を除去し、ｎ−AlGaAs43
にショットキーゲート金属を形成してゲート電極として
もよい。一方、バイポーラトランジスタ（Ｂ）の電極
は、２次元電子ガス59にオーミック接触するベース電極
24（FETのソース・ドレイン電極形成時に、同時に作成
できる）、p+GaAs41にオーミック接触するコレクタ電極
26、最上層ｐ−GaAs46にオーミック接触するエミッタ電
極25である。選択ドープヘテロ接合型FET（Ａ）の能動
層下のｐ型GaAs41に制御電極（図示せず）を設けると、
Si−MOSFETで実現されている基本バイアス電極として使
うこともできる。FET（Ａ）を用いる場合、ｐ型GaAl層4
1（エピタキシャル成長で作る場合にはバイポーラトラ
ンジスタ（Ｂ）のコレクタ層）は必ずしも必要でなく、
時には寄生容量の発生等、FET動作に悪影響を与える場
合がある。その場合には、コレクタ量に対応するｎ型Ga
As層は基板内に選択的に形成し、FET（Ａ）部分にはｐ
型GaAs層41は全く形成しないか、ゲート電極23の直下に
だけｐ型GaAs層41を形成する等の、目的に応じた工夫を
することができる。
上記実施例では、同一エピタキシャル成長で同一ヘテロ
接合層に蓄積する２次元状担体を、一方では電界効果型
トランジスタ（Ａ）の能動層として用い、他方ではバイ
ポーラトランジスタ（Ｂ）のベース層として用いてい
る。しかし、これらは必ずしも必要でなく、いくつかの
ヘテロ接合を形成し、異る層に蓄積する２次元状担体
を、電界効果型トランジスタの能動層として用いる他に
バイポーラトランジスタのベース層として利用してもよ
い。
接合層に蓄積する２次元状担体を、一方では電界効果型
トランジスタ（Ａ）の能動層として用い、他方ではバイ
ポーラトランジスタ（Ｂ）のベース層として用いてい
る。しかし、これらは必ずしも必要でなく、いくつかの
ヘテロ接合を形成し、異る層に蓄積する２次元状担体
を、電界効果型トランジスタの能動層として用いる他に
バイポーラトランジスタのベース層として利用してもよ
い。
また、上記説明では２次元電子ガス層を用いた場合につ
いて記したが、２次元正孔ガス層を用いて上記の発明を
形成してもよい。これら２次元担体をバイポーラトラン
ジスタのベース層としても、電界効果トランジスタの能
動層としても用いる本発明は、一般的には第１表に示す
組合わせが存在する。
いて記したが、２次元正孔ガス層を用いて上記の発明を
形成してもよい。これら２次元担体をバイポーラトラン
ジスタのベース層としても、電界効果トランジスタの能
動層としても用いる本発明は、一般的には第１表に示す
組合わせが存在する。
上記のように、２次元状担体（あるいはそれに準じる
層）をバイポーラトランジスタして利用する場合におけ
るトランジスタ記号を第２図（ａ）、（ｂ）に示す。ベ
ース層として（ａ）は２次元状電子層を用いる場合、
（ｂ）は２次元状正孔層を用いる場合のトランジスタ記
号に対応している。図におけるＥ、Ｂ、Ｃはそれぞれエ
ミッタ、ベース、コレクタを示す。また２次元状担体を
電界効果型トランジスタとして用いる場合のトランジス
タ記号を、第２図（ｃ）、（ｄ）、（ｅ）、（ｆ）に示
す。この場合も２次元電子層を用いる場合（（ｃ）、
（ｅ））と、２次元正孔層を用いる場合（（ｄ）、
（ｆ））とに分けられる。またゲート電圧OVで、チャン
ネル層が開いているデプレション型（（ｃ）、（ｄ））
と、チャンネル層が閉じているエンハンスメント型
（（ｅ）、（ｆ））とに分けられるのは、通常のFETと
同様である。図におけるＳ、Ｇ、Ｄはそれぞれソース、
ゲート、ドレイン電極であり、基板バイアス電極Ｂは用
いない場合には省略する。
層）をバイポーラトランジスタして利用する場合におけ
るトランジスタ記号を第２図（ａ）、（ｂ）に示す。ベ
ース層として（ａ）は２次元状電子層を用いる場合、
（ｂ）は２次元状正孔層を用いる場合のトランジスタ記
号に対応している。図におけるＥ、Ｂ、Ｃはそれぞれエ
ミッタ、ベース、コレクタを示す。また２次元状担体を
電界効果型トランジスタとして用いる場合のトランジス
タ記号を、第２図（ｃ）、（ｄ）、（ｅ）、（ｆ）に示
す。この場合も２次元電子層を用いる場合（（ｃ）、
（ｅ））と、２次元正孔層を用いる場合（（ｄ）、
（ｆ））とに分けられる。またゲート電圧OVで、チャン
ネル層が開いているデプレション型（（ｃ）、（ｄ））
と、チャンネル層が閉じているエンハンスメント型
（（ｅ）、（ｆ））とに分けられるのは、通常のFETと
同様である。図におけるＳ、Ｇ、Ｄはそれぞれソース、
ゲート、ドレイン電極であり、基板バイアス電極Ｂは用
いない場合には省略する。
つぎに本発明による半導体装置の有効性を、種々の応用
例を用いて説明する。
例を用いて説明する。
第３図（ａ）〜（ｄ）は、本発明のバイポーラトランジ
スタと電界効果型トランジスタとを用いた、基本インバ
ータ回路の例を示す。図中ＲＢはベースへの直列抵抗
で、電流を安定にさせるために設定してある。ＲＢがあ
る場合第３図のようなインバータを用いて、RTL（Regis
tor Transistor Logic）を通常のように構成できる。Ｒ
Ｂがない場合は、上記インバータを用いてDCTL（Direct
Coupled Transistor Logic）が形成できるのは通常の
回路と同様である。
スタと電界効果型トランジスタとを用いた、基本インバ
ータ回路の例を示す。図中ＲＢはベースへの直列抵抗
で、電流を安定にさせるために設定してある。ＲＢがあ
る場合第３図のようなインバータを用いて、RTL（Regis
tor Transistor Logic）を通常のように構成できる。Ｒ
Ｂがない場合は、上記インバータを用いてDCTL（Direct
Coupled Transistor Logic）が形成できるのは通常の
回路と同様である。
上記のように、バイポーラトランジスタの負荷としてＤ
−FETを用いる長所は、第３図（ａ）に示すインバータ
の回路動作から明らかである。バイポーラトランジスタ
と電界効果型トランジスタのジメンションを適当に選ぶ
ことにより、良好なインバータ特性を示し、回路遅延時
間を大幅に小さくすることができる。回路遅延時間を改
善できる理由は、電界効果型トランジスタＤ−FET負荷
を用いる場合とほとんど同じであるが、２次元状担体を
ベース層として用いるバイポーラトランジスタの場合
は、飽和領域における小数キャリアの蓄積効果が通常の
バイポーラトランジスタに較べて著しく小さく、回路構
成にとって極めて有利である。
−FETを用いる長所は、第３図（ａ）に示すインバータ
の回路動作から明らかである。バイポーラトランジスタ
と電界効果型トランジスタのジメンションを適当に選ぶ
ことにより、良好なインバータ特性を示し、回路遅延時
間を大幅に小さくすることができる。回路遅延時間を改
善できる理由は、電界効果型トランジスタＤ−FET負荷
を用いる場合とほとんど同じであるが、２次元状担体を
ベース層として用いるバイポーラトランジスタの場合
は、飽和領域における小数キャリアの蓄積効果が通常の
バイポーラトランジスタに較べて著しく小さく、回路構
成にとって極めて有利である。
上記応用例では、本発明のトランジスタ構成を用いてイ
ンバータを形成したが、バイポーラトランジスタ部分
は、Si−バイポーラトランジスタでもよいし、通常のヘ
テロバイポーラトランジスタでもよい。また、負荷とし
て用いる電界効果型トランジスタは、本発明のトランジ
スタに限る必要はなく、Siにおけるデプレション型MOSF
ETでもよく、デプレション型MESFETを用いてもよい。
ンバータを形成したが、バイポーラトランジスタ部分
は、Si−バイポーラトランジスタでもよいし、通常のヘ
テロバイポーラトランジスタでもよい。また、負荷とし
て用いる電界効果型トランジスタは、本発明のトランジ
スタに限る必要はなく、Siにおけるデプレション型MOSF
ETでもよく、デプレション型MESFETを用いてもよい。
また、上記のような基本インバータを用いて、メモリセ
ルを構成することもできる。
ルを構成することもできる。
つぎに本発明の半導体装置を用いてCML（Current Mode
Logic）またはFCL（Emitter Coupled Logic）を構成す
る場合の基本インバータを、第４表に示す。上記応用例
から明らかな通り、前記応用例で示した基本インバータ
を組合わせてCML基本インバータを構成している。この
ようなCMLインバータではベース抵抗を小さくできるこ
とによって、抵抗、負荷のCMLインバータに較べ、GaAs/
AlGaAsヘテロ接合を用いる場合は、常温で1/2〜1/3、77
゜Ｋで1/3〜1/4の遅延時間が短縮される。
Logic）またはFCL（Emitter Coupled Logic）を構成す
る場合の基本インバータを、第４表に示す。上記応用例
から明らかな通り、前記応用例で示した基本インバータ
を組合わせてCML基本インバータを構成している。この
ようなCMLインバータではベース抵抗を小さくできるこ
とによって、抵抗、負荷のCMLインバータに較べ、GaAs/
AlGaAsヘテロ接合を用いる場合は、常温で1/2〜1/3、77
゜Ｋで1/3〜1/4の遅延時間が短縮される。
本発明の半導体装置をTTL（Transistor Transistor Log
ic）のゲート回路に用いた場合の応用例を第５図に示
す。上記の他、従来のバイポーラトランジスタを用いる
回路において、負荷抵抗の部分を、本発明による２次元
状担体をFETの能動層に用いる電界効果型トランジスタ
におきかえることによって、高速化することが可能にな
る。
ic）のゲート回路に用いた場合の応用例を第５図に示
す。上記の他、従来のバイポーラトランジスタを用いる
回路において、負荷抵抗の部分を、本発明による２次元
状担体をFETの能動層に用いる電界効果型トランジスタ
におきかえることによって、高速化することが可能にな
る。
上記のように本発明による半導体装置は、同一基板内の
半導体のヘテロ接合界面に形成される２次元状担体を、
電界効果型トランジスタの能動層として用いる選択ドー
プヘテロ接合型トランジスタと、上記２次元状担体をバ
イポーラトランジスタのベース層として用いるヘテロ接
合型バイポーラトランジスタとを上記基板内にそれぞれ
１個以上形成して結合したことにより、同一基板上に容
易にｎチャンネルFETとpnpバイポーラトランジスタを形
成することができ、回路構成上の長所を引き出すことに
効果がある。
半導体のヘテロ接合界面に形成される２次元状担体を、
電界効果型トランジスタの能動層として用いる選択ドー
プヘテロ接合型トランジスタと、上記２次元状担体をバ
イポーラトランジスタのベース層として用いるヘテロ接
合型バイポーラトランジスタとを上記基板内にそれぞれ
１個以上形成して結合したことにより、同一基板上に容
易にｎチャンネルFETとpnpバイポーラトランジスタを形
成することができ、回路構成上の長所を引き出すことに
効果がある。
特にECL（emitter coupled logic）回路においては、負
荷抵抗を２次元状担体を用いるFETを使用したため、従
来のHBTに較べて２倍の高速性を引き出すことができ
た。さらに、77゜Ｋに温度を下げることによって、通常
の３〜４倍の高速性を引き出すことができた。
荷抵抗を２次元状担体を用いるFETを使用したため、従
来のHBTに較べて２倍の高速性を引き出すことができ
た。さらに、77゜Ｋに温度を下げることによって、通常
の３〜４倍の高速性を引き出すことができた。
第１図は本発明による半導体装置の一実施例を示す断面
図で、（ａ）は半導体膜の積層状態を示す図、（ｂ）は
FET/バイポーラトランジスタの形成状態を示す図、第２
図（ａ）〜（ｆ）は本発明の半導体装置の構成方法をそ
れぞれ示す図、第３図および第４図は本発明の半導体装
置の応用例を示す図、第５図（ａ）〜（ｄ）は本発明の
半導体装置を、それぞれTTLのゲート回路に用いた応用
例を示す図、第６図（ａ）はバイポーラインバータ回路
を示す図、（ｂ）は上記インバータ回路の静特性を示す
図、第７図は従来のFETとバイポーラトランジスタの集
積方法を示す図、第８図（ａ）はバイポーラトランジス
タ主要部分の断面図、（ｂ）は上記（ａ）に対応するエ
ネルギーバンド図である。 40……基板、42……アンドープGaAs層 43′……アンドープAlGaAs層 59……２次元電子ガス層 Ａ……電界効果トランジスタ Ｂ……バイポーラトランジスタ
図で、（ａ）は半導体膜の積層状態を示す図、（ｂ）は
FET/バイポーラトランジスタの形成状態を示す図、第２
図（ａ）〜（ｆ）は本発明の半導体装置の構成方法をそ
れぞれ示す図、第３図および第４図は本発明の半導体装
置の応用例を示す図、第５図（ａ）〜（ｄ）は本発明の
半導体装置を、それぞれTTLのゲート回路に用いた応用
例を示す図、第６図（ａ）はバイポーラインバータ回路
を示す図、（ｂ）は上記インバータ回路の静特性を示す
図、第７図は従来のFETとバイポーラトランジスタの集
積方法を示す図、第８図（ａ）はバイポーラトランジス
タ主要部分の断面図、（ｂ）は上記（ａ）に対応するエ
ネルギーバンド図である。 40……基板、42……アンドープGaAs層 43′……アンドープAlGaAs層 59……２次元電子ガス層 Ａ……電界効果トランジスタ Ｂ……バイポーラトランジスタ
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.6 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｈ０１Ｌ 29/73 (56)参考文献 特開 昭59−31072（ＪＰ，Ａ) 特開 昭59−112659（ＪＰ，Ａ) ＮＩＫＫＥＩ ＥＩＥＣＴＲＯＮＩＣＳ 1984．11．５，Ｐ．90〜94
Claims (4)
- 【請求項１】化合物半導体基板上に順次積層して形成さ
れた第１導電型を有する第１の化合物半導体層、高抵抗
の第２の化合物半導体層、当該第２の化合物半導体層と
は異なる組成を有し、かつ、上記第１導電型とは逆の第
２導電型を有する第３の化合物半導体層および上記第１
導電型を有する第４の化合物半導体層を少なくとも具備
し、上記第１、第２、第３および第４の化合物半導体層
からなる積層膜は、第１および第２の領域に互いに分離
されており、上記第１の領域には、上記第２の化合物半
導体層と上記第３の化合物半導体層の間のヘテロ接合面
に形成される二次元状担体を能動層とする電界効果トラ
ンジスタが形成され、上記第２の領域には、上記二次元
状担体をベースとするヘテロ接合型バイポーラトランジ
スタが形成されていることを特徴とする半導体装置。 - 【請求項２】上記第１の領域における上記第４の化合物
半導体層の上には、上記第１導電型を有する低抵抗の第
５の化合物半導体層を介してゲート電極が形成され、上
記第３の化合物半導体層にそれぞれ電気的に接続され
た、ソース電極およびドレイン電極が形成されているこ
とを特徴とする特許請求の範囲第１項記載の半導体装
置。 - 【請求項３】上記第２の領域における上記第４の化合物
半導体層の上には、上記第１導電型を有する低抵抗の第
５の化合物半導体層を介してエミッタ電極が形成され、
上記第３および上記第１の化合物半導体層にそれぞれ電
気的に接続されたベース電極およびコレクタ電極が形成
されていることを特徴とする特許請求の範囲第１項若し
くは第２項記載の半導体装置。 - 【請求項４】上記第２の化合物半導体層と上記第３の化
合物半導体層の間には、高低抵抗の第６の化合物半導体
層が介在していることを特徴とする特許請求の範囲第１
項から第３項のいずれか一に記載の半導体装置。
Priority Applications (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61040244A JPH0763051B2 (ja) | 1986-02-27 | 1986-02-27 | 半導体装置 |
| DE8686904403T DE3686944T2 (de) | 1985-07-26 | 1986-07-23 | Halbleiteranordnung. |
| EP86904403A EP0240567B1 (en) | 1985-07-26 | 1986-07-23 | Semiconductor device |
| PCT/JP1986/000391 WO1987000692A1 (en) | 1985-07-26 | 1986-07-23 | Semiconductor device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61040244A JPH0763051B2 (ja) | 1986-02-27 | 1986-02-27 | 半導体装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS62199049A JPS62199049A (ja) | 1987-09-02 |
| JPH0763051B2 true JPH0763051B2 (ja) | 1995-07-05 |
Family
ID=12575295
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP61040244A Expired - Fee Related JPH0763051B2 (ja) | 1985-07-26 | 1986-02-27 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0763051B2 (ja) |
Families Citing this family (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0314836A1 (en) * | 1987-11-06 | 1989-05-10 | Max-Planck-Gesellschaft zur Förderung der Wissenschaften e.V. | Semiconductor device in particular a hot electron transistor |
| JP3087370B2 (ja) * | 1991-09-10 | 2000-09-11 | 株式会社日立製作所 | 高速論理回路 |
| JP3323544B2 (ja) * | 1992-08-21 | 2002-09-09 | 株式会社日立製作所 | 半導体装置 |
| US20050104132A1 (en) | 2001-01-23 | 2005-05-19 | Tsutomu Imoto | Semiconductor device and manufacturing method thereof |
Family Cites Families (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5931072A (ja) * | 1982-08-16 | 1984-02-18 | Nippon Telegr & Teleph Corp <Ntt> | 高移動度電界効果トランジスタ |
| JPS59112659A (ja) * | 1982-12-17 | 1984-06-29 | Fujitsu Ltd | 半導体集積回路装置の製造方法 |
-
1986
- 1986-02-27 JP JP61040244A patent/JPH0763051B2/ja not_active Expired - Fee Related
Non-Patent Citations (1)
| Title |
|---|
| ＮＩＫＫＥＩＥＩＥＣＴＲＯＮＩＣＳ１９８４．１１．５，Ｐ．９０〜９４ |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS62199049A (ja) | 1987-09-02 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |