JPS59112659A - 半導体集積回路装置の製造方法 - Google Patents
半導体集積回路装置の製造方法Info
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- JPS59112659A JPS59112659A JP22279982A JP22279982A JPS59112659A JP S59112659 A JPS59112659 A JP S59112659A JP 22279982 A JP22279982 A JP 22279982A JP 22279982 A JP22279982 A JP 22279982A JP S59112659 A JPS59112659 A JP S59112659A
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Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/80—Field effect transistors with field effect produced by a PN or other rectifying junction gate, i.e. potential-jump barrier
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
ｔａｌ 発明の技術分野
本発明は半導体集積回路装置のホ′Ｊ造力法Ｇ、二係り
、特に化合物半導体基板上に複数種類の半導体素子を構
成する集積回路装置の製造方法に関する。
、特に化合物半導体基板上に複数種類の半導体素子を構
成する集積回路装置の製造方法に関する。
（ｂｌ 従来技術と問題点
従来の化合物半導体よりなる半導体集ｉｓ’（回路装置
を構成する電昇効果型素子（以下Ｆ Ｅ Ｔ素子と略記
する）１例えばＧａＡｓ Ｆ ｔＦ、 Ｔ素子は、通
常クロム（Ｃｒ）添加或いはノンドープの半絶縁性基板
に、シリコン（Ｓｉ）をイオン注入して動作層とソース
及びトレイン領域を形成することにより製作されている
。
を構成する電昇効果型素子（以下Ｆ Ｅ Ｔ素子と略記
する）１例えばＧａＡｓ Ｆ ｔＦ、 Ｔ素子は、通
常クロム（Ｃｒ）添加或いはノンドープの半絶縁性基板
に、シリコン（Ｓｉ）をイオン注入して動作層とソース
及びトレイン領域を形成することにより製作されている
。
ＦＥＴのピンチオフ電圧等の電気的特性は、主動作層の
濃度及び厚さに強く依存する。上記製造方法では、イオ
ン注入法の制御性が良いことから動作ｊ愕の濃度は良好
に制御し得るが、半絶縁性基板内におけるＣｒの面内分
布が均一でないため、動作層の厚さに変動を生じやすい
。
濃度及び厚さに強く依存する。上記製造方法では、イオ
ン注入法の制御性が良いことから動作ｊ愕の濃度は良好
に制御し得るが、半絶縁性基板内におけるＣｒの面内分
布が均一でないため、動作層の厚さに変動を生じやすい
。
一方、半導体レーザ装置等の光半導体素子とＦＥ ｉ’
素了とが同一基板上に配設された化合物半導体集積回路
装置（１−Ｃ）は、均一な濃度分布か得られる液相エピ
クキシアル成長法により、光半導体装置に必要な−・テ
ロ接合を形成し、ＦＥＴ形成領域においては」二記エピ
クキノアル成長層を所定の厚さにエノチンクして動作層
を形成する。この場合は液相エピタキシアル成、Ｌ Ｉ
ＩＲ厚及びエツチング量とも、制御精度は十分でないた
め、やはり動作ＩＦｆの１＋４さにバラツキを生じる。
素了とが同一基板上に配設された化合物半導体集積回路
装置（１−Ｃ）は、均一な濃度分布か得られる液相エピ
クキシアル成長法により、光半導体装置に必要な−・テ
ロ接合を形成し、ＦＥＴ形成領域においては」二記エピ
クキノアル成長層を所定の厚さにエノチンクして動作層
を形成する。この場合は液相エピタキシアル成、Ｌ Ｉ
ＩＲ厚及びエツチング量とも、制御精度は十分でないた
め、やはり動作ＩＦｆの１＋４さにバラツキを生じる。
また、近年半一１７体素子の集積化に伴い、ｌチップに
いくつもの電気的特性の異なるＦＥＴ素イを形成するご
とが試みられている。この各々特性の異なるＦＥＴ素子
をイオン注入法を用いて形成すると、厚さの異なる動作
層を形成するにあっては、各素子毎にそれぞれ異なる加
速鼠てイオンを打ら込むかまたは各素子毎にマスクの厚
さを変えて打ぢ込むことにより行われ、他方濃度の異な
る動作層を形成するにあっては、各素子毎に注入量を変
えて打ち込み、それぞれ電気的特性の異なるＦＥ゛Ｉ゛
素子を形成しなければならない。更に、イオン注入では
マスクを用いなければならないため、マスクの除去に手
間がかかり、且つイオンを活性化するためのアニール処
理を施さなりれはならない等工程が繁雑となるという問
題がある。なお、イオン注入の持つ欠点であるが、イオ
ン注入で動作層を形成すると、動作層に欠陥が生し易く
、所望の電気的特性を有するＦ ＩＥ Ｔ素子を形成す
ることは困難である。
いくつもの電気的特性の異なるＦＥＴ素イを形成するご
とが試みられている。この各々特性の異なるＦＥＴ素子
をイオン注入法を用いて形成すると、厚さの異なる動作
層を形成するにあっては、各素子毎にそれぞれ異なる加
速鼠てイオンを打ら込むかまたは各素子毎にマスクの厚
さを変えて打ぢ込むことにより行われ、他方濃度の異な
る動作層を形成するにあっては、各素子毎に注入量を変
えて打ち込み、それぞれ電気的特性の異なるＦＥ゛Ｉ゛
素子を形成しなければならない。更に、イオン注入では
マスクを用いなければならないため、マスクの除去に手
間がかかり、且つイオンを活性化するためのアニール処
理を施さなりれはならない等工程が繁雑となるという問
題がある。なお、イオン注入の持つ欠点であるが、イオ
ン注入で動作層を形成すると、動作層に欠陥が生し易く
、所望の電気的特性を有するＦ ＩＥ Ｔ素子を形成す
ることは困難である。
（ｃｌ 発明の目的
本発明の目的は上記問題点を解消し、動作層の厚さを良
好に制御出来、且つ製造容易な化合物半導体よりなる半
導体素子の改良された年債構造を提供することにある。
好に制御出来、且つ製造容易な化合物半導体よりなる半
導体素子の改良された年債構造を提供することにある。
（ｄ） 発明の構成
本発明の特徴は、化合物半導体よりなる半絶縁性基板上
に、化合物半導体よりなる主動作層と、該主動作層とは
異なる半導体材料からなるエノチンク］ｑ止屓とを交互
に積層し、次いて前記主動作層と前記エツチング阻止層
との積層体を選択的に除去して前記半絶縁性基板上に厚
さの異なる動作領域を複数予形成する工程を含むことに
ある。
に、化合物半導体よりなる主動作層と、該主動作層とは
異なる半導体材料からなるエノチンク］ｑ止屓とを交互
に積層し、次いて前記主動作層と前記エツチング阻止層
との積層体を選択的に除去して前記半絶縁性基板上に厚
さの異なる動作領域を複数予形成する工程を含むことに
ある。
＋ｅｌ 発明の実施例
以下本発明の一実施例をその製造工程の順に、第１図〜
第６図の要部断面図を用いて説明する。
第６図の要部断面図を用いて説明する。
本実施例では、同一基板上に薄い動作層を有する第１の
ＦＥＴ素子（ＦＥＴ−１）と、厚い動作層を有する第２
のＦＥＴ素子（ＦＥＴ−ＩＩ）との２種のＦＥＴ素子を
具備してなるＧａＡｓ１Ｃを製造する例を掲りて説明す
る。
ＦＥＴ素子（ＦＥＴ−１）と、厚い動作層を有する第２
のＦＥＴ素子（ＦＥＴ−ＩＩ）との２種のＦＥＴ素子を
具備してなるＧａＡｓ１Ｃを製造する例を掲りて説明す
る。
まず第１図に示すように、半絶縁性Ｇａ眞基板１上に、
分子線エピクキシアル成ｍ Ｈｖｌ ｌ（Ｅ）法或いは
有機金属化学気相成長（ＭＯＣＶＩ〕）法を用いて、ノ
ンドープのＧａＡｓまたはＡＩＧａＡＳよりなるバッフ
ァ層２．ｒｌ型ＧａＡｓよりなる第１の主動作層３゜ｎ
型の八しＧ ａ ＋−ｘ八ｓへｘ〜０．３）よりなるエ
ツチング阻止１＝４．ｎ型のＧａＡｓよりなる第２の主
動作層５を順次成長させる。上記第１及び第２の主動作
ＩＦ５３．５の不純物濃度ｎはＩ Ｘ １０” （ｃ
ｍ” ） 、第１の主動作層３の厚さｄ３は０．２（７
１１丁１〕、第２の主動作ＩＮ ５の厚さｄ、は０．１
〔μｍ）とする。
分子線エピクキシアル成ｍ Ｈｖｌ ｌ（Ｅ）法或いは
有機金属化学気相成長（ＭＯＣＶＩ〕）法を用いて、ノ
ンドープのＧａＡｓまたはＡＩＧａＡＳよりなるバッフ
ァ層２．ｒｌ型ＧａＡｓよりなる第１の主動作層３゜ｎ
型の八しＧ ａ ＋−ｘ八ｓへｘ〜０．３）よりなるエ
ツチング阻止１＝４．ｎ型のＧａＡｓよりなる第２の主
動作層５を順次成長させる。上記第１及び第２の主動作
ＩＦ５３．５の不純物濃度ｎはＩ Ｘ １０” （ｃ
ｍ” ） 、第１の主動作層３の厚さｄ３は０．２（７
１１丁１〕、第２の主動作ＩＮ ５の厚さｄ、は０．１
〔μｍ）とする。
またエツチング阻止層４の厚さｔは〜 １００〔入〕あ
れば良く、本実施例では凡そ １００ （人〕、不純物
濃度ｎばＩ Ｘ １０１７１０１７（Ｃ）とした。
れば良く、本実施例では凡そ １００ （人〕、不純物
濃度ｎばＩ Ｘ １０１７１０１７（Ｃ）とした。
なお上記各層の成長方法は、液相エピクキシアル成長法
、化学気相成長（ＣＶ Ｄ）法等を用いることも出来る
が、ＭＢＥ法或いはＭ ＯＣＶ ｌ）法は成長膜の厚さ
の制御性が優れているので、十記説明の如（これを用い
ることにより、各層の厚ざを極めて精度良く形成できる
。
、化学気相成長（ＣＶ Ｄ）法等を用いることも出来る
が、ＭＢＥ法或いはＭ ＯＣＶ ｌ）法は成長膜の厚さ
の制御性が優れているので、十記説明の如（これを用い
ることにより、各層の厚ざを極めて精度良く形成できる
。
次いで第２図に示す如く、化学気相成長（ＣＶＤ）法或
いはスパック法等により、絶縁膜例えば二酸化シリコン
（−３ｉ０２）膜６を被着せしめ、その上にＦ Ｅ Ｔ
−１１の形成領域を被覆しその他の部分を開口部とする
レジスト膜７を形成し、これをマスクとして上記５ｉ０
２膜６を選択的に除去して開口８を形成する。
いはスパック法等により、絶縁膜例えば二酸化シリコン
（−３ｉ０２）膜６を被着せしめ、その上にＦ Ｅ Ｔ
−１１の形成領域を被覆しその他の部分を開口部とする
レジスト膜７を形成し、これをマスクとして上記５ｉ０
２膜６を選択的に除去して開口８を形成する。
次いで第３図に示すように、このレジスト膜７及び５ｉ
０２膜１％ｉ６をマスクとして、」二記第２の主動作層
５を選択的に除去して当該部分のエソチンク阻止層４を
露出せしめる。この選択的エツチングは、エノチンク液
として過酸化水素（Ｈ２Ｏ２）とアンモニア（ＮＨ４０
Ｈ）との混合液、或いは過酸化水素（Ｈ２Ｏ２）と苛性
ソータ （ＮａＯＨ）との混合液による湿式エツチング
法、またはＣＣａ２Ｆ２とト（ｅとの混合基体を反応ガ
スとするトライエノチンク法等により実施し得る。但し
、集積回路装置のように多数の微細パターンが高密度に
配設される半導体装置の製造方法としては、均−性及び
再現性の優れたＩ・ライエツチング法を用いるのか望ま
しい。
０２膜１％ｉ６をマスクとして、」二記第２の主動作層
５を選択的に除去して当該部分のエソチンク阻止層４を
露出せしめる。この選択的エツチングは、エノチンク液
として過酸化水素（Ｈ２Ｏ２）とアンモニア（ＮＨ４０
Ｈ）との混合液、或いは過酸化水素（Ｈ２Ｏ２）と苛性
ソータ （ＮａＯＨ）との混合液による湿式エツチング
法、またはＣＣａ２Ｆ２とト（ｅとの混合基体を反応ガ
スとするトライエノチンク法等により実施し得る。但し
、集積回路装置のように多数の微細パターンが高密度に
配設される半導体装置の製造方法としては、均−性及び
再現性の優れたＩ・ライエツチング法を用いるのか望ま
しい。
なお木］−稈において、エソチンク阻ｔｌｌ晋４の混晶
比かｘ＝０．３のとき、トライエノチンク法に対するＪ
−ノチング阻１に１層４の被エツチング連瓜は第２の主
動作層５のそれの凡そ１／２０（ｌと３口５：、に遅い
ので、ｆｆ５２の主動作層５のめを選択的に除去するこ
とか可能である。しかし本工程を湿式エツチング法によ
り実施した場合には、」−）千ンクｌｉ１■止闇４の厚
さは５００〔人〕程度必要となる。
比かｘ＝０．３のとき、トライエノチンク法に対するＪ
−ノチング阻１に１層４の被エツチング連瓜は第２の主
動作層５のそれの凡そ１／２０（ｌと３口５：、に遅い
ので、ｆｆ５２の主動作層５のめを選択的に除去するこ
とか可能である。しかし本工程を湿式エツチング法によ
り実施した場合には、」−）千ンクｌｉ１■止闇４の厚
さは５００〔人〕程度必要となる。
本上程に説明により明らかな如く、エツチング阻止層４
と第１．第２の主動作層３，５とは、」−ソヂング剤が
異なる、即も選択エノチンクｉｉＪ能ノ、「材料の組合
せとすることが必要である。
と第１．第２の主動作層３，５とは、」−ソヂング剤が
異なる、即も選択エノチンクｉｉＪ能ノ、「材料の組合
せとすることが必要である。
次いで第４図に示すように、レツス１膜７を除去した後
、上記露出せるエツチング阻止層４」−にＦｌう′Ｉ−
叫の形成領域を被覆−４−るＳ ｉ （１７ｌｌ費９を
形成する。
、上記露出せるエツチング阻止層４」−にＦｌう′Ｉ−
叫の形成領域を被覆−４−るＳ ｉ （１７ｌｌ費９を
形成する。
次いで第５図に示すように、」−記５ｉ０２ ＩＱ ［
ｉ及び９をマスクとし゛色素子間絶縁分離領域形成部に
バッファ層２に達する溝１０を形成する。本工程はまず
弗酸（ＩＩＦ）で処理することによりエツチング阻止１
行４表面に形成された薄い酸化膜（図示せず）を除去し
た後、硫酸（Ｉ２ ＳＯ４）と過酸化水素（Ｉ２０２
）と水（夏−Ｉ２０）との混合液を用いてエツチングを
施し、表面を露出せるエツチング阻止層４．その下部の
第１の主動作層３．更にその下層のバッファ層２の−Ｑ
ｌ（を除去することにより実施出来る。
ｉ及び９をマスクとし゛色素子間絶縁分離領域形成部に
バッファ層２に達する溝１０を形成する。本工程はまず
弗酸（ＩＩＦ）で処理することによりエツチング阻止１
行４表面に形成された薄い酸化膜（図示せず）を除去し
た後、硫酸（Ｉ２ ＳＯ４）と過酸化水素（Ｉ２０２
）と水（夏−Ｉ２０）との混合液を用いてエツチングを
施し、表面を露出せるエツチング阻止層４．その下部の
第１の主動作層３．更にその下層のバッファ層２の−Ｑ
ｌ（を除去することにより実施出来る。
吹いてマスクとして用いた５ｉｏ２１Ｆ４６及び９を除
去し、第６図に見られる如く第２の主動作層５及びエツ
チング阻止層４表面に、それぞれとシヨ／１−キ接触す
るゲート電極１１．オーミック接触するソース電極１２
及びドレイン電極１３を形成して、Ｇ ａ Ａ ｓ ＝
ｐｍ体集積回路装置が完成する。
去し、第６図に見られる如く第２の主動作層５及びエツ
チング阻止層４表面に、それぞれとシヨ／１−キ接触す
るゲート電極１１．オーミック接触するソース電極１２
及びドレイン電極１３を形成して、Ｇ ａ Ａ ｓ ＝
ｐｍ体集積回路装置が完成する。
以上のようにして本実施例により得られた半導体集積回
路装置は、第１の主動作ＩＭ ３とエツチング阻止層４
とからなる二重層を動作層とするＦＥＴ−１と、第１の
主動作層３．エツチング阻止層４、第２の主動作層５と
からなる三重層即ち、厚さか約０．３〔μｍ〕の動作層
を有するＦ Ｉ式’Ｆ−１１という、動作層の厚さの異
なる２種類の素子をイｊする。ここ−ζそれぞれのＩｉ
Ｅ Ｔのピンチオフ電圧はＦ１屹Ｔ−１が−２（Ｖ）
、 Ｆ ＩＥ′Ｆ−Ｉｌが−６〔Ｖ〕である。
路装置は、第１の主動作ＩＭ ３とエツチング阻止層４
とからなる二重層を動作層とするＦＥＴ−１と、第１の
主動作層３．エツチング阻止層４、第２の主動作層５と
からなる三重層即ち、厚さか約０．３〔μｍ〕の動作層
を有するＦ Ｉ式’Ｆ−１１という、動作層の厚さの異
なる２種類の素子をイｊする。ここ−ζそれぞれのＩｉ
Ｅ Ｔのピンチオフ電圧はＦ１屹Ｔ−１が−２（Ｖ）
、 Ｆ ＩＥ′Ｆ−Ｉｌが−６〔Ｖ〕である。
このよ・うに本実施例においてはＦ ｆＥ ′Ｔ’ −
１においては各電極と第１の主動作ＩＰｉ３との間に、
またＦ Ｅ ｉ’ −１１においては第１及び第２の主
１（１１作層３゜５のＩｉ４＋ａこ、八１ＧａＡｓより
なるエソチンク阻＋Ｊ：Ｉ？５４力・残留しているか、
このｌｆｆ１は第１及び第２の主動作層：３．５と同一
系の化合物半導体層で、導電型も同しｎ型であること、
厚さが）■い（〜 １００ （人〕）こと、これの誘電
率はＧａＡｓよりなる第１及び第２の主動作Ｈ３，５の
それとほぼ間しであることから、電圧を印加したときの
空乏層の伸ひ方に余り差かなく、従ってＦ Ｅ ’「の
動作に殆と影響かない。
１においては各電極と第１の主動作ＩＰｉ３との間に、
またＦ Ｅ ｉ’ −１１においては第１及び第２の主
１（１１作層３゜５のＩｉ４＋ａこ、八１ＧａＡｓより
なるエソチンク阻＋Ｊ：Ｉ？５４力・残留しているか、
このｌｆｆ１は第１及び第２の主動作層：３．５と同一
系の化合物半導体層で、導電型も同しｎ型であること、
厚さが）■い（〜 １００ （人〕）こと、これの誘電
率はＧａＡｓよりなる第１及び第２の主動作Ｈ３，５の
それとほぼ間しであることから、電圧を印加したときの
空乏層の伸ひ方に余り差かなく、従ってＦ Ｅ ’「の
動作に殆と影響かない。
このように本実施例によれは、動作層の厚さの制御性が
良く、しかも同一基板に動作層の厚さの異なる複数種類
のＦ Ｂ Ｉ’素子を極めて容易且つｉ１１現性良く製
作出来る。
良く、しかも同一基板に動作層の厚さの異なる複数種類
のＦ Ｂ Ｉ’素子を極めて容易且つｉ１１現性良く製
作出来る。
十記−実施例は、エツチング阻止層４を挟んで形成した
第１及び第２の２個の主動作層３．５を用いて、１３作
層が薄いＦＥＴ−１と動作層が厚いＦ Ｅ ′ｒ−Ｉ＋
の２種類の素子を形成した例を掲けて説明したが、本発
明はこれに限定されるものではなく、更に種々変形して
実施し得るものである。
第１及び第２の２個の主動作層３．５を用いて、１３作
層が薄いＦＥＴ−１と動作層が厚いＦ Ｅ ′ｒ−Ｉ＋
の２種類の素子を形成した例を掲けて説明したが、本発
明はこれに限定されるものではなく、更に種々変形して
実施し得るものである。
例えは第７図に見られる本発明の他の実施例は、」−記
一実施例における第１図に示す基板の上に、更にエノチ
ンク１；口止ｉ１４とその」二に第３の主動作ＪＦ５１
５を形成したものを用い、動作層の厚さがそれぞれ異な
るＦＥＴ−１，ＦＥ′Ｔ’−Ｉｌ、ＦＥ’ｒ−１１の３
種類の素子を有するＧａＡｓ半フ、７体集積回路装置を
形成する例である。
一実施例における第１図に示す基板の上に、更にエノチ
ンク１；口止ｉ１４とその」二に第３の主動作ＪＦ５１
５を形成したものを用い、動作層の厚さがそれぞれ異な
るＦＥＴ−１，ＦＥ′Ｔ’−Ｉｌ、ＦＥ’ｒ−１１の３
種類の素子を有するＧａＡｓ半フ、７体集積回路装置を
形成する例である。
」二記−実施例及び他の実施例は同一基板にＦ巳′ｒ素
子のみを形成した例であるが、本発明により、同一基板
に半導体レーザ素子のような光半導体素子、或いは抵抗
素子を、ＦＥＴ素子と共に具備する半導体集積回路装置
を製造することも可能である。
子のみを形成した例であるが、本発明により、同一基板
に半導体レーザ素子のような光半導体素子、或いは抵抗
素子を、ＦＥＴ素子と共に具備する半導体集積回路装置
を製造することも可能である。
（ｆ） 発明の効果
以−１−説明した如く本発明によれは、同−基１及」−
に１ＩｉｌＪ１’ｌ；劇の厚さの異なる複数にυ１１の
Ｆｌら′ｒ （４５子を具備する集積回路装置を、きわ
めて容易且つ再現性良くｊ傅作出来る。
に１ＩｉｌＪ１’ｌ；劇の厚さの異なる複数にυ１１の
Ｆｌら′ｒ （４５子を具備する集積回路装置を、きわ
めて容易且つ再現性良くｊ傅作出来る。
第１図〜第６図は本発明の一実施例を製造１．稈の順に
示す要部断面図、第７図は本発明の他の実施例を示１要
部断面図である。 図Ｇζおいて、１は化合物半導体よりなる゛ｌｉ絶縁性
基扱、２はパノフプ層、３． ５． １５は第１ｒＴｓ
２、第３の主動作層、４．１４はエツチング阻止層、Ｆ
）’、Ｔ−１，ＦｌコＴ−１１，１ｒＦミＴ−川はそれ
ぞれ動作ｊ朽の厚ざの異なる電界効果型半導体素子をボ
す。 ぞ ＦＦｌ−ｕ トヒ１−１ α ７ 図
示す要部断面図、第７図は本発明の他の実施例を示１要
部断面図である。 図Ｇζおいて、１は化合物半導体よりなる゛ｌｉ絶縁性
基扱、２はパノフプ層、３． ５． １５は第１ｒＴｓ
２、第３の主動作層、４．１４はエツチング阻止層、Ｆ
）’、Ｔ−１，ＦｌコＴ−１１，１ｒＦミＴ−川はそれ
ぞれ動作ｊ朽の厚ざの異なる電界効果型半導体素子をボ
す。 ぞ ＦＦｌ−ｕ トヒ１−１ α ７ 図
Claims (1)
- 化合物半導体よりなる半絶縁性基板上に、化合物半導体
よりなる主動作ｊ晋と、該主動作層とは異なる半導体＋
Ａ料からなるエノチンク阻止層とを交互に積層し、次い
で前記主動作層と前記ｊ−ノチンク阻止ＩＦｆとの積層
体を選択的に除去して前記半絶縁性基板上に厚さの異な
る動作ｈｎ域を複数ｒ形成する工程を含むことを特徴と
する半導体集積回路装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP22279982A JPS59112659A (ja) | 1982-12-17 | 1982-12-17 | 半導体集積回路装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP22279982A JPS59112659A (ja) | 1982-12-17 | 1982-12-17 | 半導体集積回路装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS59112659A true JPS59112659A (ja) | 1984-06-29 |
Family
ID=16788074
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP22279982A Pending JPS59112659A (ja) | 1982-12-17 | 1982-12-17 | 半導体集積回路装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS59112659A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS62199049A (ja) * | 1986-02-27 | 1987-09-02 | Hitachi Ltd | 半導体装置 |
| EP0348944A2 (en) * | 1988-06-28 | 1990-01-03 | Nec Corporation | Semiconductor device having compound semiconductor fet of E/D structure with high noise margin and method for manufacturing the same |
| US5192701A (en) * | 1988-03-17 | 1993-03-09 | Kabushiki Kaisha Toshiba | Method of manufacturing field effect transistors having different threshold voltages |
-
1982
- 1982-12-17 JP JP22279982A patent/JPS59112659A/ja active Pending
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS62199049A (ja) * | 1986-02-27 | 1987-09-02 | Hitachi Ltd | 半導体装置 |
| US5192701A (en) * | 1988-03-17 | 1993-03-09 | Kabushiki Kaisha Toshiba | Method of manufacturing field effect transistors having different threshold voltages |
| EP0348944A2 (en) * | 1988-06-28 | 1990-01-03 | Nec Corporation | Semiconductor device having compound semiconductor fet of E/D structure with high noise margin and method for manufacturing the same |
| EP0348944B1 (en) * | 1988-06-28 | 1997-10-22 | Nec Corporation | Semiconductor device having compound semiconductor fet of E/D structure with high noise margin |
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