JPS61248569A - ヘテロ接合電界効果トランジスタ - Google Patents
ヘテロ接合電界効果トランジスタInfo
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- JPS61248569A JPS61248569A JP8883785A JP8883785A JPS61248569A JP S61248569 A JPS61248569 A JP S61248569A JP 8883785 A JP8883785 A JP 8883785A JP 8883785 A JP8883785 A JP 8883785A JP S61248569 A JPS61248569 A JP S61248569A
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Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
- H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
- H01L29/10—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions with semiconductor regions connected to an electrode not carrying current to be rectified, amplified or switched and such electrode being part of a semiconductor device which comprises three or more electrodes
- H01L29/107—Substrate region of field-effect devices
- H01L29/1075—Substrate region of field-effect devices of field-effect transistors
-
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- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/778—Field effect transistors with two-dimensional charge carrier gas channel, e.g. HEMT ; with two-dimensional charge-carrier layer formed at a heterojunction interface
- H01L29/7786—Field effect transistors with two-dimensional charge carrier gas channel, e.g. HEMT ; with two-dimensional charge-carrier layer formed at a heterojunction interface with direct single heterostructure, i.e. with wide bandgap layer formed on top of active layer, e.g. direct single heterostructure MIS-like HEMT
- H01L29/7787—Field effect transistors with two-dimensional charge carrier gas channel, e.g. HEMT ; with two-dimensional charge-carrier layer formed at a heterojunction interface with direct single heterostructure, i.e. with wide bandgap layer formed on top of active layer, e.g. direct single heterostructure MIS-like HEMT with wide bandgap charge-carrier supplying layer, e.g. direct single heterostructure MODFET
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- Junction Field-Effect Transistors (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の技術分野〕
本発明はへテロ接合界面に生ずる高移動度の゛亀子ガス
が担う磁流を制御゛磁極下にある半導体層−延びる空乏
層により制御するヘテロ接合電界効果トランジスタ（＝
関する。
が担う磁流を制御゛磁極下にある半導体層−延びる空乏
層により制御するヘテロ接合電界効果トランジスタ（＝
関する。
従来のへテロ接合″屹界効果トランジスタの代表的な構
造を第５図（二示す。例えば、２１は半絶縁性Ｇ ａ
Ａ ｓ基板、２２は高ＭｉＧａＡＳ層、詔はｎ凰不縄物
ドープＧａＡＡＡｓ層、２４はゲート電極、５はソース
電極、２６はドレイン電極である、Ｇａ入Ｓの電子親和
力に比べて、Ｇ ａ Ａ４ Ａ ＊の電子親和力が小さ
いので、詔のＧａ局五人Ｓ層中電子は２２のＧ ａＡ
ｓ層中に注入され、ＧａＡｓ層とＧａＡｆｆ１ａＳ層と
のへテロ接合界面のＧａＡｓ層側に電子が蓄積される。
造を第５図（二示す。例えば、２１は半絶縁性Ｇ ａ
Ａ ｓ基板、２２は高ＭｉＧａＡＳ層、詔はｎ凰不縄物
ドープＧａＡＡＡｓ層、２４はゲート電極、５はソース
電極、２６はドレイン電極である、Ｇａ入Ｓの電子親和
力に比べて、Ｇ ａ Ａ４ Ａ ＊の電子親和力が小さ
いので、詔のＧａ局五人Ｓ層中電子は２２のＧ ａＡ
ｓ層中に注入され、ＧａＡｓ層とＧａＡｆｆ１ａＳ層と
のへテロ接合界面のＧａＡｓ層側に電子が蓄積される。
ゲート電極２４に電圧を加えること≦二より、ゲート電
極下に延びる空乏層の深さを変化させて電子の蓄積量を
制御することにより、２５と２６のソース・ドレイン電
ａ間シー流れる′磁流を制御する。ヘテロ接合界面に蓄
積される゛磁子は、不純物による散乱を受けないので、
極めて高い移動度を有する。従って、この構造のトラン
ジスタは一般にＭ］１３ＳＦＥＴよりも性能が良いこと
が知られている。
極下に延びる空乏層の深さを変化させて電子の蓄積量を
制御することにより、２５と２６のソース・ドレイン電
ａ間シー流れる′磁流を制御する。ヘテロ接合界面に蓄
積される゛磁子は、不純物による散乱を受けないので、
極めて高い移動度を有する。従って、この構造のトラン
ジスタは一般にＭ］１３ＳＦＥＴよりも性能が良いこと
が知られている。
ところで近年、この構造のへテロ接合トランジスタの動
作解析が進み、二次元デバイスシミュレーＶヨン等によ
り次の点が明らかになってきた（吉田二朗ら［高電子移
動度トランジスタ（ＨＢＭＴ）の２次元数値解析」電子
通信学会論文誌’ ８４／１１Ｖｏ１． Ｊ６７−ＣＮ
ｎ １１ ｐｐ８０２−８０９ ） 。すなわち、一定
のゲート電圧のもとでドレイン確圧が増加すると、ゲー
ト電極のドレイン側の端Ｃ；おいて、ゲートに実効的に
かかる電圧が減少するので、この部分では空乏層が広が
り、ヘテロ接合界面に存在する電子数が減少する。ドレ
イン電圧が比較的小さい場合には、電界の増加に伴う電
子の走行速度の増加が電子数の減少分を上回る結果、ド
レイン電流が増加する。ところで、半導体中の電子の走
行速度は電界が弱い場合（二は、電界に対してほぼ直線
的に増加するが、電界が臨界電界よりも強くなると電子
速度が飽和するために、′４子はある飽和速度以上の速
度を持てないことが知られている。ちなみ（二高純度の
ＧａＡｓにおいては、臨界電界ＥＣは３．５ＫＶ／ｃＩ
ｎ、電子飽和速度ｖＢは２ Ｘ １０’ ｃｍ／ｍと言
われている（ Ｒｕｃｈ、Ｊ、α ａｎｄ Ｆａｗｃｅ
ｔｔ、Ｗ、 ”” Ｔｅｍｐｅｒａｔｕｒｅ ｄｅｐｅ
ｎｄｅｎｃｅ ｏｆ ｔｈｅ ｔｒａｎｓｐ”ｏｒｔｐ
ｒｏｐｅｒｔｉｅｓ ｏｆ ｇａｌｌｉｕｍ ａｒｓ’
ｅｎｉｄｅ ｄｅｔｅｒｍｉｎｅｄｂｙ ａ Ｍｏｎ
ｔｅ Ｃａｒｌｏ ｍｅｔｈｏｄ ” 、ｔＬ
人ｐｐ１．Ｐｈｙｓ、、４１゜ｐ、３８４３（１９７０
） ）。従って、ドレイン確圧が高くなり、ゲート題極
のドレイン側の端における電界がＥＣに近づくと、ドレ
イン電流が大きく増加することができなくなり、いわゆ
るドレイン電流飽和領域になる。さらにドレイン電圧が
高くなると。
作解析が進み、二次元デバイスシミュレーＶヨン等によ
り次の点が明らかになってきた（吉田二朗ら［高電子移
動度トランジスタ（ＨＢＭＴ）の２次元数値解析」電子
通信学会論文誌’ ８４／１１Ｖｏ１． Ｊ６７−ＣＮ
ｎ １１ ｐｐ８０２−８０９ ） 。すなわち、一定
のゲート電圧のもとでドレイン確圧が増加すると、ゲー
ト電極のドレイン側の端Ｃ；おいて、ゲートに実効的に
かかる電圧が減少するので、この部分では空乏層が広が
り、ヘテロ接合界面に存在する電子数が減少する。ドレ
イン電圧が比較的小さい場合には、電界の増加に伴う電
子の走行速度の増加が電子数の減少分を上回る結果、ド
レイン電流が増加する。ところで、半導体中の電子の走
行速度は電界が弱い場合（二は、電界に対してほぼ直線
的に増加するが、電界が臨界電界よりも強くなると電子
速度が飽和するために、′４子はある飽和速度以上の速
度を持てないことが知られている。ちなみ（二高純度の
ＧａＡｓにおいては、臨界電界ＥＣは３．５ＫＶ／ｃＩ
ｎ、電子飽和速度ｖＢは２ Ｘ １０’ ｃｍ／ｍと言
われている（ Ｒｕｃｈ、Ｊ、α ａｎｄ Ｆａｗｃｅ
ｔｔ、Ｗ、 ”” Ｔｅｍｐｅｒａｔｕｒｅ ｄｅｐｅ
ｎｄｅｎｃｅ ｏｆ ｔｈｅ ｔｒａｎｓｐ”ｏｒｔｐ
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ｅｎｉｄｅ ｄｅｔｅｒｍｉｎｅｄｂｙ ａ Ｍｏｎ
ｔｅ Ｃａｒｌｏ ｍｅｔｈｏｄ ” 、ｔＬ
人ｐｐ１．Ｐｈｙｓ、、４１゜ｐ、３８４３（１９７０
） ）。従って、ドレイン確圧が高くなり、ゲート題極
のドレイン側の端における電界がＥＣに近づくと、ドレ
イン電流が大きく増加することができなくなり、いわゆ
るドレイン電流飽和領域になる。さらにドレイン電圧が
高くなると。
ゲート電極下のドレイン側ではへテロ接合界面の電子密
度の減少を補償して電流の連続性を維持するために、第
６図（二示すように電流がＧ ａ Ａ ｓ基板側に大き
く張り出して流れる。ＧａＡｓ基板側への電流の張り出
しの深さは２０００λを越えていると予想される。
度の減少を補償して電流の連続性を維持するために、第
６図（二示すように電流がＧ ａ Ａ ｓ基板側に大き
く張り出して流れる。ＧａＡｓ基板側への電流の張り出
しの深さは２０００λを越えていると予想される。
電流が基板側に張り出して流れているということは、基
板に垂直な方向の電子速度成分がかなり大きいことを意
味している。これはトランジスタの性能に直接に結びつ
く基板に平行な電子速度成分の実質的減少を示唆してい
る。従って、もし何らかの方法Ｃ二より′電子の流れを
変え、ゲート電極のドレイン側における電流の基板側へ
の張り８しを小さくすることができれば、ヘテロ接合電
界効果トランジスタの性能のより飛躍的向上が期待でき
る。
板に垂直な方向の電子速度成分がかなり大きいことを意
味している。これはトランジスタの性能に直接に結びつ
く基板に平行な電子速度成分の実質的減少を示唆してい
る。従って、もし何らかの方法Ｃ二より′電子の流れを
変え、ゲート電極のドレイン側における電流の基板側へ
の張り８しを小さくすることができれば、ヘテロ接合電
界効果トランジスタの性能のより飛躍的向上が期待でき
る。
本発明は上記した点に鑑み、電流の基板側への張り出し
を防ぐことにより、ヘテロ接合電界効果トランジスタの
性能の向上を実現するものである。
を防ぐことにより、ヘテロ接合電界効果トランジスタの
性能の向上を実現するものである。
本発明の概要を図面を用いて説明する。第１図はこの発
明の基本的構成を模式的に示したものである。図中１は
たとえば半絶縁性Ｇａ人３基板のような半絶縁性基板、
２はたとえばｐ型ドープＧａＡｓのようなｐ型ドープ半
導体層、３はたとえばアンドープＧａＡ ｓのような高
抵抗半導体層でチャネル層となる層、４はたとえばＧａ
ｋＪ３Ａ ｓのようなバンドギャップの広い半導体層
で、ｎ型にドープしてあり、電子の供給層となる層であ
る。５はゲート電極で、ゲート電極下の電子濃度をコン
トロールするものである。６と７はゲート電極を狭んで
配置されな入出力電極である。
明の基本的構成を模式的に示したものである。図中１は
たとえば半絶縁性Ｇａ人３基板のような半絶縁性基板、
２はたとえばｐ型ドープＧａＡｓのようなｐ型ドープ半
導体層、３はたとえばアンドープＧａＡ ｓのような高
抵抗半導体層でチャネル層となる層、４はたとえばＧａ
ｋＪ３Ａ ｓのようなバンドギャップの広い半導体層
で、ｎ型にドープしてあり、電子の供給層となる層であ
る。５はゲート電極で、ゲート電極下の電子濃度をコン
トロールするものである。６と７はゲート電極を狭んで
配置されな入出力電極である。
次に本発明による効果を第２図を参照して説明する。第
２図は第１図に示すヘテロ接合電界効果トランジスタの
熱平衡状態におけるバンド図である。ｐ型ドープＧａ人
Ｓ層２を基板１とアンドープＧ ａ Ａ ｓチャネル層
３との間にはさんであるので。
２図は第１図に示すヘテロ接合電界効果トランジスタの
熱平衡状態におけるバンド図である。ｐ型ドープＧａ人
Ｓ層２を基板１とアンドープＧ ａ Ａ ｓチャネル層
３との間にはさんであるので。
基板１とチャネル層３の間に障壁が生ずる。たとえば、
ｐ型ＧａＡｓ層２の濃度が１ｘ １ｏ” ９ａｒｒ ｂ
時、障壁の高さΔＢはおよそ０．７ｅＶである。この障
壁によって、電子が基板ｌ側へしみ出すのを防ぐことが
できる。
ｐ型ＧａＡｓ層２の濃度が１ｘ １ｏ” ９ａｒｒ ｂ
時、障壁の高さΔＢはおよそ０．７ｅＶである。この障
壁によって、電子が基板ｌ側へしみ出すのを防ぐことが
できる。
すなわち電流が流れる領域をアンドープＧ３Ａｓ層３内
に限ることができるので、基板１に垂直な方向の′電子
速度成分を実質的に減少させ、その結果、基板１に平行
な速度成分が増加することになり、ドレイン電流の飽和
値及び相互コンダクタンスｇｍが増加する。増加の程度
はアンドープＧａＡｓ層３の厚さ、＠壁の高さΔＥ、ゲ
ート長等に依存する。−例をあげると４従来のへテロ接
合電界効果トランジスタのように、ｐ型ＧａＡｓ層２が
ないような膜構造で、ゲート長１μｍの素子では、基板
に平行な飽和速度成分が１．２ Ｘ ＩＱ’ ｏｎ／ｍ
であったのが、アクセプタ濃度が１×１ｏＣｒｎ の
ｐをＧａＡｓ層２をはさみ、アンドープＧａ Ａ ｓチ
ャネル層３の厚さを１５００λにしたゲート長１μｍの
素子では。
に限ることができるので、基板１に垂直な方向の′電子
速度成分を実質的に減少させ、その結果、基板１に平行
な速度成分が増加することになり、ドレイン電流の飽和
値及び相互コンダクタンスｇｍが増加する。増加の程度
はアンドープＧａＡｓ層３の厚さ、＠壁の高さΔＥ、ゲ
ート長等に依存する。−例をあげると４従来のへテロ接
合電界効果トランジスタのように、ｐ型ＧａＡｓ層２が
ないような膜構造で、ゲート長１μｍの素子では、基板
に平行な飽和速度成分が１．２ Ｘ ＩＱ’ ｏｎ／ｍ
であったのが、アクセプタ濃度が１×１ｏＣｒｎ の
ｐをＧａＡｓ層２をはさみ、アンドープＧａ Ａ ｓチ
ャネル層３の厚さを１５００λにしたゲート長１μｍの
素子では。
基板に平行な飽和速度成分が１．７ Ｘ １０’ ｏｎ
／（８）に増加する。相互コンダクタンスｇｍは基板に
平行な電子速度成分Ｃ二はぼ比例するので、ｇ、は約４
０チ改善されることになる。また、ここではｐ型半導体
層としては、２のチャネル層と同じ材料を用いているが
、チャネル層よりもバンドギャップの広い半導体のｐ型
ドープ層を用いるとより大きな効果が得られる。
／（８）に増加する。相互コンダクタンスｇｍは基板に
平行な電子速度成分Ｃ二はぼ比例するので、ｇ、は約４
０チ改善されることになる。また、ここではｐ型半導体
層としては、２のチャネル層と同じ材料を用いているが
、チャネル層よりもバンドギャップの広い半導体のｐ型
ドープ層を用いるとより大きな効果が得られる。
本発明の一実施例を第３図（二示す。５１のアンドープ
Ｇ ａ Ａ ｓ基板上に分子線エピタキシ法を用いて。
Ｇ ａ Ａ ｓ基板上に分子線エピタキシ法を用いて。
積層膜を形成した。′５２はＢｅを１×ｌＯドープした
Ｇ ａ Ａ ｓ層で、厚さは１０００１，５３はアンド
ープＧ ａ Ａ ｓ膜で厚さは１０００ ｉ、５４は８
ｉを２ Ｘ １０”ドープしたＧａ６．７ Ａ−６（１
，Ｉ Ａ ｓ層で、厚さは２７０人、５５は８ｉを２
Ｘ １０１ｓドープしたＱ ａＡ ｓ層で、厚さは３０
０ ｉである。次１ｍ、 ＡｕＧｅを蒸着し、４００
Ｃ２分間のアロイな行うことにより、ソース電極５７と
ドレイン電極５８を形成した。５９は電極下のアロイ領
域である。次に、リン酸と過酸化水素と水を混合した溶
液で、一番上に成長したＳｔドープＧａ人ａ層５５を除
去したのちＧａ０．、人！。０．入Ｓ層５４の上にＴｉ
１Ｐ＋ＩＡｕを蒸着してゲート電極５６を形成した。グ
ー）ｉは１μｍ、ケート・ソース間、ドレイン・ソース
間距離はそれぞれ１μｍ、ゲート幅は５０μｍである。
Ｇ ａ Ａ ｓ層で、厚さは１０００１，５３はアンド
ープＧ ａ Ａ ｓ膜で厚さは１０００ ｉ、５４は８
ｉを２ Ｘ １０”ドープしたＧａ６．７ Ａ−６（１
，Ｉ Ａ ｓ層で、厚さは２７０人、５５は８ｉを２
Ｘ １０１ｓドープしたＱ ａＡ ｓ層で、厚さは３０
０ ｉである。次１ｍ、 ＡｕＧｅを蒸着し、４００
Ｃ２分間のアロイな行うことにより、ソース電極５７と
ドレイン電極５８を形成した。５９は電極下のアロイ領
域である。次に、リン酸と過酸化水素と水を混合した溶
液で、一番上に成長したＳｔドープＧａ人ａ層５５を除
去したのちＧａ０．、人！。０．入Ｓ層５４の上にＴｉ
１Ｐ＋ＩＡｕを蒸着してゲート電極５６を形成した。グ
ー）ｉは１μｍ、ケート・ソース間、ドレイン・ソース
間距離はそれぞれ１μｍ、ゲート幅は５０μｍである。
このようにして裏作した素子のしき、い値電圧ｖｔｈは
一〇、Ｓ Ｖ 、相互コンダクタンスｇｍは室温（＝お
いて２００ｍ５／ｗであった。比較のためＣ；、Ｂｅド
ープＧａ人３層５２をとり除いた構造のへテロ接合電界
効果トランジスタを製作したところ、Ｖｔｈ＝−０，７
５Ｖ 、 ｇ ｍ ＝１４０ ｒｎｓ／ａｌであった。
一〇、Ｓ Ｖ 、相互コンダクタンスｇｍは室温（＝お
いて２００ｍ５／ｗであった。比較のためＣ；、Ｂｅド
ープＧａ人３層５２をとり除いた構造のへテロ接合電界
効果トランジスタを製作したところ、Ｖｔｈ＝−０，７
５Ｖ 、 ｇ ｍ ＝１４０ ｒｎｓ／ａｌであった。
従って本発明によるトランジスタではｇｍが４０チはど
改善されていることが明らかＣ二なった。
改善されていることが明らかＣ二なった。
本発明の他の実施例を第４図に示す。６１は半絶縁性Ｇ
ａ Ａ ｓ基板、６２はＢｅをドープしたＧａＡｓ層で
、ドープ量は２Ｘ １９１９ｃｍ−３、厚さは２０００
ｉである。
ａ Ａ ｓ基板、６２はＢｅをドープしたＧａＡｓ層で
、ドープ量は２Ｘ １９１９ｃｍ−３、厚さは２０００
ｉである。
６３はアンドープＧａ６．ｙ Ａｆｆ１６，３人一層で
、ＢｅドープＧａ６．ｙ人！。、１人Ｓ層からＢｅのし
み出しを防ぐために厚さ２０００にほど形成した。６４
はアンドープＧａＡｓチャネル層で厚さは１ｏｏｏ ｉ
、６５はアンドープＧａ６．１人右、３Ａｓスペーサ一
層で、厚さは５０λである。
、ＢｅドープＧａ６．ｙ人！。、１人Ｓ層からＢｅのし
み出しを防ぐために厚さ２０００にほど形成した。６４
はアンドープＧａＡｓチャネル層で厚さは１ｏｏｏ ｉ
、６５はアンドープＧａ６．１人右、３Ａｓスペーサ一
層で、厚さは５０λである。
このスペーサ一層は６４のアンドープＧａＡｓチャネル
層の゛電子移動度を上げる目的で設けである。６６はＳ
ｔドープＧａｇ、１人！。、、Ａ３層で、ドープ量は２
×１０ｃｒｎ、厚さは２００＾である。６７はＳｉドー
プＧａｐ−、人２！ＡＳ層で、Ｘは０．３からＯまで連
続的に変化している。Ｓｒ ドープ址は２Ｘ１０ ｃ
ｍ 、厚さは３００ ｉである。この層は良好なオー
ミック接触を形成する目的で設けである。６８はＳｒド
ープＧａ Ａ ｓ層で、Ｓｉのドープ量は２Ｘ１０
ＣｒＲ，厚さは５００人である。６９はゲート′磁極で
Ｔｔ／Ａ−ｅ、７０と７１ハそれぞれソース・ドレイン
電極で人ｕＧｅ 、 ７２はオ＋ミック・アロイ層であ
る。この素子のｖｔｈは−０，３ｖ、 ｇｅｍは２２０
ｒｎ ｓ／ｉｏ＋であった。
層の゛電子移動度を上げる目的で設けである。６６はＳ
ｔドープＧａｇ、１人！。、、Ａ３層で、ドープ量は２
×１０ｃｒｎ、厚さは２００＾である。６７はＳｉドー
プＧａｐ−、人２！ＡＳ層で、Ｘは０．３からＯまで連
続的に変化している。Ｓｒ ドープ址は２Ｘ１０ ｃ
ｍ 、厚さは３００ ｉである。この層は良好なオー
ミック接触を形成する目的で設けである。６８はＳｒド
ープＧａ Ａ ｓ層で、Ｓｉのドープ量は２Ｘ１０
ＣｒＲ，厚さは５００人である。６９はゲート′磁極で
Ｔｔ／Ａ−ｅ、７０と７１ハそれぞれソース・ドレイン
電極で人ｕＧｅ 、 ７２はオ＋ミック・アロイ層であ
る。この素子のｖｔｈは−０，３ｖ、 ｇｅｍは２２０
ｒｎ ｓ／ｉｏ＋であった。
第４図の実施例ではｐ型ドープ層として０３ムＳを用い
ているが、かわり（二ｐ型のＧａａＡｓ ＋ＧａＡｓと
Ａ−ｅ入Ｓの超格子時を用いても同様の効果が得られる
。また電子供給層としてＧ ａ Ａｌ１Ａ ｓのかわり
に。
ているが、かわり（二ｐ型のＧａａＡｓ ＋ＧａＡｓと
Ａ−ｅ入Ｓの超格子時を用いても同様の効果が得られる
。また電子供給層としてＧ ａ Ａｌ１Ａ ｓのかわり
に。
ＧａＡｓとＡ４Ａｓの超格子を用いたようなヘテロ接合
電界効果トランジスタにも本発明は適用できる。
電界効果トランジスタにも本発明は適用できる。
なお以上の実施例ではＧａ入３とＧａＡ−６人Ｓを用い
た場合を説明したが、本発明はこれらに限られるもので
はなく、他の半導体、例えばＩｎＰやＩｎＧａＡｓ等に
も適用できる。
た場合を説明したが、本発明はこれらに限られるもので
はなく、他の半導体、例えばＩｎＰやＩｎＧａＡｓ等に
も適用できる。
第１図は本発明の基本概念を説明するための図、第２図
は本発明の詳細な説明するための熱平衡状態におけるバ
ンド図、第３図は本発明の一実施例を説明するための図
、第４図は本発明の他の実施例を説明するための図、第
５図及び第６図は従来例を説明するための図である。 １は半絶縁性ＧａＡｓ基板、２はｐ型Ｇａ Ａ ｓ層、
３は高純度ＧａＡｓ層、４はｎ型Ｇ ａ Ａ−６Ａ ｓ
層、５はゲート電極、６はソース電極、７はトンイン電
極。 代理人 弁理士 則 近 憲 佑 （ほか１名）第１図 第２図 第８図 第４図
は本発明の詳細な説明するための熱平衡状態におけるバ
ンド図、第３図は本発明の一実施例を説明するための図
、第４図は本発明の他の実施例を説明するための図、第
５図及び第６図は従来例を説明するための図である。 １は半絶縁性ＧａＡｓ基板、２はｐ型Ｇａ Ａ ｓ層、
３は高純度ＧａＡｓ層、４はｎ型Ｇ ａ Ａ−６Ａ ｓ
層、５はゲート電極、６はソース電極、７はトンイン電
極。 代理人 弁理士 則 近 憲 佑 （ほか１名）第１図 第２図 第８図 第４図
Claims (1)
- 半絶縁性基板上に高抵抗半導体層、該半導体層よりバ
ンドギャップが広いｎ型不純物ドープ半導体層を順次積
層した多層構造の上に、制御電極と該制御電極を狭んで
設けられた入出力電極を有するヘテロ接合電界効果トラ
ンジスタにおいて、前記高抵抗半導体層と半絶縁性基板
との間にｐ型ドープ半導体層を有することを特徴とする
ヘテロ接合電界効果トランジスタ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8883785A JPS61248569A (ja) | 1985-04-26 | 1985-04-26 | ヘテロ接合電界効果トランジスタ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8883785A JPS61248569A (ja) | 1985-04-26 | 1985-04-26 | ヘテロ接合電界効果トランジスタ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS61248569A true JPS61248569A (ja) | 1986-11-05 |
Family
ID=13954063
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP8883785A Pending JPS61248569A (ja) | 1985-04-26 | 1985-04-26 | ヘテロ接合電界効果トランジスタ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS61248569A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH01173760A (ja) * | 1987-12-28 | 1989-07-10 | Matsushita Electric Ind Co Ltd | ヘテロ接合電界効果トランジスタ |
| JPH01201914A (ja) * | 1988-02-05 | 1989-08-14 | Hitachi Cable Ltd | 電界効果トランジスタ用エピタキシャルウエハ |
| FR2673044A1 (fr) * | 1991-02-14 | 1992-08-21 | Mitsubishi Electric Corp | Transistor a effet de champ comprenant une couche enterree, et procede de fabrication. |
-
1985
- 1985-04-26 JP JP8883785A patent/JPS61248569A/ja active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH01173760A (ja) * | 1987-12-28 | 1989-07-10 | Matsushita Electric Ind Co Ltd | ヘテロ接合電界効果トランジスタ |
| JPH01201914A (ja) * | 1988-02-05 | 1989-08-14 | Hitachi Cable Ltd | 電界効果トランジスタ用エピタキシャルウエハ |
| FR2673044A1 (fr) * | 1991-02-14 | 1992-08-21 | Mitsubishi Electric Corp | Transistor a effet de champ comprenant une couche enterree, et procede de fabrication. |
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