KR890004959B1 - 전계효과 반도체 장치 - Google Patents

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Abstract

내용 없음.

Description

전계효과 반도체 장치
제1도는 본 발명의 의한 2DEG를 사용하는 전계효과 반도체 장치의 개략 단면도.
제2도는 제1도의 반도체 장치에서 AlAs의 분자비(X)를 나타내는 도면.
제3도 원자평면(또는n-형 AlAs층)과 GaAs능동층간의 거리의 함수로서 종래의 HEMT에 대한 층구조와 본 발명의 의한 층구조의 2DEG이동도, 반판전자 농도 그리고 박판 저항율을 나타내는 도면.
본 발명은 전계효과 반도체 장치에 관한 것으로, 특히 2차원 전자가스(2DEG)를 이용하는 갈리움 아세나이드(GaAs)전계효과 트랜지스터(FET)에 관한 것이다.
상술한 바와같은 반도체 장치로서 예를들면 고전자 이동도 트랜지스터(HEMT)(예. 1981년 5월 일본 미무라티, 히야미즈에스, 그리고 히꼬사까 티. 가 J. Apply. Phys. Vol. 20, NO. 5, L317-319페이지에 발표한 "로직응용을 위한 고양모드 고전자 이동도 트랜지스터들")과 같은 것이 공지되어 있다. HEMT는 상술한 논문의 제1도에 보인 바와같이 반절연 GaAs기판, 비도우프된(i-형)GaAs능동층, n-형 AlGaAs 전자공급층, n-형 GaAs 저항접촉층, 소오스 전극, 드레인 전극, 그리고 게이트 전극을 표함하고 있다. GaAs 능동층, AlGaAs층 및 GaAs 접촉층은 분자비임 에피택셜(MBE) 방법에 의해 GaAs기판상에 차례로 성장된다. 2DEG는 GaAs 능동층과 AlGaAs 층간의 이질접합 계면에서 축적되므로 2DEG층은 GaAs 능동층의 상부부분내에 형성될 수 있다. 소오스 전극과 드레인 전극은 GaAs 접촉층상에 형성되며, 또한 게이트 전극은 AlGaAs 층상에 형성되어 소오스와 드레인 전극들사이에 위치된다. HEMT에서, 2DEG 층은 FET의 채널로서 작용하며 게이트 전극에 걸리는 전압에 의해 제어된다.
HEMT는 예를들어, 일본, 히야미즈 에스. 미무라 티. 그리고 이시키와 티. 가 1981년 솔리드 스테이트장치에 관한 13차 교수회의에서 발표하고, 1982년 J. Apply. Phys. Vol. 20, 보충서 21-1, 161-168페이지에서 공개된 "MBE-성장 GaAs/N-AlGaAs 이질접합 구조와 고전자 이동도 트랜지스터에 대한 그들의 응용"의 논문 제 1도에 도시된 바와같이 GaAs 능동층과 n-형 AlGaAs 전자공급층간의 i-형 AlGaAs 간격분리층을 구비할 수 있다. i-형 AlGaAs 간격 분리층의 형성은 n-형 AlGaAs 층과 2DEG층을 형성하는 전자들로부터 이온화된 도너 불순물들을 분리시켜 준다. 이 경우에, 이온화된 불순물들로 인한 전자들의 콜롬(coulomb)분산은 현저히 감소될 수 있어 결국 2DEG의 초고전자 이동도가 얻어질 수 있다. 그러한 효과는 실온에서 얻어질 수 있으나 이온화된 도너 불순물들에 의해 전자들을 분산시키는 주원인이 되는 저온에서 현저히 얻어질 수 있다.
HEMT를 포함하는 전계효과 반도체 장치의 성능을 개선하기 위해서는 2DEG층의 전자농도를 증가시킬 필요가 있다. 2DEG층의 전자농도 GaAs의 전자 친화력과 AlGaAs의 전자 친화력간의 차이때문에 n-형 AlGaAs 전자 공급층내의 도너로 부터 i-형 GaAs 능동층으로 전송되는 전자들에 따라 결정된다. 전자농도를 개선하기 위해 AlGaAs층내로 도우프된 도너 불순물들의 양을 증가시키는 것이 바람직하다. 층내로 도너불순물들(예. Si)을 도우핑시키는 것은 MBE장치내에서 As분자비임, Ga분자비임, Al분자비임 그리고 Si분자비임을 동시에 공급해줌으로서 수행된다. 그러나, 이 방법에서, AlxGa1-xAs(x=0.3)의 최대 도너 농도는 2×1018cm-3의 값으로 제한된다. 따라서, 단지 약 1×1012cm-2의 2DEG층의 최대전자 농도가 얻어질 수 있다. 그러한 전자 농도는 대전자전류 출력을 얻기에는 불충분하므로 결국 그의 상호 콘덕턴스가 작다. 예를들어, 반도체 장치들이 메모리 장치내에 사용될 경우, 부하용량을 충전 및 방전시 일정한 시간이 걸리므로 결국 메모리 장치 시스템의 동작 속도가 제한된다.
최근에, AlGaAs층의 도너 농도에 대응하는 전자농도를 개선하기 이해 초격자 기술의 적용이 제한되었다. 이 경우에는 AlGaAs가 Si로서 도우프될때 도너 레벨이 깊어져 결국 그와 더불어 AlGaAs의 전자농도가 Al원자가 Si원자들의 상호작용으로 인해 충분히 증가되지 못하게 되는 것을 고려해야 한다. 따라서 Si원자들을 Al원자들로부터 분리시켜 주는 Si도우프된 GaAs박층들과 비도우프된 AlAs박층들을 포함하는 초격자 다층구조를 AlGaAs 구조와 등가적으로 일치하도록 MBE방법에 의해 형성한다. 결과적으로 AlGaAs의 전자농도는 주문량만큼 증가된다(예. 일본, 바바티 등이 J. Apply. Phys. Vol. 22(1983), L627-L629페이지에 발표한 "Al-Ga-As : Si Solid System 내의 Ga 및 Si로부터 Al공간 분리에 의한 Si활성계수의 개선 및 지속적인 광도전성의 제거"와 1984. 7. 16일 NE보고서, NIKKEI ELECTRONICS, 105-108페이지의 "AlGaAs의 전자밀도를 증가시키는 초격자 기술")
그러므로, 전계효과 반도체 장치의 AlGaAs 전자공급층이 상술한 초격자 기술을 이용하여 형성될 경우, 2DEG층의 전자 농도는 증가된다.
1985. 2. 13일자 공개된 일본 미심사 특허공개공보 제60-28273호 내의 초격자 기술의 또다른 제안된 적용 기술에 의하면, 2DEG를 이용하는 FET의 N-형 AlGaAs 전자공급층은 비도우프된 AlAs 박층돌과 Si 도우프된 GaAs 박층들의 초격자 다층구조로 대치된다. 여기서, AlAs 층들과 GaAs층들은 MBE방법에 의해 교대로 성장된다.
초격자 기술의 적용을 위한 이러한 제안된 기술들에서는 Si 도우프된 AlGaAs 박층의 형성은 성장된 AlAs박층상에 As 분자비임, Ga 분자비임 그리고 Si분자비임을 동시에 주입시키는 종래의 MBE방법에 의해 수행된다. 그러나, 이러한 종래의 MBE방법에서 도너 불순물(즉, 도우판트 : dopant)의 증가는 일정법위로 제한된다. 따라서, 양자우물(well)의 도우프된 박층에서 도너들로부터 발생되는 양자 레벨이 잇는 전자들은 불충분하다. 그러므로, 이러한 제반 기술들은 2DEG층에 대한 전자들을 증가시켜주기 위해 복수양자 우물구조를 적용한다. 만일 양자우물의 도우프된 GaAs 박층이 두꺼울경우(즉, 양자우물폭이 증가될 경우) 양자우물내의 전자들이 양자레벨은 감소되며 그와 더불어 결국 2DEG층의 박판 전자농도는 충분하게 증가되지 못한다.
다른한편, 또다른 시도로서 리 에치. 등이 국제심포지움에서 발표한, GaAs 및 관련된 화합물, 1984.Biarritz 321-326페이지의 "최적화된 GaAs /(Al, Ga)As 변조 도우프된 이질구조들"에서 비도우프된 GaAs 층상에 형성된 도우프된 AlGaAs 층에 대해 Si원자평면 도우핑 방법을 적용해왔다. 이 경우에, 도우프된 AlGaAs 층은 게이트와 2DEG층간의 AlGaAs 층의 두께를 감소시키기 위해 Si원자평면을 부합시키는 비도우프된 AlGaAs 층으로 대치된다. 원자평면 도우핑 기술은 AlGaAs 가 MBE성장하는 동안 종래의 도우핑의 량보다 더 많은 양으로 불순물을 도우프시킬 수 있다. 그러나, 상술한 시도는 초격자 구조를 적용하지 않는다.
본 발명의 목적은 2DEG를 사용하는 전계효과 반도체 장치의 n-형 전자공급층내의 도너 불순물(도우핑)농도를 개선함으로써 그의 상호 콘덕턴스를 향상시켜 더 믄 전기전류 출력을 얻더록하는데 있다.
본 발명의 또다른 목적은 상술한 제안된 초격자 구조보다 구조가 더 간단하게 전자공급층에 대해 초격자 구조를 적용하는데 있다.
본 발명의 또다른 목적은 소오스 또는 드레인 전극과 2DEG층간의 저항을 감소시키는데 있다.
본 발명의 상술한 목적 및 기타 목적들은 2DEG를 이용하는 전계효과 반도체 장치를 제공함으로서 달성되며, 여기서 그 장치는 반절연기판, 기판상에 형성된 i-형 능동층, i-형 능동층상에 형성된 초격자 구조층, 그리고, 소오스 드레인 및 게이트용 전극들을 포함하고 있다. GaAs 능동충상의 초격자 구조층은 능동층상의 제1i-형 박층, 원자평면 도우핑 방법에 도우판트로서 도우프되어 제 1박층상에 형성되는 우물박층 그리고 도우프된 우물박층상에 형성되는 제2의 i-형 박층을 포함하는데, 이 박층들은 양자우물을 형성한다.
초격자 구조층은 제1 및 제2 i-형 박층 및 도우프된 우물박층으로 구성되고 또한 도우프된 층은 초격자 구조층상에 형성되는 것이 바람직하다.
양자우물 및 원자평면 도우핑 방법을 형성하는 초격자 구조층의 적용은 양자레벨에 있는 전자의 농도를 증가시켜주므로 결국 2DEG층의 박판전자 농도가 증가한다. 이하 첨부도면들을 참조하여 본 발명의 양호한 실시예를 상세히 설명하면 다음과 같다.
제 1 도를 참조하면, 전계효과 반도체 장치는 반절연 GaAs기판 1, i-형(비도우프된) GaAs 능동층 2, 초격자 구조층 3, n-형 AlGaAs 층 4, n-형 GaAs 접촉층5, 소오스전극 6, 드레인전극 7, 그리고 게이트전극 8을 포함한다. 2DEG층 9는 GaAs 능동층 2와 초격자 구조층 3에 의해 형성된 이질접합의 계면에서 GaAs 능동층 2의 상부부분내에서 발생된다.
본 발명에 의하면, 초격자 구조층 3은 i-형 AlAs 박층 3A, 원자평면 도우핑 방법에 의해 도우너(예. Si)로서 도우프된 GaAs 박층 3B, 그리고 i-형 AlAs 박층 3C를 포함한다. 이 박층들 3A, 3B 및 3C는 GaAs양자우물을 형성한다. GaAs 박층 3B에는 도우판트(Si) 원자평면 10이 형성된다. 이 경우에, 초격자 구조층 3과 n-형 AlGaAs층 4는 전자공급층으로서 작용한다.
반도체층은 다음 방법으로 제조된다.
(100)방위 반절연 GaAs 기판 1, Ga 유출셀, As 유출셀, 그리고, Si 유출셀을 MBE장치내에 세트한다. 유출셀들은 유출셀드로부터 분자비임들을 제각기 차단시키는 셔터들을 구비하고 있다. MBE장치는 고진공으로 진공되며, 유출셀들은 예정된 온도들에서 각각 가열된다.
As 유출셀과 Ga 유출셀의 셔터들은 GaAs 기판상에 주입하도록 As 분자비임과 Ga 분자비임을 허락하도록 개방되므로 결국(예. 0.5㎛의 두께를 갖는)비도우프된 GaAs층 2이 형성될 수 있다. As유출셀의 셔터는 성장된 층들의 표면이 퇴화되지 않도록 MBE성장의 말단까지 As 분자비임(즉, As 원자들)을 계속 공급하도록 동작된다.
그 다음, Ga 유출셀의 셔터는 폐쇄된 다음, Al 유출셀의 셔터가 As 분자비임과 함께 Al 분자비임으로 GaAs층 2를 충격시키도록 개방되어 결국 (1내지 10nm의 두께를 갖는)비도우프된 AlAs 박층 3A가 형성될 수 있다. 그 다음 Al 유출셀의 셔터는 폐쇄되고 그 다음 Ga 유출셀의 셔터가 재개방되어 (2nm의 통상 두께를 갖는)비도우프된 GaAs 박층 3B를 설장시켜 준다. 원자평면 도우핑 방법에 의해 GaAs 박층 3B를 도우프시켜 주기 위해 Ga 분자비임은 GaAs성장을 중단시키도록 Ga 유출셀의 셔터를 폐쇄시킴으로서 정지되며, 그 다음 Si유출셀의 셔터가 개방되어 형성된 GaAs 박층상에 Si 분자비임이 주입되도록 해준다. Si 원자들은 GaAs븍층의 표면에 접착되어 1×1012-4×1012cm-2의 박판 Si 농도 Nsd에서 Si 원자평면 10을 형성한다. 그 다음, Si 유출셀의 셔터가 폐쇄되고 그 다음 Ga 유출셀이 셔터가 재개방되어 비도우프된 GaAs 박층 3B의 성장을 재개시한다. 그러므로, GaAs 박층 3B는 비도우프된 GaAs층, Si 원자평면 10 그리고 비도우프된 GaAs층을 포함한다. GaAs 박층 3B에서 Si 원자평면 도우핑 공정을 반복함으로서 도너 불순물(Si)농도를 더 증가시켜 주는 것이 가능한다. 원자평면 도우핑 방법은 1985. 2. 22. 출원된 일본 특허출원 제60-33862호를 근거한 동사후지쓰에 양도된 사사 시게히꼬, 콘도 카주히꼬, 그리고 무또슈니찌의 미국출원서에 상세히 기술되어 있다. 그 다음 Ga 유출셀의 셔터는 폐쇄되고 그 다음 Al 유출셀의 셔터가 개발되어 GaAs 박층 3B상에 (박층 3A와 동일한 두께를 갖는)비도우프된 AlAs 박층을 성장시켜 준다.
수득된 초격자 구조층에서는 GaAs 우물의 GaAs 박층 3B의 고도우판트 농도가 원자평면 도우핑 공정을 사용하여 얻어질 수 있기때문에 양자레벨에 있는 전자농도는 상술한 바파등의 논문이나 일본 미심사 특허공개공보 제60-28273호내에 제안된 초격자 구조보다 더 크다. 따라서, 수득된 초격자 구조의 2DEG층의 박펀전자 농도 역시 제안된 구조의 것보다 더 크다.
그후, Ga 유출셀과 Si 유출셀의 셔터들이 개방된다. 따라서, 모든 셔터들이 개방되어 AlAs박층 3C상에 예. 40nm의 두께를 갖는 Si-도우프된 AlGaAs층 4를 성장시키도록 개방된다. 제 2 도에 보인 바와같이, AlxGa1-XAs층 4내의 AlAs 대 GaAs의 분자비 (x)가 0.2가 되도록 해주는 것이 가능하다. 0.3으로부터 0.2로의 분자비의 감소는 AlGaAs내의 Al성분의 감소를 뜻한다. 그러므로, Al0.2Ga0.8As층의 저항성분은 종래의 Al0.3Ga0.7As층의 것보다 작으므로 결국 소오스(또는 드레인) 접촉저항성분이 감소될 수 있다. 더우기, n-형 Al0.2Ga0.8As층은 n-형 Al0.3Ga0.7As보다 적은양의 DX-중심을 갖고 있으므로 결국 전자공급층으로서 전자의 층을 사용하면 77K에서 보다 안정된 동작을 할 수 있는 HEMT를 만들수 있다. n-형 AlGaAs층 4는 예. 1×1018-2×1018cm-3의 도우판트 농도 Nd로 Si 원자들로서 균일하게 도우프된다. 더우기, 일본 미심사 특허공개공보 제 60-28273호의 전자공급층으로서 작용하는 초격자 구조에 비해 도우프된 Al0.2Ga0.8As층은 전극 접촉저항 성분이 감소되도록 만들 수 있다.
그 다음, Al 유출셀의 셔터가 폐쇄되어 Si-도우프된 AlGaAs층 4상에 (20nm내지 0.1㎛의 두께를 갖는)Si-도우프된 GaAs층 5를 성장시킨다. n-형 GaAs 층 5 역시 예. 1×1018-2×1018cm-3의 도우판트 농도 Nd로 Si 원자로서 균일하게 도우프된다. GaAs층 5의 형성후, MBE층들을 갖는 수득된 기판을 MBE장치로부터 취한다. AuGe/Au의 금속층은 전공증발 방법에 의해 GaAs층 5상에 형성된 다음 소오스전극 6과 드레인전극 7을 형성하도록 사진석판술(예. 사진식각 방법)에 의해 패턴된다. 그 다음 합금을 위한 가열처리가 수행되어 소오스와 드레인 전극들이 2DEG층과 저항 접촉하도록 해준다. GaAs층 5는 선택적으로 식각되어 AlGaAs층 4의 일부분을 노출시킨다음 Ti/Pt/Au또는 Al의 게이트전극 8을 AlGaAs층 4의 노출된 표면상에 형성한다.따라서, 전계효과 반도체가 제조된다.
상술한 제조방법에서, 3개의 초격자 구조층들 3은 다음 칫수로 형성된다. 즉 :
A. 비도우프된 AlAs 박층들 3A와 3C는 2.0nm의 두께를 가지며 또한 Si 원자평면을 갖는 GaAs 박층 3B는 2.0nm의 두께를 갖는다. 그러므로, Si 원자평면 10과 GaAs 능동층 2간의 거리는 3.0nm이다.
B. 비도우프된 AlAs 박층들 3A와 3C는 3.5nm의 두께를 가지며 또한 Si 원자평면을 갖는 GaAs 박층 3B는 2.0nm의 두께를 갖는다. 그러므로 거리는 4.5nm이다.
C. 비도우프된 AlAs 박층들, 3A와 3C 각각은 비도우프된 1.5nm 두께의 AlAs 박층, 비도우프된 2.0nm두께의 GaAs 박층, 그리고 비도우프된 1.5nm 두께의 AlAs 박층을 포함하고 있다. GaAs 박층 3B는 2.0nm의 두께를 갖고 있다. 그러므로 거리는 6.0nm이다. 결과적으로 3개의 양자우물들이 있는데, 중강 양자우물은 Si원자평면 10을 포함하고 있다. Si 원자평면의 박판Si 농도 Nsd는 2×1012cm-2이다.
상술한 초격자 구조층들을 갖는 제조된 층구조의 전기 파라메터들(2DEG층의 박판전자농도, 2DEG의 전자이동도, 그리고 2DEG의 박판저항율)DMS 77K에서 홀(Hall)측정에 의해 측정된다. 얻어진 측정값들은 GaAs능동층과 Si 원자평면간의 거리의 함수로서 구성되는 것으로 제 3 도에서 실선으로 나타낸다. 비교하기 위해, 6.0nm의 두께를 갖는 비도우프된 AlGaAs 간격분리층이 있고 없는 종래의 GaAs/N-AlGaAs이질구조층 구조의 전기 파라메터들을 제3도에 점선으로 구성하여 나타낸다.
제3도에서 볼 수 있는 바와같이, 본 발명에 의한 층구조의 2DEG층의 박판전자 농도 Ns는 종래의 층구조의 것보다 더 크다. 6.0nm의 거리에서 본 발명의 2DEG층의 박판전자농도 Ns는 종래의 장치보다 두배 더 높다. Si로서 균일하게 도우프된 GaAs 박층들과 비도우프된 AlAs 박층의 초격작 복수층 구조를 갖는 제안된 종래의 반도체 장치와 비교할때 본 발명의 반도체 장치들의 2DEG층의 박판 전자농도는 20%내지 30%만큼 더높다. 본 발며의 반도체 장치들이 2DEG의 전자이동도는 6.0nm이 거리에서 종래 장치들의 것보다 더 낮다. 그러나, 2DEG층의 박판저항율은 Si 원자평면과 GaAs 능동층간의 거리의 증가와 더불어 감소하여 6.0nm의 거리에서 71Ω/?의 최소값에 도달하게 되는데, 이는 6.0nm 두께의 간격분리층을 갖는 종래의 장치에 비해 거의 1.3배 낮은 것이다. 결과적으로, 상호 콘덕턴스 gm이 증가될 수 있으므로 더 큰 전류출력을 얻을 수 있다. 따라서, 메모리장치내의 부하용량의 충방전은 종래의 경우에 비해 더욱 신속히 수행될 수 있다. 상술한 장점들 이외에도, 도우프된 AlxGa1-XAs층내의 AlAs의 분자비(x)가 0.2고 감소될때 본 발명에 의한 반도체 장치에서는 저온에서 지속적인 광도전성은 감소되어 소오스와 드레인 접폭 저항성분들이 더 낮아진다.
본 발명은 상술한 실시예들에만 국한되지 않으며 본 발명의 청구범위로부터 벗어나지 않는 범위내에서 많은 수정변경 가능함을 수력된 자는 이해할 것이다. 예를들어, 본 발명은 GaAs, AlGaAs및 AlAs의 재료조합으로 국한되지 않는다. 또 다른 조합으로서 InP 기판 1,n-형 InxGa1-xAs(x 0.53)능동층 2, i-형 InxAl1-xAs(x 0.53) 박층들 3A 및 3C, InxGa1-xAs(x 0.53) 원자평면 도우프된 우물박층 3B, 그리고 Inx(Al0.5Ga0.5)1-xAs(x 0.53)표면층 4로 할수도 있다. 더우기 복수양자 우물구조를 형성하도록 교대로 성장되는 i-형 AlAs 장벽박층들과 i-형 GaAs 우물박층들의 초결자 구조층 3을 형성하는 것이 가능하다. 이경우에, GaAs 우물박층들중 적어도 하나는 적어도 하나의 오우판트 원자평면과 부합한다. 도우프된 AlGaAs층 4를 형성할 필요가 없다. 왜냐하면, 복수양자 구물구조 AlGaAs 전자공급층으로서 작용하기 때문이다.

Claims (8)

  1. 반절연 기판(1)과, 상기 기판상에 형성된 i-형 능동층(2)과, 상기 능동층상의 제1의 i-형 박층(3A), 원자평면 도우핑 방법에 의해 도우판트로서 도우프되는 상기 제 1 박 층상에 형성되는 우물박층(3B) 그리고 상기 도우프된 우물박층상에 형성되는 제2의 i-형 박층(3C)을 포함하되, 이 층들이 양자우물을 형성하는 초격자 구조층(3)과, 그리고 소오스, 드레인 및 게이트용 전극(6, 7, 8)들을 포함하는 것이 특징인 2차원 전자가스를 이용하는 전계효과 반도체 장치.
  2. 제1항에서, 상기 초격자 구조층(3)은 상기 제1 및 제2i-형 박층(3A, 3C)과 상기 도우프된 우물층(3B)으로 구성되며, 상기 장치는 상기 초격자 구조층상에 형성된 도우프된 층(4)을 더 포함하는 것이 특징인 2차원 전자가스를 이용하는 전계효과 반도체 장치.
  3. 제1항에서, 상기 도우프된 우물박층(3B)은 적어도 하나의 도우판트 원자평면(10)을 갖고 있는 것이 특징인 2차원 전자가스를 이용하는 전계효과 반도체 장치.
  4. 제1항에서, 상기 초격자 구조층(3)은 i-형 박층(3A, 3C)들과 우물박층(3B)들이 교대로 형성되는 복수양자 우물구조를 갖고 있으며, 상기 우물박층(3B)의 적어도 하나가 도우판트 원자평면(10)으로 도우프되는 것이 특징인 2차원 전자가스를 이용하는 전계효과 반도체 장치.
  5. 제1항에서, 상기 반전연기판(1)은GaAs 이며, 상기 i-형 능동층(2)은 GaAs이고, 상기 제 1 및 제2 i-형 박층(3A, 3B)들은 AlAs이고, 그리고 상기 도우프된 우물박층(3B)은 GaAs인 것이 특징인 2차원 전자가스를 이용하는 전계효과 반도체 장치.
  6. 제1항에서, 상기 반절연기판(1)은 InP이고, 상기 i-형 능동층(2)은 InGaAs이고, 상기 제1 및 제2 i-형 박층(3A, 3C)들이 InAlAs이고, 그리고 상기 도우프된 우물박층(3B)은 InGaAs인 것이 특징인 2차원 전자가스를 이용하는 전계효과 반도체 장치.
  7. 반절연 GaAs 기판(1)과, 상기 기판상에 형성된 i-형 GaAs 능동층(2)과, 상기 능동층상의 제1 i-형 AlAs 박층(3A), 원자평면 도우핑방벙에 의해 도우판트로서 도우프되어 상기 제1 AlAs박층상에 형성되는 GaAs 박층(3B), 그리고 상기 도우프된 GaAs 박층상에 형성되는 제 2의 i-형 AlAs 박층(3C)을 포함하되, 이 층들은 GaAs 양자우물을 형성하는 초격자 구조층(3)과, 그리고 상기 초격ㄹ자 구조층상에 형성되는 n-형AlGaAs층(4)을 포함하는 것이 특징인 2차원 전자가스를 이용하는 전게효과 반도체 장치.
  8. 제7항에서, 상기 AlxGa1-xAs(4)의 AlAs의 분자비(x)가 0.2인 것이 특징인 2차원 전자가스를 이용하는 전계효과 반도체 장치.
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Families Citing this family (21)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5216260A (en) * 1984-11-19 1993-06-01 Max-Planck Gesellschaft Zur Foerderung Der Wissenschaften E.V. Optically bistable semiconductor device with pairs of monoatomic layers separated by intrinsic layers
US4827320A (en) * 1986-09-19 1989-05-02 University Of Illinois Semiconductor device with strained InGaAs layer
JPS63316484A (ja) * 1987-06-19 1988-12-23 Fujitsu Ltd 量子効果半導体装置
DE3828885A1 (de) * 1988-08-26 1990-03-01 Mitsubishi Electric Corp Feldeffekttransistor
DE69031813T2 (de) * 1989-04-04 1998-04-09 Siemens Ag HEMT-Struktur
US5436470A (en) * 1991-01-14 1995-07-25 Sumitomo Electric Industries, Ltd. Field effect transistor
JP3173080B2 (ja) * 1991-12-05 2001-06-04 日本電気株式会社 電界効果トランジスタ
US5488237A (en) * 1992-02-14 1996-01-30 Sumitomo Electric Industries, Ltd. Semiconductor device with delta-doped layer in channel region
US5278444A (en) * 1992-02-26 1994-01-11 The United States Of America As Represented By The Administrator Of The National Aeronautics And Space Administration Planar varactor frequency multiplier devices with blocking barrier
DE4216030A1 (de) * 1992-05-15 1993-11-18 Forschungszentrum Juelich Gmbh Elektronisches Bauelement mit wenigstens einem Stromkanal, der ein zweidimensionales Ladungsträgergas enthält
JP2914049B2 (ja) * 1992-10-27 1999-06-28 株式会社デンソー ヘテロ接合を有する化合物半導体基板およびそれを用いた電界効果トランジスタ
US5686737A (en) * 1994-09-16 1997-11-11 Cree Research, Inc. Self-aligned field-effect transistor for high frequency applications
JP3458349B2 (ja) * 1996-11-19 2003-10-20 株式会社デンソー 半導体装置
JP3429700B2 (ja) 1999-03-19 2003-07-22 富士通カンタムデバイス株式会社 高電子移動度トランジスタ
TWI222750B (en) * 2003-04-25 2004-10-21 Univ Nat Cheng Kung Voltage adjustable multi-stage extrinsic transconductance amplification HEMT
US20050104087A1 (en) * 2003-11-19 2005-05-19 Lan Ellen Y. InGaP pHEMT device for power amplifier operation over wide temperature range
FR2875338B1 (fr) * 2004-09-13 2007-01-05 Picogiga Internat Soc Par Acti Methode d'elaboration de structures hemt piezoelectriques a desordre d'alliage nul
FR2875337A1 (fr) * 2004-09-13 2006-03-17 Picogiga Internat Soc Par Acti Structures hemt piezoelectriques a desordre d'alliage nul
US7821030B2 (en) * 2005-03-02 2010-10-26 Panasonic Corporation Semiconductor device and method for manufacturing the same
US7253455B2 (en) * 2005-04-05 2007-08-07 Freescale Semiconductor, Inc. pHEMT with barrier optimized for low temperature operation
JP5762049B2 (ja) * 2011-02-28 2015-08-12 ルネサスエレクトロニクス株式会社 半導体装置

Family Cites Families (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4205329A (en) * 1976-03-29 1980-05-27 Bell Telephone Laboratories, Incorporated Periodic monolayer semiconductor structures grown by molecular beam epitaxy
US4194935A (en) * 1978-04-24 1980-03-25 Bell Telephone Laboratories, Incorporated Method of making high mobility multilayered heterojunction devices employing modulated doping
US4410902A (en) * 1981-03-23 1983-10-18 The United States Of America As Represented By The Secretary Of The Army Planar doped barrier semiconductor device
EP0133342B1 (en) * 1983-06-24 1989-11-29 Nec Corporation A superlattice type semiconductor structure having a high carrier density
US4882609A (en) * 1984-11-19 1989-11-21 Max-Planck Gesellschaft Zur Forderung Der Wissenschafter E.V. Semiconductor devices with at least one monoatomic layer of doping atoms
JPS61271874A (ja) * 1985-05-27 1986-12-02 Fujitsu Ltd 半導体装置
JPH0628273A (ja) * 1991-01-09 1994-02-04 Nec Corp 入力電文振分方式

Also Published As

Publication number Publication date
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JPH0156543B2 (ko) 1989-11-30
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