JPS61204983A - 電界効果トランジスタ - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔発明の利用分野〕 本発明は高集積化に好適な高速の電界効果トランジスタ
に関する。

〔発明の背景〕

従来のＧａＡｓ　　ＭＥ　Ｓ　Ｆ　Ｅ　Ｔ　（Ｍｅｔａ
ｌ　Ｓｅｍ１−ｃｏｎｄｕｃｔｏｒ　Ｆｉｅｌｄ　Ｅｆ
ｆｅｃｔ　Ｔｒａｎｓｉｓｔｏｒ）は、一般にｎ型Ｇａ
Ａｓ層の上にゲー１−として金属を設け。

金属と半導体とのショットキ接合によって形成される半
導体側の空乏層により電流を制御している。

このような方式のＦＥＴはｓ　Ｓ、Ｍ、Ｓｚａ、ｒ半導
体デバイス物理学」　（円〕ｙｓＬｃｓ　ａｆ　Ｓｅｍ
１ｃｏｎｄｕｃｔｏｒＤｅｖｉｃｅｓ）、　　２ｎｃｌ
　　Ｅｄｉｔｉｏｎ、　　１９８１．　　Ｊｏｈロ　Ｗ
ｉｌｅｙａｎｄ　５ｏｎｓ、　Ｎｅｖ　Ｙｏｒｋ、　ｐ
、３１２に記述されているように１９６６年にＭ　ｅ　
＃ｉ　ｄにより提案され、ト■ｏｏｐｅｒとり、ｅｈｒ
ｅｒにより実現され、動作が確認されている。

しかし、ＭＥＳＦＥＴはゲー１−にショットキ接合を利
用しているためｋ、一定の順ブ）向電圧を越えるとゲー
ト電流が急激に増加しく以下では、これをゲート・リー
ク電流と呼ぶ）、Ｉ−’Ｉツイン゛屯流の制御が不可能
となる。この一定の電圧は９Ｇ　ａ　Ａ　ｓと金属との
ショットキ接合の場合には。

０．６−０．７Ｖ　テある。、：の、？、：め、ＭＥＳ
ＦＥＴを用いて構成したＥ　／　Ｄ　（Ｅｎｈａｎｅｅ
＋ｍｅｎｔ−Ｄｅｐｌｅｔｉｏｎ）インバータ回路を基
本ゲートとする集積回路は。

十分な論理振幅が取れず、ノイズマージンが小さく、ま
た、大電流をスイッチすることができず高速化に制約を
与えているという問題点がある。

〔発明の目的〕

本発明の目的は、従来技術での上記した問題点を解決し
、ゲー１−・リーク′屯流を低減することのできる。高
集積化に適する高速の電界効果トランジスタを提供する
ことにある。

〔発明の概要〕

本発明の特徴は、」−記の目的を達成するために。

■）あるいはｐいずれかの導電型を有する第１の半導体
層上ｋ、第１の半導体とは逆導電型でかつ第１の半導体
との界面に第１の半導体の禁制帯中にエネルギーレベル
を有する界面準位層を生ずる第２の半導体層と、金属と
がこの順にグー１−電極として積層されている構成とす
るにある。

一般ｋ、ＭＥＳＦＥＴのゲー１−に用いられているショ
ットキ接合では、第４図に示すようｋ、金属１と半導体
２の界面に一定の障壁φＢを生ずる。

これは、（１）ＧａＡｓと金属の界面ｋ、ＧａＡｓの禁
制帯中にレベルを有する界面準位層３が高密度（≧１０
”ａｍ−”／ｅＶ）に存在すること、（２）Ｌかも、半
導体２に金属】が接触しているためｋ、金属１からの界
面準位への充放電が短時間（１０ｐｓ以下）で行なわれ
ること、により金属のフェルミレベルが、半導体２の禁
制帯の一定の位置にピニングされるためである。ショッ
トキ接合に順方向電圧■を印加した時に流れるリーク電
流は、半導体２中に存在する電子のうち、ショットキ接
合の障壁φＢを越えて金属１側に放出される電子（熱放
出電子）４によって担われる。従って、ショットキ接合
を流れるリーク電流を低減するには、この熱放出電子４
が金属側に放出されるのを妨害するように障壁をより高
く形成するのが有効な手段である。

そこで２本発明では、第１図に示すような接合とするこ
とを提案する。この接合は、金属１１と第１の半導体１
２との間ｋ、第１の半導体１２とは逆の導電型を有する
第２の半導体１５の極めて薄い層を挿入した構造をもつ
。この構造においては、第２の半導体１５と金属１１と
の接合により、その界面に界面準位層１６が高密度（２
１０１２ｃｍ−２／ｅＶ）に存在する。

このような接合においては、下記の２つの条件を満たせ
ば、金属のフェルミレベルは、第１の半導体１２及び第
２の半導体１５の禁制Ｊｉの一定位置にピニングされ、
このため、ショットキ接合と同様ｋ、接合に電子に対す
る一定の障壁φＢ−が生じる。

（条件１）第２の半導体１５と第１の半導体１２との界
面ｋ、界面準位層１３が高密度（≧１０″■−”／ｅＶ
）に存在する必要がある７このような界面準位層１３は
、第２の半導体１５と第１の半導体１２の格子定数の不
整台、第２の半導体１５の成長時のストイキオメＩ・り
のずれ、界面に生じる第２の半導体１５あるいは第１８
の半導体１２の酸化物等の絶縁層、界面の微量な金属に
よるｔＩ″ｉ染９等により容易に導入することができる
。

（条件２）第２の半導体１５の厚さｄは、この半導体１
５をトンネルすることによる金属１１から界面準位層１
３への充放電が十分短時間（］、　Ｏｐ　ｓ以下）で行
なオ〕れるように薄くすることが必要である。例えば、
第２の半導体１５の厚さｄは、材料によって異なるが、
１０〜２００人の間に設定することにより１０１１９以
下の充放電時間は実現できる。なぜなら、充放電時間ｔ
は ＴＩ＝ｅｘｐ　（−ｄ−一・（−！Ｌ）圭〕ｍ０ Ｄｓ　：界面準位層１３の界面準位密度（ロー”／ｅＶ
）ΔＥｓ：充放電時に動くフェルミレベルの移動量（ｅ
Ｖ）Ｖｔｈ　　：金属１１中の自由キャリアの速度（ａ
ｓ／ｓ）Ｎ　　：金属１１の自由キャリア濃度（ａｎ−
３）Ｔｔ　：半導体１５をトンネルする確率（ただし、
矩形のポテンシャルバリアをトンネルすると仮定）−ｄ
　　：半導体１５の厚さく人） φ　　：トンネルするバリアの高さくｅＶ）ｍ　　：半
導体１５中のキャリアの有効質量（ｇ）ｍｏ：真空中の
電子質１ｋ　（ｇ） であり９０８６ΔＥ　、＝　１０”Ｑｌ−”　、　ｖｔ
ｈ＃１０’ｃｎ／ｓ。

Ｎ＃１０”１Ｇ−３，φ４０．５ｅＶ、　ｍ／ｍ、４０
．６とすると、ｔ≦Ｌｏｐｓとなるためには６５２５人
でなければならない、ただし、バリアの高さφや有効質
量ｍ／ｍ、の大きさは、半導体１５の材料によって。

φ＝０．１〜１　ｅＶ、　ｍ　／　ｍ、＝＝ｏ、ｏｓ〜
１の間を動き得るので、膜厚ｄとして最大のものは２０
０人が許される。

障壁φ８−を、第２の半導体１５が無い時の障壁φａｎ
ｔより高くするには、２つの方法がある。

第１の方法は、第１の半導体１２よりも電子親和力が小
さい半導体と第２の半導体１５として選ぶことである。

第２の半導体１５と第１の半導体１２の伝導帯端のエネ
ルギー差ΔＥｃだけ、障壁φＢ−は障壁φＱｎ□よりも
必ず高くなる。この方法によれば。

第２の半導体１５の７クセブタ濃度は１０１５〜１ｏ２
０Ｇ−３の間で極めて広範囲に選べる。

第２の方法は２次のようにする方法で菖る。即ち、φ８
１の最大値はＥ　ｓｚ　　（ｋ　Ｔ　／　Ｑ）　Ｑ　ｎ
’（Ｎ　ｖ／　Ｎ＾）であるので、第２の半導体１５の
材料として次の（１）式 の関係を満足するものを選ぶことである。ここで。

Ｅｓ、：第２の半導体１５の禁制帯幅 Ｎｖ：第２の半導体１５の価電子帯の有効状態密度Ｎ＾
：第２の半導体１５のアクセプタ濃度ｋ　：ボルツマン
定数 Ｔ　：絶対温度 ｑ　：電子の電荷 である。φＢ（１’Ｅ！１２　　（ｋＴ／ｑ）Ｑｎ（Ｎ
ｖ／Ｎ＾）の状態は、第２の半導体１５の価電子帯端が
、金属１１のフェルミレベルＥＦｗの近傍に存在し、第
２の半導体１５中に中性領域が存在する状態に対応する
。

この方法によれば、アクセプタ濃度に（１）式による制
限が加わるが、半導体１５に対する電子親和力の制限が
緩和される。

以上述べたようｋ、第１図に示す接合により。

電子に対する一定の障壁φＢ−が生じ、しかも、このφ
Ｂ（ｌは半導体１５がない時の障壁φＢ−よりも大きく
することが可能である。

〔発明の実施例〕

（実施例１） 第２図（ａ）〜（ｃ）に主要工程を示す。

（ａ）まず、半絶縁性Ｇ　ａ　Ａ　ｓ基板２１上ｋ、イ
オン打込み法により、ｎ＋層２２，５層２３を形成した
。ド・　−パントは”　＠Ｓ　ｉ＋であり、５層２３は
打込みエネルギーが７５ｋｅＶ、’　ドーズ量がＩ　Ｘ
　１０”　ａｍ−”の条件で。

ｎ＋層２２は打込みエネルギーが１２５ｋｅＶ　、ドー
ズ量がＩ　ＸＩＯ”ａｍ−”の条件で形成した。その後
、Ｓｉｎ。

を被着の後、８００℃、　２０ｍ１ｎ間に熱処理を行な
い５層２３及び１４″層２２を活性化した。

（ｂ）次ｋ、　Ｍ　ＯＣＶ　Ｄ　（Ｍｅｔａｌ−Ｏｒｇ
ａｎｉｃＣｈｅｍｉｃａｌ　Ｖａｐｏｒ　Ｄｅｐｏｓｉ
ｔｉｏｎ）法により、ｐ型のＧａ６４ＡＱ、６．、Ａｓ
ｓｚ４を成長させた。本実施例では。

厚さ２０人、アクセプタ濃度Ｉ　Ｘ　１０”　ｃｘ−３
とした。

また、ドーパントはＺｎとした。その後ｅＰ−Ｇａｏ、
、ＡＱＱ、、Ａｓ層２４上にＴ　ｉ２５を厚さ２０００
人に蒸着した。ただし、ここに用いる金属はＴｉに限ら
ず、Ａ（１，Ｗ、ＷＳｉ、Ｍｏ等任意の金属でよい、さ
らｋ、ホトレジスト（ＡＺ１３５０Ｊ）により、ゲート
パターンを形成し、　Ｔｉ２５はＨＦ系のエツチング液
で、　ｐ−Ｇａｏ、、Ａ（Ｌ、、、Ａｓｓｚ４はアンモ
ニア系のエツチング液で不要部分を除去し、ゲートを形
成した。

ｐ型Ｇａ０１．Ａ（Ｌ、、、　Ａｓｓｚ４と５層２３は
、高真空中の連続成長によって形成していないので、そ
の界面にはＧ　ａ　Ａ　ｓの自然酸化物や金属不純物等
が残留するため界面準位層が多数存在する。

Ｇ　ａｏ、、　Ａｕ。、、　Ａｓの電子親和力はＨＧ　
ａ　Ａ　９のそれにりも小さいので２本実施例は、障壁
を高くする方法の第］、の方法に対応する。

（ｃ）最後＆、−、ＳｉＯ２膜２６を、ＣＶＤ法により
。

厚さ２０００人に形成した後、ホトＩノジスト（ＡＺ１
３５０Ｊ）によるリフトオフ法で、ソース電極２７゜ド
レイン電極２８を形成する。電極金属はＡ　ｕ　Ｇ　ｅ
　／Ｎｉ／Ａｕである。その後、４００℃、　３ｍ１ｎ
間の熱処理を行ないソース電極２７．ドレイン電極２８
のオーミック接触をとる。

本実施例によれば、ゲー１−の障壁の高さは１．１Ｖと
見積もることができ、実際にゲート電圧を０．９Ｖまで
印加することが可能であった。従来のＭＥＳＦＥＴの最
大許容印加電圧０゜６■に較べてｌｏｇｉｃ　ｓすｉｎ
ｇ　（論理振幅）を０．３ｖ大きくすることができた。

なお、上記実施例では、ｎチャンネルの電界効果トラン
ジスタについて説明したが、ｐチャンネルのｍＷ効果ト
ランジスタについても、即ち、導電型を逆にしても、同
様に論理振幅を大きくすることが可能であることはいう
までもない。

（実施例２） 第３図（ａ）〜（ｃ）に主要工程を示す。

（ａ）２半絶縁性基板３１上ｋ、イオン打込み法により
、５層３３を形成した。ドーパントは”Ｓｉ＋であり、
その打込みエネルギーは７５ｋａＶ　、ドーズ量が１．
　Ｘ　１０１２ａｎ−”である。その後、５ｉｎ２膜を
厚さ２０００人被着０後、８００℃、　２０ｍ１ｎ間の
熱処理を行なって１１層３３を活性化した。

（ｂ）：　５ｉｎ２膜をＨＦにより除去した後、スパッ
タ法により、Ｂをドープした８３層３４及びＷ層３５を
被着した。Ｓｉ層３４の厚さは３０人であり、Ｗ層３５
の厚さは２０００人である。ただし、Ｗの厚さば。

ｔｏｏｏ〜５０００人の範囲で選ぶが、これは、後のｎ
＋層３２を形成する際のイオン打込みエネルギーの大き
さに応じて選択する。また、金属としては、後の熱処理
に耐えるＷ　＋　Ｍ　Ｏ！　Ｗ　Ｓ　ｊｔ　Ｗ　Ａｆｌ
等が望ましい。その後、ホＩ−レジス［〜をマスクとし
て。

ＣＦ４ガスによるドライエツチングで加工し、ゲートパ
ターンを形成した。さらｋ、このゲートパターンをマス
クとして、”Ｓｉ＋を打込みエネルギー１２５ｋｅＶ、
ドーズ量がＩ　Ｘ　１０１０１３ａｒ”でイオン打込み
し、ｎ＋層３２をゲートに自己整合的に形成した。

その後、Ｓｉｎ、膜３６をＣＶＤ法により厚さ２０００
人に被着し、熱処理を８００℃、　ＬｏＩＩｌｉｎ間行
ない、ｎ＋層３２を活性化した。この時、同時にＢをド
ープした８３層３４が活性化しｖ　Ｉ　ＸＩＯ”ｅｍ−
’のアクセプタ濃度をもった。Ｓｉ層３４と０層３１は
、格子整合のとれないペテロ接合をなすためｋ、その界
面には多数の界面準位が存在する。ＳｉとＧ　ａ　Ａ　
ｓの電子親和力は、約４ｅＶでほぼ同一であるので１本
実施例は、障壁を高くする方法の第２の方法に相当する
ａｓ、ｉの禁制帯幅Ｅ９２は１　、１ｅＶであり、Ｇａ
Ａｓのショットキ接合の障壁φＢｎ、＝Ｑ。８ｅＶより
大きいので、アクセプタ濃度を１０１５〜１０２０σ１
に選ぶことにより、室温で式（１）を満足することがで
きる。

（Ｃ）：ホトレジスト（ＡＺ１３５０Ｊ）によるリフト
オフ法で、ソース電極３７．ドレイン電極３８を形成す
る。電極金属はＡｕＧｅ／Ｎｊ／Ａｕである。その後、
４００℃、３ｍ１ｎ間の熱処理を行ないソース電極及び
ドレイン電極のオーミック接触をとる。

本実施例によれば、ゲート障壁の高さは１．ｌＶと見積
もることができ、実際にゲート電圧を０．９Ｖまで印加
することが可能となり、従来のＭＥＳＦＥＴに比べて論
理振幅を０．３Ｖ大きくすることができた。また２本実
施例では、耐熱性のあるＳＬをゲートとしてＭＪ＆）た
ためにゲートに自己整合的にｎ＋層を形成できた。この
ため、ソース抵抗を低減でき、実施例１の電界効果トラ
ンジスタに比べ、相互コンダクタンスが１．３倍増加す
るという結果も得られた。

本実施例の構造においても、実施例１の場合と同様ｋ、
半導体の導電型を逆にしても論理振幅を大きくすること
が可能である。

以、ヒ、実施例ｊ及び２では、それぞれＧ　ａ　Ａ　ｓ
基板／　Ｇ　ａＡＱ　Ａ　ｓゲート、ＧａＡｓ基板／Ｓ
ｆゲーＩ−を実例として挙げたが、基板としてＩｎＰ。

ＩｎＧａＡｓ、　　ＩｎＧａＡｓＰ、ＧａＡｕＡｓ、　
　Ｓｉ、Ｇｅ等の半導体の中から任意のひとつを、ゲー
トとして。

ＩｎＰ、ＩｎＧａＡｓ、ＩｎＧａＡｓＰ、ＧａＡＩＬＡ
ｓ、Ｓｉ’ｙＧｅ等の半導体の中から任意のひとつを選
んだ場合も、同様な効果が得られることは、言うまでも
ない、半導体としては、単結晶、多結晶どちらでもよい
が、実施例１あるいは２の製法によれば。

多結晶となる。

〔発明の効果〕

以上説明したように２本発明によれば、ゲートの障壁の
高さを高くすることができ、従って、最大印加ゲート電
圧を従来に比べ０．２〜０．３ｖ大きくすることができ
る。

【図面の簡単な説明】

第１図は本発明による接合のバンド図、第２図及び第３
図はそれぞれ本発明による接合を用いた電界効果トラン
ジスタの実施例製造工程の断面図。 第４図は従来のショットキ接合のバンド図である。 〈符号の説明〉 １１・・・金属　　　　　　　１２・・・第１の半導体
１３、１６・・・界面準位層　　１５・・・第２の半導
体２１．３１・・・半絶縁性基板　２２．３２・・・ｎ
１層２３、３３・・・ｎ層

Claims (4)

【特許請求の範囲】
1. （１）ｎあるいはｐの導電型を有する第１の半導体層上
   に、第１の半導体とは逆導電型でかつ第１の半導体との
   界面に第１の半導体の禁制帯中にエネルギーレベルを有
   する界面準位層を生ずる第２の半導体層と、金属とがゲ
   ート用電極として順に積層されていることを特徴とする
   電界効果トランジスタ。
2. （２）前記第２の半導体層の厚さを、前記金属のフェル
   ミレベルが前記第１の半導体の禁制帯の一定位置にピニ
   ングされるように選ぶことを特徴とする特許請求の範囲
   第１項記載の電界効果トランジスタ。
3. （３）前記第２の半導体の電子親和力が前記第１の半導
   体の電子親和力よりも小なることを特徴とする特許請求
   の範囲第１項あるいは第２項記載の電界効果トランジス
   タ。
4. （４）前記第１の半導体及び前記第２の半導体を、第２
   の半導体の禁制帯幅をＥ＿９＿２、価電子帯の有効状態
   密度をＮ＿Ｖ、アクセプタ濃度をＮ＿Ａ、第１の半導体
   の障壁をφＢｎ＿１、ボルツマン定数をｋ、絶対温度を
   Ｔ、電子の電荷をｑとして関係式 Ｅ＿９＿２−（ｋＴ／ｑ）・ｌｎ（Ｎ＿Ｖ／Ｎ＿Ａ）≧
   φＢｎ＿１を満足するように選ぶことを特徴とする特許
   請求の範囲第１項〜第３項のいずれかに記載の電界効果
   トランジスタ。