JPS6039872A - 縦型電界効果トランジスタの製造方法 - Google Patents
縦型電界効果トランジスタの製造方法Info
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- JPS6039872A JPS6039872A JP14799083A JP14799083A JPS6039872A JP S6039872 A JPS6039872 A JP S6039872A JP 14799083 A JP14799083 A JP 14799083A JP 14799083 A JP14799083 A JP 14799083A JP S6039872 A JPS6039872 A JP S6039872A
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Classifications
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/80—Field effect transistors with field effect produced by a PN or other rectifying junction gate, i.e. potential-jump barrier
- H01L29/812—Field effect transistors with field effect produced by a PN or other rectifying junction gate, i.e. potential-jump barrier with a Schottky gate
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- H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
- H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
- H01L29/0603—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions
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- H01L29/0649—Dielectric regions, e.g. SiO2 regions, air gaps
- H01L29/0653—Dielectric regions, e.g. SiO2 regions, air gaps adjoining the input or output region of a field-effect device, e.g. the source or drain region
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
（技術分野）
本発明は、高周波特性あるいは高速スイッチング特性に
すぐれた縦型電界効果トランジスタオヨびその製造方法
に関するものである。
すぐれた縦型電界効果トランジスタオヨびその製造方法
に関するものである。
（従来技術）
従来提案されているショットキーゲート埋込み縦型電界
効果トランジスタの構造例ご第１図に示す。
効果トランジスタの構造例ご第１図に示す。
ここで、ｌはソースのオーム性電極、コはドレインのオ
ーム性電極、３およびグは、それぞれ、各電極／および
２と良好なオーム性電極を形成しやすくするためのｎ＋
＝ ＧａＡｓ層（ｎＮｌθ ｃｍ ）である。ｎ” −
ＧａＡｓ層３とグとの間にはトランジスタ動作を行わせ
るためのｎ −ＧａＡｓ層夕（ｎ−＝ｌＱ 〜１０ ｃ
ｍ ）あるいはｐ−−ＧａＡｓ層＆（ｐ＝ｉｏ 〜１０
ＣＬ１１）を配置し、このｌｑｇにシミツトキーゲート
電極６を埋込む。
ーム性電極、３およびグは、それぞれ、各電極／および
２と良好なオーム性電極を形成しやすくするためのｎ＋
＝ ＧａＡｓ層（ｎＮｌθ ｃｍ ）である。ｎ” −
ＧａＡｓ層３とグとの間にはトランジスタ動作を行わせ
るためのｎ −ＧａＡｓ層夕（ｎ−＝ｌＱ 〜１０ ｃ
ｍ ）あるいはｐ−−ＧａＡｓ層＆（ｐ＝ｉｏ 〜１０
ＣＬ１１）を配置し、このｌｑｇにシミツトキーゲート
電極６を埋込む。
このトランジスタは、ソース電極ｌからドレイン電極−
へ流れる電子を、ショットキーゲートルのまわりに発生
ずる空乏層の幅を変化させることによって、ｍｕｖｆｇ
するものである。この空乏層幅の変化は、通常は、ショ
ットキーゲートルに印加する電圧を制御することによっ
て行なわれる。この様な構造のトランジスタの理論的な
最高周波数はｌθ００ ＧｆＪｚといわれＣいる（ Ｃ
，０，Ｂｏｚｌｅｒ ａｎｄＧ、Ｄ、ＡＩ Ｉｅｙ、Ｉ
ＥＥＥ Ｔｒａｎｓ、ＥＩｅｃｔｒｏｎ、Ｄｅｖｉｃｅ
ｓ、ＥＤ −，２７゜１ｉ２ｔ （ｉｑｒｏ）参Ｈ（）
）。
へ流れる電子を、ショットキーゲートルのまわりに発生
ずる空乏層の幅を変化させることによって、ｍｕｖｆｇ
するものである。この空乏層幅の変化は、通常は、ショ
ットキーゲートルに印加する電圧を制御することによっ
て行なわれる。この様な構造のトランジスタの理論的な
最高周波数はｌθ００ ＧｆＪｚといわれＣいる（ Ｃ
，０，Ｂｏｚｌｅｒ ａｎｄＧ、Ｄ、ＡＩ Ｉｅｙ、Ｉ
ＥＥＥ Ｔｒａｎｓ、ＥＩｅｃｔｒｏｎ、Ｄｅｖｉｃｅ
ｓ、ＥＤ −，２７゜１ｉ２ｔ （ｉｑｒｏ）参Ｈ（）
）。
しかし、この構造のトランジスタは、ショットキーゲー
ト電極ｔの間を電子が流れるものであるから、かかるゲ
ート電極乙の上部あるいは下部の半導体は本来不必要で
あるばがりが、ソース／とゲート６とのｎ（Ｊあるいは
ドレインコとゲート６との間の寄生容量として作用し、
高周波特性あるいは高速スイッチング特性には大きな欠
点となる。
ト電極ｔの間を電子が流れるものであるから、かかるゲ
ート電極乙の上部あるいは下部の半導体は本来不必要で
あるばがりが、ソース／とゲート６とのｎ（Ｊあるいは
ドレインコとゲート６との間の寄生容量として作用し、
高周波特性あるいは高速スイッチング特性には大きな欠
点となる。
（目 的）
そこで、本発明の目的は、上述した寄生容量の中で、特
にドレインとゲートとの間の容量を減少させるために、
ショットキーゲート電極の上部に空孔を設けることによ
って、動作の高周波化を図つた縦型電界効果トランジス
タを提供することにある。
にドレインとゲートとの間の容量を減少させるために、
ショットキーゲート電極の上部に空孔を設けることによ
って、動作の高周波化を図つた縦型電界効果トランジス
タを提供することにある。
本発明の他の目的は、ショットキーゲート電極の上部に
適切に空孔を形成して縦型電界効果トランジスタを製造
する方法を提供することにある。
適切に空孔を形成して縦型電界効果トランジスタを製造
する方法を提供することにある。
層と、第１半導体層上に配置され、第１半導体層と同一
導電型であり、第１半導体層とほぼ同じ高不純物濃度を
もつ第一半導体層と、第２半導体層の、第１半導体層と
の接合面とは対向する主面上に配置社され、低不純ｌｌ
ｌ１／ｌ濃度をもつ第３半導体層と、第３半導体層の、
第一半導体層との接合面とは対向する主面上に配置され
、第２半導体層と同一導電型であり、第２半導体層とけ
ば同じ不純物濃度をもつ第一半導体層と、第１半導体層
の、第２半導体層との接合面とは対向する主面」二に配
置された第７電極と、第り半導体Ｒ’ｔの、第、？ 、
′ｌ′導体層との接合面とは対向する主面上に配置され
た第２Ｎ極と、第３半導体層中にほぼ等間隔で配置され
た、複数のストライプ状の第１導体層と、第３半導体層
中において、第１導体層の第、２ｔ［ｌ極側に形成され
た空孔とを具えたことを特徴とする。
導電型であり、第１半導体層とほぼ同じ高不純物濃度を
もつ第一半導体層と、第２半導体層の、第１半導体層と
の接合面とは対向する主面上に配置社され、低不純ｌｌ
ｌ１／ｌ濃度をもつ第３半導体層と、第３半導体層の、
第一半導体層との接合面とは対向する主面上に配置され
、第２半導体層と同一導電型であり、第２半導体層とけ
ば同じ不純物濃度をもつ第一半導体層と、第１半導体層
の、第２半導体層との接合面とは対向する主面」二に配
置された第７電極と、第り半導体Ｒ’ｔの、第、？ 、
′ｌ′導体層との接合面とは対向する主面上に配置され
た第２Ｎ極と、第３半導体層中にほぼ等間隔で配置され
た、複数のストライプ状の第１導体層と、第３半導体層
中において、第１導体層の第、２ｔ［ｌ極側に形成され
た空孔とを具えたことを特徴とする。
本発明製造方法は、高不純物濃度をもつ第１半導体層に
よる基板、１−、 ｔｔこ、第１半導体層と同一導電型
であり、かつはげ同じ不純物濃度をもつ第一半導体層を
形成する工程と、第一半導体層の、第１半導体層との接
合面とは対向する主面上に低不純物濃度をもつ第５半導
体層を形成ツる工程と、第５半導体層の、第一半導体層
との接合面とは対向する主面上に、はぼ等間隔で複数の
ストライプ状第１導体層を、第３半導体層の結晶方位に
対して、所定角度をもって形成する工程と、複数のスト
ライプ状第１導体層の形成された第一半導体層の主面上
に、第一半導体層と同一材料かつほぼ同じ不純物濃度を
もつ第６半導体層を気相成長法により成長させ、ストラ
イプ状第１導体層の上に空孔を形成する工程と、第６半
導体層の、第一半導体層との接合面とは対向する主面上
に、第−半導体層と同一導電型であり、かつほぼ同じ不
純物濃度をもつ第り半導体層を形成する工程と２具えた
ことを特徴とする。
よる基板、１−、 ｔｔこ、第１半導体層と同一導電型
であり、かつはげ同じ不純物濃度をもつ第一半導体層を
形成する工程と、第一半導体層の、第１半導体層との接
合面とは対向する主面上に低不純物濃度をもつ第５半導
体層を形成ツる工程と、第５半導体層の、第一半導体層
との接合面とは対向する主面上に、はぼ等間隔で複数の
ストライプ状第１導体層を、第３半導体層の結晶方位に
対して、所定角度をもって形成する工程と、複数のスト
ライプ状第１導体層の形成された第一半導体層の主面上
に、第一半導体層と同一材料かつほぼ同じ不純物濃度を
もつ第６半導体層を気相成長法により成長させ、ストラ
イプ状第１導体層の上に空孔を形成する工程と、第６半
導体層の、第一半導体層との接合面とは対向する主面上
に、第−半導体層と同一導電型であり、かつほぼ同じ不
純物濃度をもつ第り半導体層を形成する工程と２具えた
ことを特徴とする。
（実施例）
以下に図面′ｆ：参照して本発明の詳細な説明する。
本発明縦型電界効果トランジスタの一実施例の構造を第
一図に示す。
一図に示す。
第２図において、／／は結晶方位が（θＯｔ ）で高不
純物濃度をもつ第１化合物半導体層、例えばｎ＋−（θ
０／ ） ＧａＡｓ層（ｎ〜／θ ｃｍ）、／、２け第
１化合物半導体層／／上に配置され、このｆａｔ層／／
と同一導電型で、かつはぼ同じ不純物濃度を有する第２
化合物半導体層、例えば？−ＧａＡｓ層（ｒｙ−１０ｃ
ｍ ）である。この第λＪｆｉ／コの結晶方位は（θθ
ｌ）に特定されない。／３は第２層／２の、第１層／／
との接合面とは対向する主面上に配置された低不純物濃
度の第３化合物半導体層、例えばｎ−ＧａＡｓ Ｒ（ｎ
＝／θ 〜ｌ０ＣＩ１１）あるいはｐ””’ −ＧａＡ
ｓ ｆｆ４（ｐ ＝１０ Ｎ１０ Ｃｍ ）である。な
お、この第３層／３は第１層／／上に直接に配置するこ
ともできる。
純物濃度をもつ第１化合物半導体層、例えばｎ＋−（θ
０／ ） ＧａＡｓ層（ｎ〜／θ ｃｍ）、／、２け第
１化合物半導体層／／上に配置され、このｆａｔ層／／
と同一導電型で、かつはぼ同じ不純物濃度を有する第２
化合物半導体層、例えば？−ＧａＡｓ層（ｒｙ−１０ｃ
ｍ ）である。この第λＪｆｉ／コの結晶方位は（θθ
ｌ）に特定されない。／３は第２層／２の、第１層／／
との接合面とは対向する主面上に配置された低不純物濃
度の第３化合物半導体層、例えばｎ−ＧａＡｓ Ｒ（ｎ
＝／θ 〜ｌ０ＣＩ１１）あるいはｐ””’ −ＧａＡ
ｓ ｆｆ４（ｐ ＝１０ Ｎ１０ Ｃｍ ）である。な
お、この第３層／３は第１層／／上に直接に配置するこ
ともできる。
いストライプ状第７導体層１４Ｉ−を等間隔で埋め込ん
でショットキーゲートとすると共に、この第１導体層／
ｌの、第２層１２とは反対側の面の上には、第１導体層
／ｙ−から立上る空孔／ｊ−１例えば断・面形状が三角
形で、その底辺が第１導体層／４／の輻に等しい空孔／
Ｓを形成する。
でショットキーゲートとすると共に、この第１導体層／
ｌの、第２層１２とは反対側の面の上には、第１導体層
／ｙ−から立上る空孔／ｊ−１例えば断・面形状が三角
形で、その底辺が第１導体層／４／の輻に等しい空孔／
Ｓを形成する。
さらに、第３化合物半導体層１３の、第２層／、２との
接合面とは対向する主面上に、第、２層／２と同一導電
型であってほぼ同じ不純物濃度をもつ第グ化合物半導体
層／４．例えばｎ” −ＧａＡｓ層（１−、＝１０ｃｍ
）を配置する。
接合面とは対向する主面上に、第、２層／２と同一導電
型であってほぼ同じ不純物濃度をもつ第グ化合物半導体
層／４．例えばｎ” −ＧａＡｓ層（１−、＝１０ｃｍ
）を配置する。
／７は第１化合物半導体層／／の、第一層／、２との接
合面とは対向する主面上に配植した第１電極、例えばソ
ース電極、ｉｇは第９層の、第３層との接合面とは対向
する主面上に配置した第一電極、例えばドレイン電極で
ある２゜上述した第１導体層／りからゲート電極を夕１
部に引出すことにより、本発明縦型電界効果トランジス
タを構成する。
合面とは対向する主面上に配植した第１電極、例えばソ
ース電極、ｉｇは第９層の、第３層との接合面とは対向
する主面上に配置した第一電極、例えばドレイン電極で
ある２゜上述した第１導体層／りからゲート電極を夕１
部に引出すことにより、本発明縦型電界効果トランジス
タを構成する。
次に、以上の構成の本発明縦型電界効果トラン示す。ま
ず、結晶方位が（θＱ／ ）で高不純物濃度をもつ第１
化合物半導体層、例えば計−（００／ ） ＧａＡｓ層
（ｎ〜ｉｏ ｃｍ ）の厚さ７００〜２００μｍの基板
／／を用意する。この基＆／／上に、第１化合物半導体
層と同一導電型であり、かつほぼ同じ不純物濃度を有す
る第２化合物半導体層、例えばｎ −ＧａＡａ層／Ｌ２
（ｎ〜／θ ｃｍ ）を厚さθ、タ〜タμｍ程度に成長
させる。
ず、結晶方位が（θＱ／ ）で高不純物濃度をもつ第１
化合物半導体層、例えば計−（００／ ） ＧａＡｓ層
（ｎ〜ｉｏ ｃｍ ）の厚さ７００〜２００μｍの基板
／／を用意する。この基＆／／上に、第１化合物半導体
層と同一導電型であり、かつほぼ同じ不純物濃度を有す
る第２化合物半導体層、例えばｎ −ＧａＡａ層／Ｌ２
（ｎ〜／θ ｃｍ ）を厚さθ、タ〜タμｍ程度に成長
させる。
この第一化合物半導体層／２の、第７化合物半導体層ｉ
ｉとの接合ｍＪとは対向する主面上には、低不純物濃度
の第５化合物半導体層／３Ａ１例えばｎ −ＧａＡｓ
Ｆｌ（ｎ ＝ ｔｏ 〜／θ ｃｍ ）あるいはｐ −
ＧａＡ８１ｍ （ｐ ＝ ／θ〜／θ ｃｍ ）を厚さ
０．５〜５１１ｍに成長させて、第３Ａ図に示す構造を
得る。
ｉとの接合ｍＪとは対向する主面上には、低不純物濃度
の第５化合物半導体層／３Ａ１例えばｎ −ＧａＡｓ
Ｆｌ（ｎ ＝ ｔｏ 〜／θ ｃｍ ）あるいはｐ −
ＧａＡ８１ｍ （ｐ ＝ ／θ〜／θ ｃｍ ）を厚さ
０．５〜５１１ｍに成長させて、第３Ａ図に示す構造を
得る。
次いで、第３Ｂ図に示すように、第３層／、？Ａ上にシ
ョットキーゲート用の第１導体層／グとしての金属（例
えばＷ 、 Ｍｏ 、 Ｐｔ ）あるいは金属化合物（
例えばＴｓ ／ Ｗ ｅ ＴｉＷシリザイド）をスパッ
タあるいはＴ４１子ビーム蒸着、 ＣＶＤ法によって浮
さλｏ。
ョットキーゲート用の第１導体層／グとしての金属（例
えばＷ 、 Ｍｏ 、 Ｐｔ ）あるいは金属化合物（
例えばＴｓ ／ Ｗ ｅ ＴｉＷシリザイド）をスパッ
タあるいはＴ４１子ビーム蒸着、 ＣＶＤ法によって浮
さλｏ。
〜ダ００ Ａの薄さで付着させ一プラズマエツチング法
あるいはり７トオフ法によって金属層が０．７〜５８ｍ
のストライプを０−／ Ｎ５μｍの間隔に形成してショ
ットキーゲートとする。このストライプ形成に際し、本
例では、ストライプ方向をＧａＡｓ結晶方位＜ ７ｔｏ
’ ＞に対して３〜９０度の角度をもって形成すること
が必要である。但し、このストライプ／りの角度は、使
用する半導体材料の結晶方位に関連して定めるものであ
り、（θ０／ ） ＧａＡｓ以外の材料にあっては、各
材料に適合した角度に定めるものとする。
あるいはり７トオフ法によって金属層が０．７〜５８ｍ
のストライプを０−／ Ｎ５μｍの間隔に形成してショ
ットキーゲートとする。このストライプ形成に際し、本
例では、ストライプ方向をＧａＡｓ結晶方位＜ ７ｔｏ
’ ＞に対して３〜９０度の角度をもって形成すること
が必要である。但し、このストライプ／りの角度は、使
用する半導体材料の結晶方位に関連して定めるものであ
り、（θ０／ ） ＧａＡｓ以外の材料にあっては、各
材料に適合した角度に定めるものとする。
次に、第３Ｃ図に示すように、第１導体層／４（の形成
された第Ｓ化合物半導体層／、？Ａの上に゛、再び第５
化合物半導体１９ ／３ Ａと同じ化合物半導体材料で
同じ程度の厚さく Ｏ，Ｓ〜Ｓμｍ）で、かつほぼ同じ
不純物濃度をもつ第６化合物半導体層／、？Ｂを 。
された第Ｓ化合物半導体層／、？Ａの上に゛、再び第５
化合物半導体１９ ／３ Ａと同じ化合物半導体材料で
同じ程度の厚さく Ｏ，Ｓ〜Ｓμｍ）で、かつほぼ同じ
不純物濃度をもつ第６化合物半導体層／、？Ｂを 。
成長させて、これら第タ層７．３Ａと第６層／、？Ｂと
によって、第２図に示した第３化合物半導体層１３を形
成する。その際に、トリメチルガリウム（ＴＭＧ ）と
アルシン（Ａ８Ｈ３） ’ｉ：Ｗ料に、水素をキャリア
ガスとして使用する有機金属気相成長法を用いてかかる
ＧａＡｓ層／、７Ｂを成長させることによって、金属ス
トライプ形成上にほぼ正三角形状の空孔／！；’？ｉ：
有する第５層／３Ｂが得られるようにする。このような
空孔／３を有する第３層／、７Ｂを得るための成長条件
の一例においては、ＴＭＧを約３×／θ モル分率、Ａ
ｓＨ２を約、３Ｘ１０ モル分率、全水素流ｆｆｉヲ約
ｌ／。
によって、第２図に示した第３化合物半導体層１３を形
成する。その際に、トリメチルガリウム（ＴＭＧ ）と
アルシン（Ａ８Ｈ３） ’ｉ：Ｗ料に、水素をキャリア
ガスとして使用する有機金属気相成長法を用いてかかる
ＧａＡｓ層／、７Ｂを成長させることによって、金属ス
トライプ形成上にほぼ正三角形状の空孔／！；’？ｉ：
有する第５層／３Ｂが得られるようにする。このような
空孔／３を有する第３層／、７Ｂを得るための成長条件
の一例においては、ＴＭＧを約３×／θ モル分率、Ａ
ｓＨ２を約、３Ｘ１０ モル分率、全水素流ｆｆｉヲ約
ｌ／。
１ ／ ｍｉｎ ％成長温度を約４３０’Ｃとし７こ。
なお、この場合に、前に説明したように、金属ストライ
プ／りの方向が結晶方位〈７／θ〉の方向がら夕〜り０
度の角度を有していることが不可欠である。
プ／りの方向が結晶方位〈７／θ〉の方向がら夕〜り０
度の角度を有していることが不可欠である。
次に、第ｋ Ｒ／３ Ｂの上に、第−Ｉ層ｌコと同一導
電型であってほぼ同じ不純物濃度をもつ第グ化合物半導
体層／６、例えばｎ” ＧａＡｓ層／Ａ （０〜１０１
８ｃｍ−３）を厚さＯｏに〜りμｍに成長させて、第３
ｃ図の構造を得る。
電型であってほぼ同じ不純物濃度をもつ第グ化合物半導
体層／６、例えばｎ” ＧａＡｓ層／Ａ （０〜１０１
８ｃｍ−３）を厚さＯｏに〜りμｍに成長させて、第３
ｃ図の構造を得る。
引続き、第１層／ｌおよび第１Ｉ％各表面上にオーム性
電極１７および７ｇをそれぞれ形成して、ソース？ｌ！
極およびドレイン電極とする。これに加えて、中間に存
在する金属ストライプ／４／をゲート電極とｔ、”ｃ’
、＝端子の縦型電界効果トランジスタラ作製できる。
電極１７および７ｇをそれぞれ形成して、ソース？ｌ！
極およびドレイン電極とする。これに加えて、中間に存
在する金属ストライプ／４／をゲート電極とｔ、”ｃ’
、＝端子の縦型電界効果トランジスタラ作製できる。
このようにして作製された縦型電界効果トランジスタは
、第１図のトランジスタに比べ、ショットキーゲートと
し−（金属層／り上に三角彫の窒化ｌＳを有している。
、第１図のトランジスタに比べ、ショットキーゲートと
し−（金属層／り上に三角彫の窒化ｌＳを有している。
従って、従来の縦型電界効果トランジスタでは、第９Ａ
図に示すように、ゲート電極乙の上下に形成される空乏
層コθにより寄生容り士は増大するのに対して、本発明
のｔす合には、空乏層３０は空孔／Ｓによりゲート電極
／ｑの上方にはＪし成されない。ここで、かかる空孔ｌ
！；のホ（電率は／であるから、第１図に示すトランジ
スタと同じ寸法でｔ６．２図示の本発明トランジスタを
作製すれば、ゲートとドレインとの間のコンデンザ容量
を減少さゼることができる。これによって、第、２図で
示した構造を持つ縦型電界効果トランジスタのｆ；３周
波特性あるいは高速スイッチング特性を大きく改善する
ことができる。
図に示すように、ゲート電極乙の上下に形成される空乏
層コθにより寄生容り士は増大するのに対して、本発明
のｔす合には、空乏層３０は空孔／Ｓによりゲート電極
／ｑの上方にはＪし成されない。ここで、かかる空孔ｌ
！；のホ（電率は／であるから、第１図に示すトランジ
スタと同じ寸法でｔ６．２図示の本発明トランジスタを
作製すれば、ゲートとドレインとの間のコンデンザ容量
を減少さゼることができる。これによって、第、２図で
示した構造を持つ縦型電界効果トランジスタのｆ；３周
波特性あるいは高速スイッチング特性を大きく改善する
ことができる。
（効 果）
以上説明したように、本発明によれば、ショツトキーゲ
ートとしての導体層の上に空孔を物理的に形成するよう
にしたので、それによりゲートとドレインとの間の容量
を減少させることができ、以て縦型電界効果トランジス
タの高周波特性あるいは高速スイッチング特性を改善で
きる利点がある０
ートとしての導体層の上に空孔を物理的に形成するよう
にしたので、それによりゲートとドレインとの間の容量
を減少させることができ、以て縦型電界効果トランジス
タの高周波特性あるいは高速スイッチング特性を改善で
きる利点がある０
第１図は従来のショットギーグート金踊埋込み縦型電界
効果トランジスタの構造例を示す断面図、第２図は本発
明縦型電界効果トランジスタの一実施例の構造を示す断
面図、 不発りＥｌによる 第３Ａ図〜第３Ｄ図はそ（７） ”Ｊ’Ｊ、 ｍ 了Ｍ
Ｔ−例を示す断面図、 第りＡ図および第１ＩＢ図は従来および本発明縦型電界
効果トランジスタにおける空乏層の形状を示す模式図で
ある。 ｌ−・・ソースのオーム性電極、 コ・・・ドレインのオーム性電極１ 、？、 ９−ｎ −ＧａＡ＠（ｎ〜１０ ｃｍ ）、！
；−ｎ’ −ＧａＡｓ （ｎ＝／θ〜１０ ｃｍ ）あ
るいはｐ −ＧａＡｓ Ｃｐ＝１０ ＮｔＯｃｍ ）、
６・・・ショットキーゲート電極、 ／か・・ｎ −（ＯＯ／）ＧａＡｓ基板（ｎ〜／θｃｍ
）（第１半シ、導体層）、 ／、２−ｎ−ＧａＡｌ＋（ｎ”１０ｃｍ ） （第−半
導体層）、 ７３Ａ・・・ｎ−−ＧＩＬＡＩＩ層（ｎ＝ｌｏ、、ｌｏ
ｃｍ ）あるいはＰ ＧａＡｓ層Ｃｐ＝１０〜１０
ｃｍ ）（第５半導体層）、 ／、？ Ｂ ＝ ｎ−−ＧａＡｓ Ｆｔ （ｎ ＝ ／
θ〜／θｃｍ ）あるいＧｊ： ｐ−−ＧａＡｓｉ（ｐ
＝１０−１０ ｃｍ、）（第６半導体Ｒ）、 ／り・・・シミツトキーゲート電極（第１導体Ｆり、／
Ｓ・・・空孔、 ／Ａ−ｎ＋−ＧａＡｓ （ｎ Ｐ−Ｊｌｏ ｃｍ ）
（第り半導体層）、 ／７・・・ソースのオーム性電極、 ／ざ・・・ドレインのオームｔ’ｔＥ ？Ｔｊ 極、−
〇・・・空乏層（従来例）、 ３θ・・・空乏層（本発明）。 第１図 第２図 第４Ａ図 第４０図 ｉ ←へ１２
効果トランジスタの構造例を示す断面図、第２図は本発
明縦型電界効果トランジスタの一実施例の構造を示す断
面図、 不発りＥｌによる 第３Ａ図〜第３Ｄ図はそ（７） ”Ｊ’Ｊ、 ｍ 了Ｍ
Ｔ−例を示す断面図、 第りＡ図および第１ＩＢ図は従来および本発明縦型電界
効果トランジスタにおける空乏層の形状を示す模式図で
ある。 ｌ−・・ソースのオーム性電極、 コ・・・ドレインのオーム性電極１ 、？、 ９−ｎ −ＧａＡ＠（ｎ〜１０ ｃｍ ）、！
；−ｎ’ −ＧａＡｓ （ｎ＝／θ〜１０ ｃｍ ）あ
るいはｐ −ＧａＡｓ Ｃｐ＝１０ ＮｔＯｃｍ ）、
６・・・ショットキーゲート電極、 ／か・・ｎ −（ＯＯ／）ＧａＡｓ基板（ｎ〜／θｃｍ
）（第１半シ、導体層）、 ／、２−ｎ−ＧａＡｌ＋（ｎ”１０ｃｍ ） （第−半
導体層）、 ７３Ａ・・・ｎ−−ＧＩＬＡＩＩ層（ｎ＝ｌｏ、、ｌｏ
ｃｍ ）あるいはＰ ＧａＡｓ層Ｃｐ＝１０〜１０
ｃｍ ）（第５半導体層）、 ／、？ Ｂ ＝ ｎ−−ＧａＡｓ Ｆｔ （ｎ ＝ ／
θ〜／θｃｍ ）あるいＧｊ： ｐ−−ＧａＡｓｉ（ｐ
＝１０−１０ ｃｍ、）（第６半導体Ｒ）、 ／り・・・シミツトキーゲート電極（第１導体Ｆり、／
Ｓ・・・空孔、 ／Ａ−ｎ＋−ＧａＡｓ （ｎ Ｐ−Ｊｌｏ ｃｍ ）
（第り半導体層）、 ／７・・・ソースのオーム性電極、 ／ざ・・・ドレインのオームｔ’ｔＥ ？Ｔｊ 極、−
〇・・・空乏層（従来例）、 ３θ・・・空乏層（本発明）。 第１図 第２図 第４Ａ図 第４０図 ｉ ←へ１２
Claims (1)
- 【特許請求の範囲】 ｌ）高不純物濃度をもつ第１半導体層と、該第１半導体
層上に配置され、該第１半導体層と同一導電型であり、
該第１半導体層とほぼ同じ高不純物濃度をもつ第一半導
体層と、該第二半導体層の、前記第７半導体層との接合
面とは対向する主面上に配置され、低不純物濃度をもつ
第３半導体層と、 該第３半導体層の、前記第一半導体層との接合面とは対
向する主面上に配置され、前記第一半導体層と同一導電
型であり、前記第一半導体層とほぼ同じ不純物濃度をも
つ第一半導体層と、前記第１半導体層の、前記第２半導
体層との接合面とは対向する主面上に配置された第１電
極と、 前記第一半導体層の、前記第３半導体層との接合面とは
対向する主面上に配置された′ｌｊ５．−電極と、 前記第３半導体層中にほぼ等間隔で配置された、複数の
ストライブ状の第１導体層と、前記第３半導体層中にお
いて、前記第１導体層の前記第コ電極側に形成された空
孔とを具えたことを特徴とする佼型電界効果トランジス
タ。 コ）特許請求の範囲第１項記載の縦型電界効果トランジ
スタにおいて、前記第１〜第ダ半゛導体層はそれぞれ化
合物半導体であることを特徴とする縦型電界効果トラン
ジスタ。 ３）特許請求の範囲第１項または第２項に記載の縦型電
界効果トランジスタにおいて、前記空孔は、断面形状が
三角形であり、その底辺は前記第１導体層の幅に等しい
ことを特徴とする縦型電界効果トランジスタ。 ｌＩ） 高不純物濃度をもつ第１半導体層による基板上
に、前記第１半導体層と同一導電型であり、かつほぼ同
じ不純物濃度をもつ第２半導体層を形成する工程と、 前記第−半導体層の、前記第１半導体層との接合面とは
対向する主面上に低不純物濃度？もつ第３半導体層を形
成する工程と、 前記第Ｓ半導体層の、前記第、２半導体層との接合面と
は対向する主面上に、はぼ等間隔で複数のストライプ状
第１導体層を、前記第３半導体層の結晶方位に対して、
所定角度をもって形成する工程と、 前記複数のストライプ状第１導体層の形成された前記第
Ｓ半導体層の前記主面上に、当該第５半導体層と同一材
料かつほぼ同じ不純物濃度をもつ第６半導体層を気相成
長法により成長させ、前記ストライプ状第１導体層の上
に空孔を形成する工程と、 前記第を半導体層の、前記第Ｓ半導体層との接合面とは
対向する主面上に、前記第一半導体層と同一導電型であ
り１かつほぼ同じ不純物濃度をもつ第Ｓ半導体層を形成
する工程とを具えたことを特徴とする縦型電界効果トラ
ンジスタの製造方法。 り）特許請求の範囲第ｑ項記戦の縦型電界効果ト状第１
導体層を前記第Ｓ半導体層の結晶方位＜ ｔｉｏ ＞に
対して１〜７０度の角度をもって形成することを特徴と
する縦型電界効果トランジスタの製造方法。 （以下、余白）
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP14799083A JPS6039872A (ja) | 1983-08-15 | 1983-08-15 | 縦型電界効果トランジスタの製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP14799083A JPS6039872A (ja) | 1983-08-15 | 1983-08-15 | 縦型電界効果トランジスタの製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6039872A true JPS6039872A (ja) | 1985-03-01 |
| JPS6339110B2 JPS6339110B2 (ja) | 1988-08-03 |
Family
ID=15442660
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP14799083A Granted JPS6039872A (ja) | 1983-08-15 | 1983-08-15 | 縦型電界効果トランジスタの製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6039872A (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6226866A (ja) * | 1985-07-26 | 1987-02-04 | エナ−ジ−・コンバ−シヨン・デバイセス・インコ−ポレ−テツド | 二重注入電界効果トランジスタ |
| EP0425037A2 (en) * | 1989-10-23 | 1991-05-02 | Philips Electronics Uk Limited | A method of manufacturing a semiconductor device |
| US5350702A (en) * | 1992-03-28 | 1994-09-27 | Samsung Electronics Co., Ltd. | Method for fabricating a dual-gate metal-semiconductor field effect transistor |
| JP2001135828A (ja) * | 1999-03-12 | 2001-05-18 | Sumitomo Chem Co Ltd | ３−５族化合物半導体およびその製造方法 |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5613773A (en) * | 1979-07-03 | 1981-02-10 | Licentia Gmbh | Fet and method of manufacturing same |
-
1983
- 1983-08-15 JP JP14799083A patent/JPS6039872A/ja active Granted
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5613773A (en) * | 1979-07-03 | 1981-02-10 | Licentia Gmbh | Fet and method of manufacturing same |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6226866A (ja) * | 1985-07-26 | 1987-02-04 | エナ−ジ−・コンバ−シヨン・デバイセス・インコ−ポレ−テツド | 二重注入電界効果トランジスタ |
| EP0425037A2 (en) * | 1989-10-23 | 1991-05-02 | Philips Electronics Uk Limited | A method of manufacturing a semiconductor device |
| US5350702A (en) * | 1992-03-28 | 1994-09-27 | Samsung Electronics Co., Ltd. | Method for fabricating a dual-gate metal-semiconductor field effect transistor |
| JP2001135828A (ja) * | 1999-03-12 | 2001-05-18 | Sumitomo Chem Co Ltd | ３−５族化合物半導体およびその製造方法 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS6339110B2 (ja) | 1988-08-03 |
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