CN109860047A - 一种功率器件及其制作方法 - Google Patents

Abstract

本发明提供一种功率器件及其制作方法，包括：第二导电类型的衬底，形成于所述衬底内的至少两个第一导电类型的第一埋层，形成于所述衬底内的至少一个第二导电类型的第二埋层，形成于所述衬底上表面的第一导电类型的外延层，形成于所述外延层内的至少两个第一导电类型的第三埋层，形成于所述外延层内的至少一个第二导电类型的第四埋层，形成于所述外延层上表面的氧化层，形成于所述氧化层上表面的沟槽，第一导电类型的重掺杂区，第四金属层，接触孔，第一金属层，第二金属层，第三金属层，该功率器件具有导通电阻低、栅控能力强、夹断电压低，功耗小的优良特性。

Description

一种功率器件及其制作方法

技术领域

本发明涉及半导体技术领域，具体涉及一种功率器件及其制作方法。

背景技术

JFET(Junction Field-Effect Transistor，结型场效应晶体管)是由PN结栅极、源极和漏极构成的一种具有放大功能的三端有源器件。其工作原理就是通过栅极电压改变沟道的导电性来实现对输出电流的控制。对于JFET，当栅极不加电压时，沟道电阻最小，器件处于导通状态。当栅极施加电压时，可以改变栅PN结的耗尽区宽度，从而改变沟道的厚度，使沟道电阻变化，从而控制输出电流。当栅极施加电压持续增大时，栅PN结的耗尽区扩展将导电沟道夹断，器件进入夹断状态。JFET具有输入阻抗高、功耗低、开关稳定性好等优点，因此在大规模集成电路、功率器件、低噪声放大器、高输入阻抗电路等领域得到了广泛的应用。传统技术制造的JFET，往往导通时电阻大，而关断时施加的夹断电压也很高，导致功耗大，在电力电子设备中容易造成较大的电力浪费。

发明内容

本发明提出了一种功率器件及其制作方法，该功率器件具有导通电阻低、栅控能力强、夹断电压低，功耗小的优良特性。

一方面，本发明提供了一种功率器件的制作方法，该方法包括：

提供第二导电类型的衬底；

在所述衬底内形成至少两个第一导电类型的第一埋层，所述第一埋层的至少部分表面裸露于所述衬底的上表面；

在所述衬底内形成至少一个第二导电类型的第二埋层，所述第二埋层形成于两个所述第一埋层之间且两端与所述第一埋层连接，所述第二埋层的至少部分表面裸露于所述衬底的上表面；

在所述衬底上表面形成第一导电类型的外延层；

在所述外延层内形成至少两个第一导电类型的第三埋层，所述第三埋层的至少部分表面裸露于所述外延层的上表面；

在所述外延层内形成至少一个第二导电类型的第四埋层，所述第四埋层形成于两个所述第三埋层之间且两端与所述第三埋层连接，所述第四埋层的至少部分表面裸露于所述外延层的上表面；

在所述外延层上表面形成氧化层；

在所述氧化层上表面形成沟槽，所述沟槽贯穿所述氧化层与所述外延层连接；

在所述沟槽的侧壁和底面形成第一导电类型的重掺杂区；

在所述沟槽的剩余部分内填充第四金属层；

在所述氧化层上表面形成接触孔，所述接触孔贯穿所述氧化层延伸至所述第四埋层上表面；

在所述氧化层上表面形成第一金属层，所述第一金属层与所述重掺杂区连接；

在所述氧化层上表面和所述接触孔内形成第二金属层，所述第二金属层与所述第四埋层连接，所述第一金属层与所述第二金属层不连接；

在所述衬底下表面形成第三金属层。

进一步地，所述第一埋层的厚度小于所述第二埋层的厚度。

进一步地，所述衬底的电阻率小于所述外延层的电阻率。

进一步地，所述第三埋层的宽度与所述第一埋层的宽度相等，且所述第三埋层的两端与所述第一埋层的两端对齐。

进一步地，所述第一埋层的离子浓度高于所述第三埋层的离子浓度。

进一步地，所述第二埋层的离子浓度与所述第四埋层的离子浓度大致相等。

进一步地，所述沟槽的深度为所述外延层厚度的80％-90％。

另一方面，本发明提供了一种功率器件，该功率器件包括：

第二导电类型的衬底；

形成于所述衬底内的至少两个第一导电类型的第一埋层，所述第一埋层的至少部分表面裸露于所述衬底的上表面；

形成于所述衬底内的至少一个第二导电类型的第二埋层，所述第二埋层形成于两个所述第一埋层之间且两端与所述第一埋层连接，所述第二埋层的至少部分表面裸露于所述衬底的上表面；

形成于所述衬底上表面的第一导电类型的外延层；

形成于所述外延层内的至少两个第一导电类型的第三埋层，所述第三埋层的至少部分表面裸露于所述外延层的上表面；

形成于所述外延层内的至少一个第二导电类型的第四埋层，所述第四埋层形成于两个所述第三埋层之间且两端与所述第三埋层连接，所述第四埋层的至少部分表面裸露于所述外延层的上表面；

形成于所述外延层上表面的氧化层；

形成于所述氧化层上表面的沟槽，所述沟槽贯穿所述氧化层与所述外延层连接；

形成于所述沟槽侧壁和底面的第一导电类型的重掺杂区；

形成于所述沟槽剩余部分内的第四金属层；

形成于所述氧化层上表面的接触孔，所述接触孔贯穿所述氧化层延伸至所述第四埋层上表面；

形成于所述氧化层上表面的第一金属层，所述第一金属层与所述重掺杂区连接；

形成于所述氧化层上表面和所述接触孔内的第二金属层，所述第二金属层与所述第四埋层连接，所述第一金属层与所述第二金属层不连接；

形成于所述衬底下表面的第三金属层。

进一步地，所述第一埋层的厚度小于所述第二埋层的厚度。

进一步地，所述第三埋层的宽度与所述第一埋层的宽度相等，且所述第三埋层的两端与所述第一埋层的两端对齐。

本发明通过上述技术方案，提出了一种功率器件及其制作方法，在源极和漏极的两端形成贯穿外延层的第一导电类型的重掺杂区，同时使用钨塞引出技术，使得本功率器件在处于导通状态时，电流能够均匀的流过，故具有稳定性特别高的优点，特别适用于各种恒流源电路；本功率器件上下表面均有栅极，在电路应用时，两个栅极接在一起，同时施加反偏电压，此时该功率器件的导通电阻增大，源漏端电流减小，从而实现了栅极精确控制电流的功能，并且其拥有非常强的栅控能力，仅需在栅极施加很小的反偏电压，就可以快速调节该功率器件的导通电阻，当器件需要关断时，也无需在栅极施加很大的反偏电压，就可以关断该功率器件，因此关断功耗特别小，因此，该功率器件具有导通电阻低、栅控能力强、夹断电压低，功耗小的优良特性。

附图说明

为了更清楚地说明本发明实施例的技术方案，下面对实施例描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图是本发明的一些实施例，对于本领域普通技术人员来说，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。

在附图中：

图1为本发明的一个实施例提供的功率器件的制作方法的流程示意图；

图2至图10是本发明的一个实施例提供的功率器件的制作步骤的结构示意图；

附图标记说明：

1-衬底；2-外延层；3-重掺杂区；4-第一埋层；5-第二埋层；6-第三埋层；7-第四埋层；8-沟槽；9-氧化层；10-接触孔；11-第一金属层；12-第二金属层；13-第三金属层；14-第四金属层。

具体实施方式

以下将参阅附图更详细地描述本发明。在各个附图中，相同的元件使用类似的附图标记来表示。为了清楚起见，附图中的各个部分没有按比例绘制。此外，可能未示出某些公知的部分。为了简明起见，可以在一幅图中描述经过数个步骤后获得的半导体结构。

应当理解，在描述器件的结构时，当将一层、一个区域称为位于另一层、另一个区域“上面”或“上方”时，可以指直接位于另一层、另一个区域上面，或者在其与另一层、另一个区域之间还包含其它的层或区域。并且，如果将器件翻转，该一层、一个区域将位于另一层、另一个区域“下面”或“下方”。

如果为了描述直接位于另一层、另一个区域上面的情形，本文将使用“A直接在B上面”或“A在B上面并与之邻接”的表述方法。在本申请中，“A直接位于B中”表示A位于B中，并且A与B直接邻接，而非A位于B中形成的掺杂区中。

在本申请中，术语“半导体结构”指在制造半导体器件的各个步骤中形成的整个半导体结构的统称，包括已经形成的所有层或区域。

在下文中描述了本发明的许多特定的细节，例如器件的结构、材料、尺寸、处理方法和技术，以便更清楚地理解本发明。但正如本领域的技术人员能够理解的那样，可以不按照这些特定的细节来实现本发明。

以下结合图1至图10对本发明实施例提供的一种功率器件及其制作方法进行详细说明。

本发明实施例提供一种功率器件的制作方法，如图1所示的一个实施例提供的功率器件的制作方法的流程示意图，该功率器件的制作方法包括：

步骤S1：提供第二导电类型的衬底1；

步骤S2：在所述衬底1内形成至少两个第一导电类型的第一埋层4，所述第一埋层4的至少部分表面裸露于所述衬底1的上表面；

步骤S3：在所述衬底1内形成至少一个第二导电类型的第二埋层5，所述第二埋层5形成于两个所述第一埋层4之间且两端与所述第一埋层4连接，所述第二埋层5的至少部分表面裸露于所述衬底1的上表面；

步骤S4：在所述衬底1上表面形成第一导电类型的外延层2；

步骤S5：在所述外延层2内形成至少两个第一导电类型的第三埋层6，所述第三埋层6的至少部分表面裸露于所述外延层2的上表面；

步骤S6：在所述外延层2内形成至少一个第二导电类型的第四埋层7，所述第四埋层7形成于两个所述第三埋层6之间且两端与所述第三埋层6连接，所述第四埋层7的至少部分表面裸露于所述外延层2的上表面；

步骤S7：在所述外延层2上表面形成氧化层9；

步骤S8：在所述氧化层9上表面形成沟槽8，所述沟槽8贯穿所述氧化层9与所述外延层2连接；

步骤S9：在所述沟槽8的侧壁和底面形成第一导电类型的重掺杂区3；在所述沟槽8的剩余部分内填充第四金属层14；

步骤S10：在所述氧化层9上表面形成接触孔10，所述接触孔10贯穿所述氧化层9延伸至所述第四埋层7上表面；

步骤S11：在所述氧化层9上表面形成第一金属层11，所述第一金属层11与所述重掺杂区3连接；

步骤S12：在所述氧化层9上表面和所述接触孔10内形成第二金属层12，所述第二金属层12与所述第四埋层7连接，所述第一金属层11与所述第二金属层12不连接；

步骤S13：在所述衬底1下表面形成第三金属层13。

本发明技术方案涉及半导体器件的设计和制造，半导体是指一种导电性可受控制，导电范围可从绝缘体至导体之间变化的材料，常见的半导体材料有硅、锗、砷化镓等，而硅是各种半导体材料中最具有影响力、应用最为广泛的一种。半导体分为本征半导体、P型半导体和N型半导体，不含杂质且无晶格缺陷的半导体称为本征半导体，在纯净的硅晶体中掺入三价元素(如硼、铟、镓等)，使之取代晶格中硅原子的位子，就形成P型半导体，在纯净的硅晶体中掺入五价元素(如磷、砷等)，使之取代晶格中硅原子的位置，就形成了N型半导体，P型半导体和N型半导体的导电类型不同，在本发明的实施例中，第一导电类型为N型，第二导电类型为P型，在本发明的实施例中，如果没有特别说明，每种导电类型的优选掺杂离子都是可以换为具有相同导电类型的离子，以下就不再赘述。

具体地，所述衬底1为集成电路中的载体，所述衬底1起到支撑的作用，所述衬底1也参与所述集成电路的工作。所述衬底1可以为硅衬底1，也可以为蓝宝石衬底1，还可以为碳化硅衬底1，甚至可以为硅褚衬底1，优选的，所述衬底1为硅衬底1，这是因为硅衬底1材料具有低成本、大尺寸、可导电的特点，避免了边缘效应，能够大幅度提高良率。在本发明的实施例中，所述衬底1为第一导电类型的衬底1，所述第一导电类型为N型，所述衬底1的掺杂离子为磷或砷等，所述衬底1掺杂浓度为高掺杂。

下面参阅附图，对上述所述功率器件的制作方法加以详细阐述。

请参阅附图2，执行步骤S1、S2，具体为：提供第二导电类型的衬底1；在所述衬底1内形成至少两个第一导电类型的第一埋层4，所述第一埋层4的至少部分表面裸露于所述衬底1的上表面。提供第二导电类型的衬底1，所述衬底1内形成至少两个第一导电类型的第一埋层4，所述第一埋层4的至少部分表面裸露于所述衬底1的上表面。所述第一埋层4可以通过外延生长形成，还可以通过离子注入和/或扩散的方法形成。进一步地，所述第一埋层4可以通过外延生长形成，还可以通过离子注入和/或扩散磷元素或砷元素或两者的任意组合的方法形成。优选的，可以使用离子注入的方法形成所述第一埋层4，通过离子注入形成所述第一埋层4能精确控制杂质的总剂量、深度分布和面均匀性，可防止原来杂质的再扩散等，同时可实现自对准技术，以减小电容效应。进一步地，所述衬底1的电阻率小于所述外延层2的电阻率。

请参阅附图3，执行步骤S3，具体为：在所述衬底1内形成至少一个第二导电类型的第二埋层5，所述第二埋层5形成于两个所述第一埋层4之间且两端与所述第一埋层4连接，所述第二埋层5的至少部分表面裸露于所述衬底1的上表面。所述衬底1内形成至少一个第二导电类型的第二埋层5，所述第二埋层5的至少部分表面裸露于所述衬底1的上表面。所述第二埋层5可以通过外延生长形成，还可以通过离子注入和/或扩散的方法形成。进一步地，所述第二埋层5可以通过外延生长形成，还可以通过离子注入和/或扩散硼元素或铟元素或铝元素或三者的任意组合的方法形成。优选的，可以使用离子注入的方法形成所述第二埋层5，通过离子注入形成所述第二埋层5能精确控制杂质的总剂量、深度分布和面均匀性，可防止原来杂质的再扩散等，同时可实现自对准技术，以减小电容效应，所述第二埋层5形成于两个所述第一埋层4之间且两端与所述第一埋层4连接。进一步地，所述第一埋层4的厚度小于所述第二埋层5的厚度。

请参阅附图4，执行步骤S4，具体为：在所述衬底1上表面形成第一导电类型的外延层2。在所述衬底1上表面生长第一导电类型的外延层2。其中可以在所述衬底1上表面使用外延生长形成，还可以通过离子注入和/或扩散的方法在所述衬底1上表面形成所述外延层2。进一步地，可以在所述衬底1上表面使用外延生长形成，还可以通过离子注入和/或扩散磷元素或砷元素或两者的任意组合的方法在所述衬底1上表面形成所述外延层2。具体地，所述外延生长或扩散的方法包括沉积工艺。在本发明的一些实施例中，可以使用沉积工艺在所述衬底1上表面形成所述外延层2，例如，沉积工艺可以是选自电子束蒸发、化学气相沉积、原子层沉积、溅射中的一种。优选的，在所述衬底1上使用化学气相沉积形成外延层2，化学气相沉积包括气相外延工艺。在生产中，化学气相沉积大多使用气相外延工艺，在所述衬底1上表面使用气相外延工艺形成外延层2，气相外延工艺可以提高硅材料的完美性，提高器件的集成度，达到提高少子寿命，减少储存单元的漏电流。所述衬底1的掺杂浓度与所述外延层2的掺杂浓度不同。优选的，所述衬底1的掺杂浓度高于所述外延层2的掺杂浓度，此时所述外延层2的电阻率比所述衬底1的电阻率高，减小寄生电阻，从而提升了器件的反向击穿电压。在所述衬底1上表面形成所述外延层2过程中，由于工艺中会使用高温处理，所述第一埋层4和所述第二埋层5会向所述外延层2内扩散一定深度，且所述第二埋层5扩散速度比所述第一埋层4扩散速度快。

请参阅附图5，执行步骤S5，具体为：在所述外延层2内形成至少两个第一导电类型的第三埋层6，所述第三埋层6的至少部分表面裸露于所述外延层2的上表面。在所述外延层2内形成至少两个第一导电类型的第三埋层6，所述第三埋层6的至少部分表面裸露于所述外延层2的上表面。所述第三埋层6可以通过外延生长形成，还可以通过离子注入和/或扩散的方法形成。进一步地，所述第三埋层6可以通过外延生长形成，还可以通过离子注入和/或扩散磷元素或砷元素或两者的任意组合的方法形成。优选的，可以使用离子注入的方法形成所述第三埋层6，通过离子注入形成所述第三埋层6能精确控制杂质的总剂量、深度分布和面均匀性，可防止原来杂质的再扩散等，同时可实现自对准技术，以减小电容效应，所述第三埋层6的至少部分表面裸露于所述外延层2的上表面。进一步地，所述第三埋层6的宽度与所述第一埋层4的宽度相等，且所述第三埋层6的两端与所述第一埋层4的两端对齐。进一步地，所述第一埋层4的离子浓度高于所述第三埋层6的离子浓度。

请参阅附图6，执行步骤S6，具体为：在所述外延层2内形成至少一个第二导电类型的第四埋层7，所述第四埋层7形成于两个所述第三埋层6之间且两端与所述第三埋层6连接，所述第四埋层7的至少部分表面裸露于所述外延层2的上表面。在所述外延层2内形成至少一个第二导电类型的第四埋层7，所述第四埋层7的至少部分表面裸露于所述外延层2的上表面。所述第四埋层7可以通过外延生长形成，还可以通过离子注入和/或扩散的方法形成。进一步地，所述第四埋层7可以通过外延生长形成，还可以通过离子注入和/或扩散硼元素或铟元素或铝元素或三者的任意组合的方法形成。优选的，可以使用离子注入的方法形成所述第四埋层7，通过离子注入形成所述第四埋层7能精确控制杂质的总剂量、深度分布和面均匀性，可防止原来杂质的再扩散等，同时可实现自对准技术，以减小电容效应，所述第四埋层7形成于两个所述第三埋层6之间且两端与所述第三埋层6连接。进一步地，所述第二埋层5的离子浓度与所述第四埋层7的离子浓度大致相等。

请参阅附图7，执行步骤S7和S8，具体为：在所述外延层2上表面形成氧化层9；在所述氧化层9上表面形成沟槽8，所述沟槽8贯穿所述氧化层9与所述外延层2连接。在所述外延层2上表面形成氧化层9，所述氧化层9为绝缘层，所述氧化层9可以使用溅射或热氧化形成。在本发明的一些实施例中，所述氧化层9为热氧化形成的氧化硅层，在后续的掺杂步骤中，所述氧化硅层作为保护层，并且将作为最终器件的层间绝缘层。在所述氧化层9内形成贯穿所述氧化层9并延伸至所述外延层2的沟槽8。在本发明的一些实施例中，在所述氧化层9的上表面制备掩膜材料，所述掩膜材料具体为第一光刻胶，在所述第一光刻胶层上通过刻蚀形成贯穿所述氧化层9延伸至所述外延层2的沟槽8，再去除所述第一光刻胶。其中，刻蚀的方法包括干法刻蚀和湿法刻蚀，优选的，使用的刻蚀的方法为干法刻蚀，干法刻蚀包括光挥发、气相腐蚀、等离子体腐蚀等，且干法刻蚀易实现自动化、处理过程未引入污染、清洁度高。进一步地，所述沟槽8的深度为所述外延层2厚度的80％-90％。

请参阅附图8，执行步骤S9，具体为：在所述沟槽8的侧壁和底面形成第一导电类型的重掺杂区3；在所述沟槽8的剩余部分内填充第四金属层14。其中可以在所述沟槽8的侧壁和底面通过离子注入和/或扩散的方法在所述沟槽8的侧壁和底面形成第一导电类型的重掺杂区3。进一步地，可以在所述沟槽8的侧壁和底面通过离子注入和/或扩散磷元素或砷元素或两者的任意组合的方法在所述沟槽8的侧壁和底面形成第一导电类型的重掺杂区3，在本发明的一些实施例中，扩散温度为1000-1100℃，扩散时间为45-60分钟。之后在所述沟槽8的剩余部分内填充第四金属层14，在本发明的一些实施例中，所述第四金属层14为金属钨，金属淀积时，可以直接淀积钨，也可以先淀积一层厚度很薄的金属钛和氮化钛，然后再淀积钨，可以获得更好的欧姆接触，降低接触电阻。形成贯穿外延层2的第一导电类型的重掺杂区3，同时使用钨塞引出技术，使得本功率器件在处于导通状态时，电流能够均匀的流过，故具有稳定性特别高的优点，特别适用于各种恒流源电路。

请参阅附图9，执行步骤S10，具体为：在所述氧化层9上表面形成接触孔10，所述接触孔10贯穿所述氧化层9延伸至所述第四埋层7上表面。在本发明的一些实施例中，在所述氧化层9的上表面制备掩膜材料，所述掩膜材料具体为第二光刻胶，在所述第二光刻胶层上通过刻蚀形成贯穿所述氧化层9延伸至所述第四埋层7的接触孔10，再去除所述第二光刻胶。其中，刻蚀的方法包括干法刻蚀和湿法刻蚀，优选的，使用的刻蚀的方法为干法刻蚀，干法刻蚀包括光挥发、气相腐蚀、等离子体腐蚀等，且干法刻蚀易实现自动化、处理过程未引入污染、清洁度高。在本发明的一些实施例中，所述接触孔10的底面与所述第四埋层7相连接，例如，所述接触孔10的底面可以延伸到所述第四埋层7中，所述接触孔10的底面还可以与所述第四埋层7的上表面连接，保证所述接触孔10的底面与所述第四埋层7接触。

请参阅附图10，执行步骤S11、S12和S13，具体为：在所述氧化层9上表面形成第一金属层11，所述第一金属层11与所述重掺杂区3连接；在所述氧化层9上表面和所述接触孔10内形成第二金属层12，所述第二金属层12与所述第四埋层7连接，所述第一金属层11与所述第二金属层12不连接；在所述衬底1下表面形成第三金属层13。在所述氧化层9上表面形成第一金属层11，所述第一金属层11与所述重掺杂区3连接分别形成源极和漏极；在所述氧化层9上表面和所述接触孔10内形成第二金属层12，所述第二金属层12与所述第四埋层7连接形成第一栅极；在所述衬底1下表面形成第三金属层13与所述衬底1连接形成第二栅极。本功率器件上下表面均有栅极，在电路应用时，两个栅极接在一起，同时施加反偏电压，此时该功率器件的导通电阻增大，源漏端电流减小，从而实现了栅极精确控制电流的功能，并且其拥有非常强的栅控能力，仅需在栅极施加很小的反偏电压，就可以快速调节该功率器件的导通电阻，当器件需要关断时，也无需在栅极施加很大的反偏电压，就可以关断该功率器件，因此关断功耗特别小。

以下结合图1至图10对本发明实施例提供的一种功率器件进行详细说明。

本发明实施例提供一种功率器件，所述功率器件包括：

第二导电类型的衬底1；

形成于所述衬底1内的至少两个第一导电类型的第一埋层4，所述第一埋层4的至少部分表面裸露于所述衬底1的上表面；

形成于所述衬底1内的至少一个第二导电类型的第二埋层5，所述第二埋层5形成于两个所述第一埋层4之间且两端与所述第一埋层4连接，所述第二埋层5的至少部分表面裸露于所述衬底1的上表面；

形成于所述衬底1上表面的第一导电类型的外延层2；

形成于所述外延层2内的至少两个第一导电类型的第三埋层6，所述第三埋层6的至少部分表面裸露于所述外延层2的上表面；

形成于所述外延层2内的至少一个第二导电类型的第四埋层7，所述第四埋层7形成于两个所述第三埋层6之间且两端与所述第三埋层6连接，所述第四埋层7的至少部分表面裸露于所述外延层2的上表面；

形成于所述外延层2上表面的氧化层9；

形成于所述氧化层9上表面的沟槽8，所述沟槽8贯穿所述氧化层9与所述外延层2连接；

形成于所述沟槽8侧壁和底面的第一导电类型的重掺杂区3；

形成于所述沟槽8剩余部分内的第四金属层14；

形成于所述氧化层9上表面的接触孔10，所述接触孔10贯穿所述氧化层9延伸至所述第四埋层7上表面；

形成于所述氧化层9上表面的第一金属层11，所述第一金属层11与所述重掺杂区3连接；

形成于所述氧化层9上表面和所述接触孔10内的第二金属层12，所述第二金属层12与所述第四埋层7连接，所述第一金属层11与所述第二金属层12不连接；

形成于所述衬底1下表面的第三金属层13。

本发明技术方案涉及半导体器件的设计和制造，半导体是指一种导电性可受控制，导电范围可从绝缘体至导体之间变化的材料，常见的半导体材料有硅、锗、砷化镓等，而硅是各种半导体材料中最具有影响力、应用最为广泛的一种。半导体分为本征半导体、P型半导体和N型半导体，不含杂质且无晶格缺陷的半导体称为本征半导体，在纯净的硅晶体中掺入三价元素(如硼、铟、镓等)，使之取代晶格中硅原子的位子，就形成P型半导体，在纯净的硅晶体中掺入五价元素(如磷、砷等)，使之取代晶格中硅原子的位置，就形成了N型半导体，P型半导体和N型半导体的导电类型不同，在本发明的实施例中，第一导电类型为N型，第二导电类型为P型，在本发明的实施例中，如果没有特别说明，每种导电类型的优选掺杂离子都是可以换为具有相同导电类型的离子，以下就不再赘述。

具体地，所述衬底1为集成电路中的载体，所述衬底1起到支撑的作用，所述衬底1也参与所述集成电路的工作。所述衬底1可以为硅衬底1，也可以为蓝宝石衬底1，还可以为碳化硅衬底1，甚至可以为硅褚衬底1，优选的，所述衬底1为硅衬底1，这是因为硅衬底1材料具有低成本、大尺寸、可导电的特点，避免了边缘效应，能够大幅度提高良率。在本发明的实施例中，所述衬底1为第一导电类型的衬底1，所述第一导电类型为N型，所述衬底1的掺杂离子为磷或砷等，所述衬底1掺杂浓度为高掺杂。

下面参阅附图，对上述所述功率器件加以详细阐述。

在本发明的一些实施例中，如图2所示，该功率器件包括：第二导电类型的衬底1；形成于所述衬底1内的至少两个第一导电类型的第一埋层4，所述第一埋层4的至少部分表面裸露于所述衬底1的上表面。提供第二导电类型的衬底1，所述衬底1内形成至少两个第一导电类型的第一埋层4，所述第一埋层4的至少部分表面裸露于所述衬底1的上表面。所述第一埋层4可以通过外延生长形成，还可以通过离子注入和/或扩散的方法形成。进一步地，所述第一埋层4可以通过外延生长形成，还可以通过离子注入和/或扩散磷元素或砷元素或两者的任意组合的方法形成。优选的，可以使用离子注入的方法形成所述第一埋层4，通过离子注入形成所述第一埋层4能精确控制杂质的总剂量、深度分布和面均匀性，可防止原来杂质的再扩散等，同时可实现自对准技术，以减小电容效应。进一步地，所述衬底1的电阻率小于所述外延层2的电阻率。

在本发明的一些实施例中，如图3所示，该功率器件包括：形成于所述衬底1内的至少一个第二导电类型的第二埋层5，所述第二埋层5形成于两个所述第一埋层4之间且两端与所述第一埋层4连接，所述第二埋层5的至少部分表面裸露于所述衬底1的上表面。所述衬底1内形成至少一个第二导电类型的第二埋层5，所述第二埋层5的至少部分表面裸露于所述衬底1的上表面。所述第二埋层5可以通过外延生长形成，还可以通过离子注入和/或扩散的方法形成。进一步地，所述第二埋层5可以通过外延生长形成，还可以通过离子注入和/或扩散硼元素或铟元素或铝元素或三者的任意组合的方法形成。优选的，可以使用离子注入的方法形成所述第二埋层5，通过离子注入形成所述第二埋层5能精确控制杂质的总剂量、深度分布和面均匀性，可防止原来杂质的再扩散等，同时可实现自对准技术，以减小电容效应，所述第二埋层5形成于两个所述第一埋层4之间且两端与所述第一埋层4连接。进一步地，所述第一埋层4的厚度小于所述第二埋层5的厚度。

在本发明的一些实施例中，如图4所示，该功率器件包括：形成于所述衬底1上表面的第一导电类型的外延层2。在所述衬底1上表面生长第一导电类型的外延层2。其中可以在所述衬底1上表面使用外延生长形成，还可以通过离子注入和/或扩散的方法在所述衬底1上表面形成所述外延层2。进一步地，可以在所述衬底1上表面使用外延生长形成，还可以通过离子注入和/或扩散磷元素或砷元素或两者的任意组合的方法在所述衬底1上表面形成所述外延层2。具体地，所述外延生长或扩散的方法包括沉积工艺。在本发明的一些实施例中，可以使用沉积工艺在所述衬底1上表面形成所述外延层2，例如，沉积工艺可以是选自电子束蒸发、化学气相沉积、原子层沉积、溅射中的一种。优选的，在所述衬底1上使用化学气相沉积形成外延层2，化学气相沉积包括气相外延工艺。在生产中，化学气相沉积大多使用气相外延工艺，在所述衬底1上表面使用气相外延工艺形成外延层2，气相外延工艺可以提高硅材料的完美性，提高器件的集成度，达到提高少子寿命，减少储存单元的漏电流。所述衬底1的掺杂浓度与所述外延层2的掺杂浓度不同。优选的，所述衬底1的掺杂浓度高于所述外延层2的掺杂浓度，此时所述外延层2的电阻率比所述衬底1的电阻率高，减小寄生电阻，从而提升了器件的反向击穿电压。在所述衬底1上表面形成所述外延层2过程中，由于工艺中会使用高温处理，所述第一埋层4和所述第二埋层5会向所述外延层2内扩散一定深度，且所述第二埋层5扩散速度比所述第一埋层4扩散速度快。

在本发明的一些实施例中，如图5所示，该功率器件包括：形成于所述外延层2内的至少两个第一导电类型的第三埋层6，所述第三埋层6的至少部分表面裸露于所述外延层2的上表面。在所述外延层2内形成至少两个第一导电类型的第三埋层6，所述第三埋层6的至少部分表面裸露于所述外延层2的上表面。所述第三埋层6可以通过外延生长形成，还可以通过离子注入和/或扩散的方法形成。进一步地，所述第三埋层6可以通过外延生长形成，还可以通过离子注入和/或扩散磷元素或砷元素或两者的任意组合的方法形成。优选的，可以使用离子注入的方法形成所述第三埋层6，通过离子注入形成所述第三埋层6能精确控制杂质的总剂量、深度分布和面均匀性，可防止原来杂质的再扩散等，同时可实现自对准技术，以减小电容效应，所述第三埋层6的至少部分表面裸露于所述外延层2的上表面。进一步地，所述第三埋层6的宽度与所述第一埋层4的宽度相等，且所述第三埋层6的两端与所述第一埋层4的两端对齐。进一步地，所述第一埋层4的离子浓度高于所述第三埋层6的离子浓度。

在本发明的一些实施例中，如图6所示，该功率器件包括：形成于所述外延层2内的至少一个第二导电类型的第四埋层7，所述第四埋层7形成于两个所述第三埋层6之间且两端与所述第三埋层6连接，所述第四埋层7的至少部分表面裸露于所述外延层2的上表面。在所述外延层2内形成至少一个第二导电类型的第四埋层7，所述第四埋层7的至少部分表面裸露于所述外延层2的上表面。所述第四埋层7可以通过外延生长形成，还可以通过离子注入和/或扩散的方法形成。进一步地，所述第四埋层7可以通过外延生长形成，还可以通过离子注入和/或扩散硼元素或铟元素或铝元素或三者的任意组合的方法形成。优选的，可以使用离子注入的方法形成所述第四埋层7，通过离子注入形成所述第四埋层7能精确控制杂质的总剂量、深度分布和面均匀性，可防止原来杂质的再扩散等，同时可实现自对准技术，以减小电容效应，所述第四埋层7形成于两个所述第三埋层6之间且两端与所述第三埋层6连接。进一步地，所述第二埋层5的离子浓度与所述第四埋层7的离子浓度大致相等。

在本发明的一些实施例中，如图7所示，该功率器件包括：形成于所述外延层2上表面的氧化层9；形成于所述氧化层9上表面的沟槽8，所述沟槽8贯穿所述氧化层9与所述外延层2连接。在所述外延层2上表面形成氧化层9，所述氧化层9为绝缘层，所述氧化层9可以使用溅射或热氧化形成。在本发明的一些实施例中，所述氧化层9为热氧化形成的氧化硅层，在后续的掺杂步骤中，所述氧化硅层作为保护层，并且将作为最终器件的层间绝缘层。在所述氧化层9内形成贯穿所述氧化层9并延伸至所述外延层2的沟槽8。在本发明的一些实施例中，在所述氧化层9的上表面制备掩膜材料，所述掩膜材料具体为第一光刻胶，在所述第一光刻胶层上通过刻蚀形成贯穿所述氧化层9延伸至所述外延层2的沟槽8，再去除所述第一光刻胶。其中，刻蚀的方法包括干法刻蚀和湿法刻蚀，优选的，使用的刻蚀的方法为干法刻蚀，干法刻蚀包括光挥发、气相腐蚀、等离子体腐蚀等，且干法刻蚀易实现自动化、处理过程未引入污染、清洁度高。进一步地，所述沟槽8的深度为所述外延层2厚度的80％-90％。

在本发明的一些实施例中，如图8所示，该功率器件包括：形成于所述沟槽8侧壁和底面的第一导电类型的重掺杂区3；形成于所述沟槽8剩余部分内的第四金属层14。其中可以在所述沟槽8的侧壁和底面通过离子注入和/或扩散的方法在所述沟槽8的侧壁和底面形成第一导电类型的重掺杂区3。进一步地，可以在所述沟槽8的侧壁和底面通过离子注入和/或扩散磷元素或砷元素或两者的任意组合的方法在所述沟槽8的侧壁和底面形成第一导电类型的重掺杂区3，在本发明的一些实施例中，扩散温度为1000-1100℃，扩散时间为45-60分钟。之后在所述沟槽8的剩余部分内填充第四金属层14，在本发明的一些实施例中，所述第四金属层14为金属钨，金属淀积时，可以直接淀积钨，也可以先淀积一层厚度很薄的金属钛和氮化钛，然后再淀积钨，可以获得更好的欧姆接触，降低接触电阻。形成贯穿外延层2的第一导电类型的重掺杂区3，同时使用钨塞引出技术，使得本功率器件在处于导通状态时，电流能够均匀的流过，故具有稳定性特别高的优点，特别适用于各种恒流源电路。

在本发明的一些实施例中，如图9所示，该功率器件包括：形成于所述氧化层9上表面的接触孔10，所述接触孔10贯穿所述氧化层9延伸至所述第四埋层7上表面。在本发明的一些实施例中，在所述氧化层9的上表面制备掩膜材料，所述掩膜材料具体为第二光刻胶，在所述第二光刻胶层上通过刻蚀形成贯穿所述氧化层9延伸至所述第四埋层7的接触孔10，再去除所述第二光刻胶。其中，刻蚀的方法包括干法刻蚀和湿法刻蚀，优选的，使用的刻蚀的方法为干法刻蚀，干法刻蚀包括光挥发、气相腐蚀、等离子体腐蚀等，且干法刻蚀易实现自动化、处理过程未引入污染、清洁度高。在本发明的一些实施例中，所述接触孔10的底面与所述第四埋层7相连接，例如，所述接触孔10的底面可以延伸到所述第四埋层7中，所述接触孔10的底面还可以与所述第四埋层7的上表面连接，保证所述接触孔10的底面与所述第四埋层7接触。

在本发明的一些实施例中，如图10所示，该功率器件包括：形成于所述氧化层9上表面的第一金属层11，所述第一金属层11与所述重掺杂区3连接；形成于所述氧化层9上表面和所述接触孔10内的第二金属层12，所述第二金属层12与所述第四埋层7连接，所述第一金属层11与所述第二金属层12不连接；形成于所述衬底1下表面的第三金属层13。在所述氧化层9上表面形成第一金属层11，所述第一金属层11与所述重掺杂区3连接分别形成源极和漏极；在所述氧化层9上表面和所述接触孔10内形成第二金属层12，所述第二金属层12与所述第四埋层7连接形成第一栅极；在所述衬底1下表面形成第三金属层13与所述衬底1连接形成第二栅极。本功率器件上下表面均有栅极，在电路应用时，两个栅极接在一起，同时施加反偏电压，此时该功率器件的导通电阻增大，源漏端电流减小，从而实现了栅极精确控制电流的功能，并且其拥有非常强的栅控能力，仅需在栅极施加很小的反偏电压，就可以快速调节该功率器件的导通电阻，当器件需要关断时，也无需在栅极施加很大的反偏电压，就可以关断该功率器件，因此关断功耗特别小。

以上结合附图详细说明了本发明的技术方案，通过本发明的技术方案，提出了一种功率器件及其制作方法，在源极和漏极的两端形成贯穿外延层的第一导电类型的重掺杂区，同时使用钨塞引出技术，使得本功率器件在处于导通状态时，电流能够均匀的流过，故具有稳定性特别高的优点，特别适用于各种恒流源电路；本功率器件上下表面均有栅极，在电路应用时，两个栅极接在一起，同时施加反偏电压，此时该功率器件的导通电阻增大，源漏端电流减小，从而实现了栅极精确控制电流的功能，并且其拥有非常强的栅控能力，仅需在栅极施加很小的反偏电压，就可以快速调节该功率器件的导通电阻，当器件需要关断时，也无需在栅极施加很大的反偏电压，就可以关断该功率器件，因此关断功耗特别小，因此，该功率器件具有导通电阻低、栅控能力强、夹断电压低，功耗小的优良特性。

以上所述仅为本发明的优选实施例而已，并不用于限制本发明，对于本领域的技术人员来说，本发明可以有各种更改和变化。凡在本发明的精神和原则之内，所作的任何修改、等同替换、改进等，均应包含在本发明的保护范围之内。

Claims (10)

1.一种功率器件的制作方法，其特征在于，包括：

提供第二导电类型的衬底；

在所述衬底内形成至少两个第一导电类型的第一埋层，所述第一埋层的至少部分表面裸露于所述衬底的上表面；

在所述衬底内形成至少一个第二导电类型的第二埋层，所述第二埋层形成于两个所述第一埋层之间且两端与所述第一埋层连接，所述第二埋层的至少部分表面裸露于所述衬底的上表面；

在所述衬底上表面形成第一导电类型的外延层；

在所述外延层内形成至少两个第一导电类型的第三埋层，所述第三埋层的至少部分表面裸露于所述外延层的上表面；

在所述外延层内形成至少一个第二导电类型的第四埋层，所述第四埋层形成于两个所述第三埋层之间且两端与所述第三埋层连接，所述第四埋层的至少部分表面裸露于所述外延层的上表面；

在所述外延层上表面形成氧化层；

在所述氧化层上表面形成沟槽，所述沟槽贯穿所述氧化层与所述外延层连接；

在所述沟槽的侧壁和底面形成第一导电类型的重掺杂区；

在所述沟槽的剩余部分内填充第四金属层；

在所述氧化层上表面形成接触孔，所述接触孔贯穿所述氧化层延伸至所述第四埋层上表面；

在所述氧化层上表面形成第一金属层，所述第一金属层与所述重掺杂区连接；

在所述氧化层上表面和所述接触孔内形成第二金属层，所述第二金属层与所述第四埋层连接，所述第一金属层与所述第二金属层不连接；

在所述衬底下表面形成第三金属层。

2.根据权利要求1所述的功率器件的制作方法，其特征在于，所述第一埋层的厚度小于所述第二埋层的厚度。

3.根据权利要求1所述的功率器件的制作方法，其特征在于，所述衬底的电阻率小于所述外延层的电阻率。

4.根据权利要求1所述的功率器件的制作方法，其特征在于，所述第三埋层的宽度与所述第一埋层的宽度相等，且所述第三埋层的两端与所述第一埋层的两端对齐。

5.根据权利要求1所述的功率器件的制作方法，其特征在于，所述第一埋层的离子浓度高于所述第三埋层的离子浓度。

6.根据权利要求1所述的功率器件的制作方法，其特征在于，所述第二埋层的离子浓度与所述第四埋层的离子浓度大致相等。

7.根据权利要求1所述的功率器件的制作方法，其特征在于，所述沟槽的深度为所述外延层厚度的80％-90％。

8.一种功率器件，其特征在于，包括：

第二导电类型的衬底；

形成于所述衬底内的至少两个第一导电类型的第一埋层，所述第一埋层的至少部分表面裸露于所述衬底的上表面；

形成于所述衬底内的至少一个第二导电类型的第二埋层，所述第二埋层形成于两个所述第一埋层之间且两端与所述第一埋层连接，所述第二埋层的至少部分表面裸露于所述衬底的上表面；

形成于所述衬底上表面的第一导电类型的外延层；

形成于所述外延层内的至少两个第一导电类型的第三埋层，所述第三埋层的至少部分表面裸露于所述外延层的上表面；

形成于所述外延层内的至少一个第二导电类型的第四埋层，所述第四埋层形成于两个所述第三埋层之间且两端与所述第三埋层连接，所述第四埋层的至少部分表面裸露于所述外延层的上表面；

形成于所述外延层上表面的氧化层；

形成于所述氧化层上表面的沟槽，所述沟槽贯穿所述氧化层与所述外延层连接；

形成于所述沟槽侧壁和底面的第一导电类型的重掺杂区；

形成于所述沟槽剩余部分内的第四金属层；

形成于所述氧化层上表面的接触孔，所述接触孔贯穿所述氧化层延伸至所述第四埋层上表面；

形成于所述氧化层上表面的第一金属层，所述第一金属层与所述重掺杂区连接；

形成于所述氧化层上表面和所述接触孔内的第二金属层，所述第二金属层与所述第四埋层连接，所述第一金属层与所述第二金属层不连接；

形成于所述衬底下表面的第三金属层。

9.根据权利要求8所述的功率器件，其特征在于，所述第一埋层的厚度小于所述第二埋层的厚度。

10.根据权利要求8所述的功率器件，其特征在于，所述第三埋层的宽度与所述第一埋层的宽度相等，且所述第三埋层的两端与所述第一埋层的两端对齐。