JPH01223770A - 化合物半導体装置の製造方法 - Google Patents
化合物半導体装置の製造方法Info
- Publication number
- JPH01223770A JPH01223770A JP4882388A JP4882388A JPH01223770A JP H01223770 A JPH01223770 A JP H01223770A JP 4882388 A JP4882388 A JP 4882388A JP 4882388 A JP4882388 A JP 4882388A JP H01223770 A JPH01223770 A JP H01223770A
- Authority
- JP
- Japan
- Prior art keywords
- film
- insulating film
- groove
- compound semiconductor
- source
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 150000001875 compounds Chemical class 0.000 title claims abstract description 18
- 239000004065 semiconductor Substances 0.000 title claims abstract description 18
- 238000004519 manufacturing process Methods 0.000 title claims abstract description 6
- 239000000758 substrate Substances 0.000 claims abstract description 26
- 238000000034 method Methods 0.000 claims abstract description 19
- 238000005530 etching Methods 0.000 claims abstract description 18
- 238000005468 ion implantation Methods 0.000 claims abstract description 9
- 238000000151 deposition Methods 0.000 claims description 3
- 229910021332 silicide Inorganic materials 0.000 claims description 3
- FVBUAEGBCNSCDD-UHFFFAOYSA-N silicide(4-) Chemical compound [Si-4] FVBUAEGBCNSCDD-UHFFFAOYSA-N 0.000 claims description 3
- 239000003870 refractory metal Substances 0.000 claims 2
- 229910001218 Gallium arsenide Inorganic materials 0.000 abstract description 13
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 abstract description 9
- 229910052681 coesite Inorganic materials 0.000 abstract description 4
- 229910052906 cristobalite Inorganic materials 0.000 abstract description 4
- 239000000377 silicon dioxide Substances 0.000 abstract description 4
- 235000012239 silicon dioxide Nutrition 0.000 abstract description 4
- 229910052682 stishovite Inorganic materials 0.000 abstract description 4
- 229910052905 tridymite Inorganic materials 0.000 abstract description 4
- 238000000137 annealing Methods 0.000 abstract description 3
- 238000005229 chemical vapour deposition Methods 0.000 abstract description 3
- RBFQJDQYXXHULB-UHFFFAOYSA-N arsane Chemical compound [AsH3] RBFQJDQYXXHULB-UHFFFAOYSA-N 0.000 abstract description 2
- 238000005268 plasma chemical vapour deposition Methods 0.000 abstract description 2
- 238000009413 insulation Methods 0.000 abstract 3
- 230000005684 electric field Effects 0.000 abstract 1
- 238000001020 plasma etching Methods 0.000 description 5
- 238000000206 photolithography Methods 0.000 description 4
- 238000002844 melting Methods 0.000 description 3
- 230000008018 melting Effects 0.000 description 3
- 239000002184 metal Substances 0.000 description 3
- 230000000694 effects Effects 0.000 description 2
- 150000002500 ions Chemical class 0.000 description 2
- 238000004080 punching Methods 0.000 description 2
- 239000003795 chemical substances by application Substances 0.000 description 1
- 230000006866 deterioration Effects 0.000 description 1
- 238000010586 diagram Methods 0.000 description 1
- 230000005669 field effect Effects 0.000 description 1
- 238000002513 implantation Methods 0.000 description 1
- 230000003071 parasitic effect Effects 0.000 description 1
- 238000012827 research and development Methods 0.000 description 1
- 238000004904 shortening Methods 0.000 description 1
- 229910052814 silicon oxide Inorganic materials 0.000 description 1
- 230000002747 voluntary effect Effects 0.000 description 1
Landscapes
- Electrodes Of Semiconductors (AREA)
- Junction Field-Effect Transistors (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
この発明は、ＧａＡｓ等の化合物半導体を用いたショッ
トキーゲート電界効果トランジスタ（以下、ＭＥＳＦＥ
Ｔと称す）の製造方法に関するものである。
トキーゲート電界効果トランジスタ（以下、ＭＥＳＦＥ
Ｔと称す）の製造方法に関するものである。
従来、ＧａＡｓＭＥＳＦＥＴの高周波特性を改善するた
めに、寄生抵抗の低減化技術、ゲート長の短縮化技術が
研究・開発されてきている。その１つであるＭＥＳＦＥ
Ｔの直列抵抗Ｒ３の低減化をはかる方法として、セルフ
ァライン法が知られている。その代表的なものとして第
２図に示す構造のＧａＡｓＭＥＳＦＥＴがある。
めに、寄生抵抗の低減化技術、ゲート長の短縮化技術が
研究・開発されてきている。その１つであるＭＥＳＦＥ
Ｔの直列抵抗Ｒ３の低減化をはかる方法として、セルフ
ァライン法が知られている。その代表的なものとして第
２図に示す構造のＧａＡｓＭＥＳＦＥＴがある。
これは、ゲート電極５をマスクとして高濃度イオンを注
入して、ソース・ドレイン領域６を、ゲート電極５に近
接させて形成する方法である。
入して、ソース・ドレイン領域６を、ゲート電極５に近
接させて形成する方法である。
なお、第２図において、１は半絶縁性ＧａＡｓ基板、３
は活性層、７ａ、７ｂはそれぞれソース・ドレイン電極
、２はシリコン酸化膜等の絶縁膜（後に第１の絶縁膜と
いう）である。
は活性層、７ａ、７ｂはそれぞれソース・ドレイン電極
、２はシリコン酸化膜等の絶縁膜（後に第１の絶縁膜と
いう）である。
（発明が解決しようとする課題〕
上記のように、これらのパターン形成には、フォトリソ
グラフィー技術が用いられているのが一般的であり、前
述のゲート電極５のゲート長は用いる光の波長から、０
．８〜０．６μｍ程度が限界であり、それ以下のゲート
長を得るには、ゲート電極５の加工をオーバーエツチン
グしたり、Ｘ線を用いたりするなどの必要がある。
グラフィー技術が用いられているのが一般的であり、前
述のゲート電極５のゲート長は用いる光の波長から、０
．８〜０．６μｍ程度が限界であり、それ以下のゲート
長を得るには、ゲート電極５の加工をオーバーエツチン
グしたり、Ｘ線を用いたりするなどの必要がある。
また、ゲート電極５のみをマスクとしてイオン注入した
場合、その後のアニーリング工程によって、ソース・ド
レイン領域６がゲート電極５下に拡散して素子特性の劣
化をまねく等の問題が発生しうる。
場合、その後のアニーリング工程によって、ソース・ド
レイン領域６がゲート電極５下に拡散して素子特性の劣
化をまねく等の問題が発生しうる。
この発明は、上記のような問題点を解消するためになさ
れたもので、従来のフォトリソグラフィー技術を用いて
、サブミクロン以下のゲート長を容易に制御性良く形成
でき、また、セルファラインにソース・ドレイン領域が
形成できるＭＥＳ ＦＥＴを得ることを目的とする。
れたもので、従来のフォトリソグラフィー技術を用いて
、サブミクロン以下のゲート長を容易に制御性良く形成
でき、また、セルファラインにソース・ドレイン領域が
形成できるＭＥＳ ＦＥＴを得ることを目的とする。
この発明に係る化合物半導体基板の製造方法は、化合物
半導体基板上に第１の絶縁膜を堆積し、この第１の絶縁
膜を異方性エツチング法により選択エツチングしてゲー
ト領域となる前記化合物半導体基板表面を露出させ、そ
の後、前記第１の絶縁膜をマスクとしてゲート電極の厚
み分だけ前記化合物半導体基板を異方性エツチング法に
よりエツチングした後、イオン注入を行フて活性層を形
成し、その後、第２の絶縁膜を堆積し、これを異方性エ
ツチング法により全面エツチングして前記化合物半導体
基板に形成した溝の側面にのみ前記第２の絶縁膜を残し
、次に、選択成長法により高融点金属またはそのシリサ
イドを前記化合物半導体基板上の前記第２の絶縁膜によ
り狭められた溝が埋まるまで堆積し、次にイオン注入に
よって、ソース・ドレイン領域を形成した後、前記第１
の絶縁膜を選択エツチングしてソース・ドレイン電極を
形成するものである。
半導体基板上に第１の絶縁膜を堆積し、この第１の絶縁
膜を異方性エツチング法により選択エツチングしてゲー
ト領域となる前記化合物半導体基板表面を露出させ、そ
の後、前記第１の絶縁膜をマスクとしてゲート電極の厚
み分だけ前記化合物半導体基板を異方性エツチング法に
よりエツチングした後、イオン注入を行フて活性層を形
成し、その後、第２の絶縁膜を堆積し、これを異方性エ
ツチング法により全面エツチングして前記化合物半導体
基板に形成した溝の側面にのみ前記第２の絶縁膜を残し
、次に、選択成長法により高融点金属またはそのシリサ
イドを前記化合物半導体基板上の前記第２の絶縁膜によ
り狭められた溝が埋まるまで堆積し、次にイオン注入に
よって、ソース・ドレイン領域を形成した後、前記第１
の絶縁膜を選択エツチングしてソース・ドレイン電極を
形成するものである。
この発明においては、異方性エツチングにより形成した
化合物半導体基板の溝の側壁に残した第２の絶縁膜の厚
みによって、ゲート長を制御性よく短縮でき、またゲー
ト電極とソース・ドレイン領域を分離することができる
。
化合物半導体基板の溝の側壁に残した第２の絶縁膜の厚
みによって、ゲート長を制御性よく短縮でき、またゲー
ト電極とソース・ドレイン領域を分離することができる
。
以下、この発明の一実施例の製造工程を第１図（ａ）〜
（ｈ）を用いて詳細に説明する。
（ｈ）を用いて詳細に説明する。
まず、第１図（ａ）に示すように、半絶縁性ＧａＡｓ基
板（以下ＧａＡｓ基板という）１に第１の絶縁膜２とし
てＣＶＤ法によるＳ ｉ Ｏ２膜を３０００人堆積し、
反応性イオンエツチング法（以下ＲＩＥと称す）により
選択エツチングを行い、１μｍ幅のＧａＡｓ基板面を露
出させる。次に第１図（ｂ）に示すように、５ｉ０２膜
をマスクとして、ＲＩＥにより、ＧａＡｓ基板１をエツ
チングして、深さ３０００人の溝を形成する。
板（以下ＧａＡｓ基板という）１に第１の絶縁膜２とし
てＣＶＤ法によるＳ ｉ Ｏ２膜を３０００人堆積し、
反応性イオンエツチング法（以下ＲＩＥと称す）により
選択エツチングを行い、１μｍ幅のＧａＡｓ基板面を露
出させる。次に第１図（ｂ）に示すように、５ｉ０２膜
をマスクとして、ＲＩＥにより、ＧａＡｓ基板１をエツ
チングして、深さ３０００人の溝を形成する。
次に第１図（Ｃ）に示すように、イオン注入により、Ｓ
ｉを３０ＫｅＶ、３．６Ｘ１０” ｃｍ−２で選択注入
し、アルシン雰囲気中で８００℃、１５分間のアニール
を行ってｎ型の活性層３を形成する。次に、第１図（ｄ
）に示すように、ＥＣＲプラズマＣＶＤ法により、第２
の絶縁＠４としてＳｉＮ膜を２５００人堆積した後、Ｒ
ＩＥにより全面エツチングを行い、第１図（ｅ）に示す
ように溝側壁にサイドウオールと呼ばれるＳｉＮ膜４ａ
を形成する。次に、第１図（ｆ）に示すように、選択Ｃ
ＶＤ法により、ゲート電極５となるＷ Ｓ ｉ ｘ膜を
ＳｉＮ膜４ａにより狭められた溝部に埋込む。次いで、
第１図（ｇ）に示すように、ソース・ドレイン領域６を
イオン注入法により形成したのち、第１図（ｈ）に示す
ように、ＲＩＥによって５ｉ０２膜をエツチングし、そ
の部分にソース・ドレイン電極７ａ、７ｂをリフトオフ
法により形成する。
ｉを３０ＫｅＶ、３．６Ｘ１０” ｃｍ−２で選択注入
し、アルシン雰囲気中で８００℃、１５分間のアニール
を行ってｎ型の活性層３を形成する。次に、第１図（ｄ
）に示すように、ＥＣＲプラズマＣＶＤ法により、第２
の絶縁＠４としてＳｉＮ膜を２５００人堆積した後、Ｒ
ＩＥにより全面エツチングを行い、第１図（ｅ）に示す
ように溝側壁にサイドウオールと呼ばれるＳｉＮ膜４ａ
を形成する。次に、第１図（ｆ）に示すように、選択Ｃ
ＶＤ法により、ゲート電極５となるＷ Ｓ ｉ ｘ膜を
ＳｉＮ膜４ａにより狭められた溝部に埋込む。次いで、
第１図（ｇ）に示すように、ソース・ドレイン領域６を
イオン注入法により形成したのち、第１図（ｈ）に示す
ように、ＲＩＥによって５ｉ０２膜をエツチングし、そ
の部分にソース・ドレイン電極７ａ、７ｂをリフトオフ
法により形成する。
以上のような工程によれば、ゲート長は１μｍのフォト
リソグラフィーによってサイドウオールの厚み分だけ短
い０，５μｍに短縮することが可能となる。
リソグラフィーによってサイドウオールの厚み分だけ短
い０，５μｍに短縮することが可能となる。
この時の制御性としては、１μｍ幅のレジスト抜きパタ
ーンと、Ｓｉｎ、膜（７）ＲＩＥ、そして、０．３μｍ
深さのＧａＡｓ基板１の異方性エッチングにおいてはほ
とんどパターンシフトはなく、サイドウオールの厚みの
制御によってゲート長を充分に短縮することが容易にで
きる。また、ゲート電極５による凹凸は後のフォトリソ
グラフィー工程、あるいは配線工程においても問題にな
らない程度にでき、ＩＣ化する場合にも有利である。
ーンと、Ｓｉｎ、膜（７）ＲＩＥ、そして、０．３μｍ
深さのＧａＡｓ基板１の異方性エッチングにおいてはほ
とんどパターンシフトはなく、サイドウオールの厚みの
制御によってゲート長を充分に短縮することが容易にで
きる。また、ゲート電極５による凹凸は後のフォトリソ
グラフィー工程、あるいは配線工程においても問題にな
らない程度にでき、ＩＣ化する場合にも有利である。
なお、上記実施例では、第１の絶縁膜をＣＶＤ法による
５ｉｎ２膜、第２の絶縁膜をＥＣＲプラズマＣＶＤ法に
よるＳｉＮ膜、ゲート電極をＷＳｉｘ膜としたが、これ
らは他の絶縁膜、高融点金属膜でも同様に適用できる。
５ｉｎ２膜、第２の絶縁膜をＥＣＲプラズマＣＶＤ法に
よるＳｉＮ膜、ゲート電極をＷＳｉｘ膜としたが、これ
らは他の絶縁膜、高融点金属膜でも同様に適用できる。
以上説明したようにこの発明は、化合物半導体基板上に
第１の絶縁膜を堆積し、この第１の絶縁膜を異方性エツ
チング法により選択エツチングしてケート領域となる前
記化合物半導体基板表面を露出させ、その後、前記第１
の絶縁膜をマスクとしてゲート電極の厚み分だけ前記化
合物半導体基板を異方性エツチング法によりエツチング
した後、イオン注入を行って活性層を形成し、その後、
第２の絶縁膜を堆積し、これを異方性エツチング法によ
り全面エツチングして前記化合物半導体基板に形成した
溝の側面にのみ前記第２の絶縁膜を残し、次に、選択成
長法により高融点金属またはそのシリサイドを前記化合
物半導体基板上の前記第２の絶縁膜により狭められた溝
が埋まるまで堆積し、次にイオン注入によって、ソース
・ドレイン領域を形成した後、前記第１の絶縁膜を選択
エツチングしてソース・ドレイン電極を形成するように
したので、ゲート長の短縮化が容易であり、また、ＭＥ
ＳＦＥＴ形成後の表面の凹凸も非常に少ないので、ＩＣ
化も容易にできる利点がある。
第１の絶縁膜を堆積し、この第１の絶縁膜を異方性エツ
チング法により選択エツチングしてケート領域となる前
記化合物半導体基板表面を露出させ、その後、前記第１
の絶縁膜をマスクとしてゲート電極の厚み分だけ前記化
合物半導体基板を異方性エツチング法によりエツチング
した後、イオン注入を行って活性層を形成し、その後、
第２の絶縁膜を堆積し、これを異方性エツチング法によ
り全面エツチングして前記化合物半導体基板に形成した
溝の側面にのみ前記第２の絶縁膜を残し、次に、選択成
長法により高融点金属またはそのシリサイドを前記化合
物半導体基板上の前記第２の絶縁膜により狭められた溝
が埋まるまで堆積し、次にイオン注入によって、ソース
・ドレイン領域を形成した後、前記第１の絶縁膜を選択
エツチングしてソース・ドレイン電極を形成するように
したので、ゲート長の短縮化が容易であり、また、ＭＥ
ＳＦＥＴ形成後の表面の凹凸も非常に少ないので、ＩＣ
化も容易にできる利点がある。
第１図（ａ）〜（ｈ）はこの発明の一実ｊｆ例を示すプ
ロセスフロー図、第２図は従来の代表的なセルファライ
ン型ＭＥＳＦＥＴの断面図である。 図において、１は半絶縁性ＧａＡｓ基板、２は第１の絶
縁膜、３は活性層、４は第２の絶縁膜、４ａは側壁のＳ
ｉＮ膜、５はゲート電極、６はソース・ドレイン領域、
７ａ、７ｂはソース・ドレイン電極である。 なお、各図中の同一符号は同一または相当部分を示す。 代理人 大 岩 増 雄 （外２名）第１間予の
１ 第 １ 図 〒０２ ５４ａ ７ａ、７ｂ ソース トレイン４１モ第２図 手続補正書（自発）
ロセスフロー図、第２図は従来の代表的なセルファライ
ン型ＭＥＳＦＥＴの断面図である。 図において、１は半絶縁性ＧａＡｓ基板、２は第１の絶
縁膜、３は活性層、４は第２の絶縁膜、４ａは側壁のＳ
ｉＮ膜、５はゲート電極、６はソース・ドレイン領域、
７ａ、７ｂはソース・ドレイン電極である。 なお、各図中の同一符号は同一または相当部分を示す。 代理人 大 岩 増 雄 （外２名）第１間予の
１ 第 １ 図 〒０２ ５４ａ ７ａ、７ｂ ソース トレイン４１モ第２図 手続補正書（自発）
Claims (1)
- 化合物半導体基板上に第１の絶縁膜を形成する工程と
、この第１の絶縁膜をマスクとして前記化合物半導体基
板に溝を形成する工程と、この溝部にイオン注入によっ
て活性層を形成する工程と、全面に第２の絶縁膜を堆積
し、異方性エッチングにより、溝側壁に第２の絶縁膜を
残す工程と、狭まった前記溝部にのみ高融点金属または
高融点金属シリサイドからなるゲート電極を形成する工
程と、このゲート電極と溝側壁の第２の絶縁膜をマスク
としてイオン注入により、ソース・ドレイン領域を形成
する工程と、ソース・ドレイン領域の上部の絶縁膜を選
択エッチングし、その部分にソース・ドレイン電極を形
成する工程を含む化合物半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4882388A JPH01223770A (ja) | 1988-03-02 | 1988-03-02 | 化合物半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4882388A JPH01223770A (ja) | 1988-03-02 | 1988-03-02 | 化合物半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH01223770A true JPH01223770A (ja) | 1989-09-06 |
Family
ID=12813946
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4882388A Pending JPH01223770A (ja) | 1988-03-02 | 1988-03-02 | 化合物半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH01223770A (ja) |
-
1988
- 1988-03-02 JP JP4882388A patent/JPH01223770A/ja active Pending
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US5264382A (en) | Method of producing semiconductor device using dummy gate structure | |
| US5374575A (en) | Method for fabricating MOS transistor | |
| US4711858A (en) | Method of fabricating a self-aligned metal-semiconductor FET having an insulator spacer | |
| EP0177129B1 (en) | Method of manufacturing gaas field effect transistor | |
| JPS6150394B2 (ja) | ||
| JPH0228332A (ja) | 自己整合型ゲートプロセス | |
| JPS63263770A (ja) | ＧａＡｓ ＭＥＳＦＥＴ及びその製造方法 | |
| US4222164A (en) | Method of fabrication of self-aligned metal-semiconductor field effect transistors | |
| US6429055B2 (en) | Method for making SOI MOSFETS | |
| JPH0748503B2 (ja) | 電界効果トランジスタの製造方法 | |
| US5001077A (en) | Method of producing an asymmetrically doped LDD MESFET | |
| JPH0624209B2 (ja) | 二重凹部電界効果トランジスタを形成する方法 | |
| GB2230899A (en) | Method of producing a gate | |
| JPH01223770A (ja) | 化合物半導体装置の製造方法 | |
| JPS62285468A (ja) | Ｌｄｄ電界効果トランジスタの製造方法 | |
| JPS60244074A (ja) | 半導体装置及びその製造方法 | |
| JP3597458B2 (ja) | 半導体装置の製造方法 | |
| JPH01251668A (ja) | 電界効果トランジスタの製造方法 | |
| KR100309136B1 (ko) | 반도체 소자의 트랜지스터 제조방법 | |
| JP3197669B2 (ja) | 薄膜トランジスタ並びにその製造方法 | |
| JPH01204474A (ja) | 半導体素子の製造方法 | |
| JPH04162635A (ja) | 半導体装置の製造方法 | |
| JPH0233940A (ja) | 半導体装置の製造方法 | |
| JPH01161873A (ja) | 半導体装置の製造方法 | |
| JPH01253968A (ja) | 電界効果トランジスタの製造方法 |