JP2002134703A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JP2002134703A JP2002134703A JP2000324462A JP2000324462A JP2002134703A JP 2002134703 A JP2002134703 A JP 2002134703A JP 2000324462 A JP2000324462 A JP 2000324462A JP 2000324462 A JP2000324462 A JP 2000324462A JP 2002134703 A JP2002134703 A JP 2002134703A
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Abstract
(57)【要約】
【課題】 同一半導体基板上に、ピンチオフ電圧が互い
に異なる２以上の電界効果トランジスタを備えた半導体
装置を、制御性良く製造することが可能な方法を提供す
る。 【解決手段】 前記第１の電界効果トランジスタのチャ
ンネルとなる第１のチャンネル形成領域上に、シリコン
酸化膜からなるマスクを形成する工程と、前記マスクを
用いて、前記第２の電界効果トランジスタのチャンネル
となる第２のチャンネル形成領域にイオンを注入する工
程と、前記マスクをウェットエッチングにより除去する
工程と、前記第１のチャンネル形成領域および前記第２
のチャンネル形成領域にイオンを注入する工程とを含
む。
に異なる２以上の電界効果トランジスタを備えた半導体
装置を、制御性良く製造することが可能な方法を提供す
る。 【解決手段】 前記第１の電界効果トランジスタのチャ
ンネルとなる第１のチャンネル形成領域上に、シリコン
酸化膜からなるマスクを形成する工程と、前記マスクを
用いて、前記第２の電界効果トランジスタのチャンネル
となる第２のチャンネル形成領域にイオンを注入する工
程と、前記マスクをウェットエッチングにより除去する
工程と、前記第１のチャンネル形成領域および前記第２
のチャンネル形成領域にイオンを注入する工程とを含
む。
Description
【０００１】
【発明の属する技術分野】本発明は、半導体装置の製造
方法に関するものであり、更に詳しくは、同一半導体基
板上にピンチオフ電圧が互いに異なる２以上の電界効果
トランジスタを備えた半導体装置の製造方法に関するも
のである。
方法に関するものであり、更に詳しくは、同一半導体基
板上にピンチオフ電圧が互いに異なる２以上の電界効果
トランジスタを備えた半導体装置の製造方法に関するも
のである。
【０００２】
【従来の技術】移動体通信用マイクロウェーブモノリシ
ックＩＣ（ＭＭＩＣ）には、化合物半導体電界効果トラ
ンジスタが多く用いられている。近年では、ＭＭＩＣの
多機能化および多回路構成化に対応するため、ピンチオ
フ電圧が互いに異なる２以上の電界効果トランジスタを
同一半導体基板上に形成することが要求されている。そ
のための形成方法としては、次に述べるような２種類の
方法が採用されている。
ックＩＣ（ＭＭＩＣ）には、化合物半導体電界効果トラ
ンジスタが多く用いられている。近年では、ＭＭＩＣの
多機能化および多回路構成化に対応するため、ピンチオ
フ電圧が互いに異なる２以上の電界効果トランジスタを
同一半導体基板上に形成することが要求されている。そ
のための形成方法としては、次に述べるような２種類の
方法が採用されている。
【０００３】図４は、第１の方法を説明するための工程
断面図である。まず、フォトリソグラフィー技術を用い
たイオン注入により、半導体基板１１内に、第１および
第２の電界効果トランジスタのチャンネル１５ａおよび
１５ｂと、ソース１６ａおよび１６ｂと、ドレイン１７
ａおよび１７ｂを形成する。このとき、第１の電界効果
トランジスタのチャンネル１５ａと、第２の電界効果ト
ランジスタのチャンネル１５ｂとは、不純物濃度が同等
となるように調整する。続いて、絶縁膜１２を堆積させ
た後、リフトオフ法により、ソース電極１３ａおよび１
３ｂと、ドレイン電極１４ａおよび１４ｂとを形成する
（図４Ａ）。次に、第２の電界効果トランジスタのチャ
ンネル１５ｂ上に存在する絶縁膜１２を除去した後、リ
セスエッチにより、第２の電界効果トランジスタのチャ
ンネル１５ｂの厚みを薄くする（図４Ｂ）。その後、リ
フトオフ法により、第１および第２の電界効果トランジ
スタのゲート電極１９ａおよび１９ｂを形成する（図４
Ｃおよび図４Ｄ）。なお、図４Ｂおよび４Ｃにおいて、
１８はフォトレジストである。このような方法によれ
ば、第１の電界効果トランジスタと第２の電界効果トラ
ンジスタとで、チャンネルの厚みを相違させることによ
り、ピンチオフ電圧を相違させることができる。
断面図である。まず、フォトリソグラフィー技術を用い
たイオン注入により、半導体基板１１内に、第１および
第２の電界効果トランジスタのチャンネル１５ａおよび
１５ｂと、ソース１６ａおよび１６ｂと、ドレイン１７
ａおよび１７ｂを形成する。このとき、第１の電界効果
トランジスタのチャンネル１５ａと、第２の電界効果ト
ランジスタのチャンネル１５ｂとは、不純物濃度が同等
となるように調整する。続いて、絶縁膜１２を堆積させ
た後、リフトオフ法により、ソース電極１３ａおよび１
３ｂと、ドレイン電極１４ａおよび１４ｂとを形成する
（図４Ａ）。次に、第２の電界効果トランジスタのチャ
ンネル１５ｂ上に存在する絶縁膜１２を除去した後、リ
セスエッチにより、第２の電界効果トランジスタのチャ
ンネル１５ｂの厚みを薄くする（図４Ｂ）。その後、リ
フトオフ法により、第１および第２の電界効果トランジ
スタのゲート電極１９ａおよび１９ｂを形成する（図４
Ｃおよび図４Ｄ）。なお、図４Ｂおよび４Ｃにおいて、
１８はフォトレジストである。このような方法によれ
ば、第１の電界効果トランジスタと第２の電界効果トラ
ンジスタとで、チャンネルの厚みを相違させることによ
り、ピンチオフ電圧を相違させることができる。
【０００４】図５は、第２の方法を説明するための工程
断面図である。まず、フォトリソグラフィー技術を用い
たイオン注入により、半導体基板２１内に、第１および
第２の電界効果トランジスタのソース２２ａおよび２２
ｂ、ドレイン２３ａおよび２３ｂを形成する。半導体基
板２１上にフォトレジスト２５を形成し、これを、第２
の電界効果トランジスタのチャンネル形成領域上を開口
するようにパターニングする。続いて、前記フォトレジ
スト２５を注入マスクとしてイオン注入を行い、第２の
電界効果トランジスタのチャンネル２４ｂを形成する
（図５Ａ）。次に、前記フォトレジスト２５を除去した
後、新たにフォトレジスト２６を形成し、これを、第１
の電界効果トランジスタのチャンネル形成領域上を開口
するようにパターニングする。続いて、前記フォトレジ
スト２６を注入マスクとしてイオン注入を行い、第１の
電界効果トランジスタのチャンネル２４ａを形成する
（図５Ｂ）。各イオン注入におけるドーズ量は、第１の
電界効果トランジスタと第２の電界効果トランジスタと
で、チャンネルの不純物濃度が相違するように調整され
る。その後、ソース電極２７ａおよび２７ｂ、ドレイン
電極２８ａおよび２８ｂ、ゲート電極２９ａおよび２９
ｂをリフトオフ法により形成する（図５Ｃ）。このよう
な方法によれば、第１の電界効果トランジスタと第２の
電界効果トランジスタとで、チャンネルの不純物濃度を
相違させることにより、ピンチオフ電圧を相違させるこ
とができる。
断面図である。まず、フォトリソグラフィー技術を用い
たイオン注入により、半導体基板２１内に、第１および
第２の電界効果トランジスタのソース２２ａおよび２２
ｂ、ドレイン２３ａおよび２３ｂを形成する。半導体基
板２１上にフォトレジスト２５を形成し、これを、第２
の電界効果トランジスタのチャンネル形成領域上を開口
するようにパターニングする。続いて、前記フォトレジ
スト２５を注入マスクとしてイオン注入を行い、第２の
電界効果トランジスタのチャンネル２４ｂを形成する
（図５Ａ）。次に、前記フォトレジスト２５を除去した
後、新たにフォトレジスト２６を形成し、これを、第１
の電界効果トランジスタのチャンネル形成領域上を開口
するようにパターニングする。続いて、前記フォトレジ
スト２６を注入マスクとしてイオン注入を行い、第１の
電界効果トランジスタのチャンネル２４ａを形成する
（図５Ｂ）。各イオン注入におけるドーズ量は、第１の
電界効果トランジスタと第２の電界効果トランジスタと
で、チャンネルの不純物濃度が相違するように調整され
る。その後、ソース電極２７ａおよび２７ｂ、ドレイン
電極２８ａおよび２８ｂ、ゲート電極２９ａおよび２９
ｂをリフトオフ法により形成する（図５Ｃ）。このよう
な方法によれば、第１の電界効果トランジスタと第２の
電界効果トランジスタとで、チャンネルの不純物濃度を
相違させることにより、ピンチオフ電圧を相違させるこ
とができる。
【０００５】
【発明が解決しようとする課題】近年、電界効果トラン
ジスタの相互コンダクタンスを向上させるため、チャン
ネルの薄層化が要求されている。しかしながら、このよ
うな薄いチャンネルが要求される場合、前記第１の方法
を採用すると、リセスエッチ量に対するピンチオフ電圧
の変化量が非常に大きくなる。例えば、チャネンル厚を
１０ｎｍ以下とする場合、僅か１ｎｍ程度のリセスエッ
チによって、ピンチオフ電圧は約０．１Ｖも変動する。
そのため、前記第１の方法では、特に薄いチャンネルが
要求される場合において、ピンチオフ電圧を安定して制
御することが困難であるという問題があった。
ジスタの相互コンダクタンスを向上させるため、チャン
ネルの薄層化が要求されている。しかしながら、このよ
うな薄いチャンネルが要求される場合、前記第１の方法
を採用すると、リセスエッチ量に対するピンチオフ電圧
の変化量が非常に大きくなる。例えば、チャネンル厚を
１０ｎｍ以下とする場合、僅か１ｎｍ程度のリセスエッ
チによって、ピンチオフ電圧は約０．１Ｖも変動する。
そのため、前記第１の方法では、特に薄いチャンネルが
要求される場合において、ピンチオフ電圧を安定して制
御することが困難であるという問題があった。
【０００６】また、前記第２の方法においては、第１お
よび第２の電界効果トランジスタのチャンネル形成を全
く別個のイオン注入によって実施するため、イオン注入
のばらつきがチャンネルの不純物濃度差に与える影響が
大きい。従って、第１および第２の電界効果トランジス
タのピンチオフ電圧差を安定して制御することが困難で
あるという問題があった。
よび第２の電界効果トランジスタのチャンネル形成を全
く別個のイオン注入によって実施するため、イオン注入
のばらつきがチャンネルの不純物濃度差に与える影響が
大きい。従って、第１および第２の電界効果トランジス
タのピンチオフ電圧差を安定して制御することが困難で
あるという問題があった。
【０００７】本発明は、ピンチオフ電圧が異なる２以上
の電界効果トランジスタを含む半導体装置を製造する方
法であって、そのピンチオフ電圧およびその差を安定し
て制御することが可能な製造方法を提供することを目的
とする。
の電界効果トランジスタを含む半導体装置を製造する方
法であって、そのピンチオフ電圧およびその差を安定し
て制御することが可能な製造方法を提供することを目的
とする。
【０００８】
【課題を解決するための手段】前記目的を達成するた
め、本発明の半導体装置の製造方法は、チャンネルの不
純物濃度が互いに異なる第１の電界効果トランジスタお
よび第２の電界効果トランジスタを、同一半導体基板上
に備えた半導体装置の製造方法であって、前記第１の電
界効果トランジスタのチャンネルとなる第１のチャンネ
ル形成領域上に第１のマスクを形成する工程と、前記第
１のマスクを注入マスクとして、前記第２の電界効果ト
ランジスタのチャンネルとなる第２のチャンネル形成領
域にイオンを注入する工程と、前記第１のマスクを除去
する工程と、前記第１のチャンネル形成領域および前記
第２のチャンネル形成領域にイオンを注入する工程とを
含むことを特徴とする。
め、本発明の半導体装置の製造方法は、チャンネルの不
純物濃度が互いに異なる第１の電界効果トランジスタお
よび第２の電界効果トランジスタを、同一半導体基板上
に備えた半導体装置の製造方法であって、前記第１の電
界効果トランジスタのチャンネルとなる第１のチャンネ
ル形成領域上に第１のマスクを形成する工程と、前記第
１のマスクを注入マスクとして、前記第２の電界効果ト
ランジスタのチャンネルとなる第２のチャンネル形成領
域にイオンを注入する工程と、前記第１のマスクを除去
する工程と、前記第１のチャンネル形成領域および前記
第２のチャンネル形成領域にイオンを注入する工程とを
含むことを特徴とする。
【０００９】このような製造方法によれば、第１のチャ
ンネルと第２のチャンネルとが、同一のイオン注入を含
む工程により形成されるため、イオン注入のばらつきが
チャンネルの不純物濃度差に与える影響が比較的小さ
い。そのため、第１の電界効果トランジスタと第２の電
界効果トランジスタとのピンチオフ電圧差を比較的安定
して制御することが可能である。
ンネルと第２のチャンネルとが、同一のイオン注入を含
む工程により形成されるため、イオン注入のばらつきが
チャンネルの不純物濃度差に与える影響が比較的小さ
い。そのため、第１の電界効果トランジスタと第２の電
界効果トランジスタとのピンチオフ電圧差を比較的安定
して制御することが可能である。
【００１０】前記製造方法においては、前記第１のマス
クを除去する工程が、ウェットエッチングにより実施さ
れることが好ましい。マスクの除去工程において、半導
体基板表面がダメージを受け難いからである。
クを除去する工程が、ウェットエッチングにより実施さ
れることが好ましい。マスクの除去工程において、半導
体基板表面がダメージを受け難いからである。
【００１１】また、前記製造方法においては、前記第１
のマスクが、堆積された絶縁膜であることが好ましい。
寸法の制御が容易だからである。
のマスクが、堆積された絶縁膜であることが好ましい。
寸法の制御が容易だからである。
【００１２】また、前記製造方法においては、前記第２
のチャンネル形成領域にイオンを注入する工程の前に、
前記第２のチャンネル形成領域上に第２のマスクを形成
し、前記第１のマスクおよび前記第２のマスクを注入マ
スクとして、第１の電界効果トランジスタおよび第２の
電界効果トランジスタのソースおよびドレインとなる領
域にイオンを注入した後、前記第２のマスクを除去する
工程を含むことが好ましい。この好ましい例によれば、
２以上の電界効果トランジスタを含む半導体装置を効率
良く製造できる。
のチャンネル形成領域にイオンを注入する工程の前に、
前記第２のチャンネル形成領域上に第２のマスクを形成
し、前記第１のマスクおよび前記第２のマスクを注入マ
スクとして、第１の電界効果トランジスタおよび第２の
電界効果トランジスタのソースおよびドレインとなる領
域にイオンを注入した後、前記第２のマスクを除去する
工程を含むことが好ましい。この好ましい例によれば、
２以上の電界効果トランジスタを含む半導体装置を効率
良く製造できる。
【００１３】前記製造方法においては、前記第２のマス
クを除去する工程が、ウェットエッチングにより実施さ
れることが好ましい。マスクの除去工程において、半導
体基板表面がダメージを受け難いからである。
クを除去する工程が、ウェットエッチングにより実施さ
れることが好ましい。マスクの除去工程において、半導
体基板表面がダメージを受け難いからである。
【００１４】また、前記製造方法においては、前記第２
のマスクが、堆積された絶縁膜であることが好ましい。
寸法の制御が容易だからである。
のマスクが、堆積された絶縁膜であることが好ましい。
寸法の制御が容易だからである。
【００１５】
【発明の実施の形態】本発明の製造方法により得られる
半導体装置は、ピンチオフ電圧が互いに異なる第１の電
界効果トランジスタおよび第２の電界効果トランジスタ
を同一半導体基板上に備えた半導体装置である。
半導体装置は、ピンチオフ電圧が互いに異なる第１の電
界効果トランジスタおよび第２の電界効果トランジスタ
を同一半導体基板上に備えた半導体装置である。
【００１６】第１および第２の電界効果トランジスタ
は、特に限定するものではないが、例えば、金属−半導
体電界効果トランジスタ（ＭＥＳＦＥＴ）である。その
構造について簡単に説明すると、半導体基板内にソース
およびドレインが形成されており、その両者間にチャン
ネルが形成されている。ソース上にはソース電極が形成
されており、ドレイン上にはドレイン電極が形成されて
いる。また、チャンネル上にはゲート電極が形成されて
いる。なお、「ソース」および「ドレイン」とは、具体
的には、ソース電極またはドレイン電極とのオーミック
コンタクトを取るために半導体基板内に形成された領域
を意味する。
は、特に限定するものではないが、例えば、金属−半導
体電界効果トランジスタ（ＭＥＳＦＥＴ）である。その
構造について簡単に説明すると、半導体基板内にソース
およびドレインが形成されており、その両者間にチャン
ネルが形成されている。ソース上にはソース電極が形成
されており、ドレイン上にはドレイン電極が形成されて
いる。また、チャンネル上にはゲート電極が形成されて
いる。なお、「ソース」および「ドレイン」とは、具体
的には、ソース電極またはドレイン電極とのオーミック
コンタクトを取るために半導体基板内に形成された領域
を意味する。
【００１７】図１および図２は、本発明に係る半導体装
置の製造方法の一例を示す工程断面図である。以下、こ
の図面を用いて、第１および第２の電界効果トランジス
タがＭＥＳＦＥＴである場合を例に挙げて、本発明の製
造方法について説明する。
置の製造方法の一例を示す工程断面図である。以下、こ
の図面を用いて、第１および第２の電界効果トランジス
タがＭＥＳＦＥＴである場合を例に挙げて、本発明の製
造方法について説明する。
【００１８】まず、半導体基板１上に絶縁膜２を形成す
る（図１Ａ）。半導体基板１としては、例えば、ＧａＡ
ｓ基板を用いることができる。絶縁膜２としては、例え
ば、シリコン酸化膜、シリコン窒化膜などを使用するこ
とが好ましく、これらのなかでも、シリコン酸化膜を使
用することが特に好ましい。また、その形成方法として
は、例えば、化学気相堆積（ＣＶＤ）法を採用すること
ができる。また、絶縁膜２の膜厚は、特に限定するもの
ではないが、例えば３００ｎｍである。
る（図１Ａ）。半導体基板１としては、例えば、ＧａＡ
ｓ基板を用いることができる。絶縁膜２としては、例え
ば、シリコン酸化膜、シリコン窒化膜などを使用するこ
とが好ましく、これらのなかでも、シリコン酸化膜を使
用することが特に好ましい。また、その形成方法として
は、例えば、化学気相堆積（ＣＶＤ）法を採用すること
ができる。また、絶縁膜２の膜厚は、特に限定するもの
ではないが、例えば３００ｎｍである。
【００１９】絶縁膜２上にフォトレジスト３１を形成
し、これをパターニングする。続いて、このフォトレジ
スト３１をマスクとして絶縁膜２をエッチングし、第１
および第２の電界効果トランジスタのそれぞれのソース
およびドレインを形成する領域上から、絶縁膜２を除去
する。これにより、第1の電界効果トランジスタのチャ
ンネルとなる領域（以下、「第１のチャンネル形成領
域」とする。）上には、前記絶縁膜からなる第１のダミ
ーゲート２ａが形成され、第２の電界効果トランジスタ
のチャンネルとなる領域（以下、「第２のチャンネル形
成領域」とする。）上には、前記絶縁膜からなる第２の
ダミーゲート２ｂが形成される。
し、これをパターニングする。続いて、このフォトレジ
スト３１をマスクとして絶縁膜２をエッチングし、第１
および第２の電界効果トランジスタのそれぞれのソース
およびドレインを形成する領域上から、絶縁膜２を除去
する。これにより、第1の電界効果トランジスタのチャ
ンネルとなる領域（以下、「第１のチャンネル形成領
域」とする。）上には、前記絶縁膜からなる第１のダミ
ーゲート２ａが形成され、第２の電界効果トランジスタ
のチャンネルとなる領域（以下、「第２のチャンネル形
成領域」とする。）上には、前記絶縁膜からなる第２の
ダミーゲート２ｂが形成される。
【００２０】次に、前記第１のダミーゲート２ａおよび
第２のダミーゲート２ｂをマスクとして、ｎ型不純物イ
オンを注入し、第１の電界効果トランジスタのソース４
ａおよびドレイン５ａと、第２の電界効果トランジスタ
のソース４ｂおよびドレイン５ｂを形成する（図１
Ｂ）。このときの注入条件は特に限定するものではない
が、加速電圧を、例えば７０ＫｅＶとし、ドーズ量を、
例えば５．０×１０13ｃｍ -3とする。
第２のダミーゲート２ｂをマスクとして、ｎ型不純物イ
オンを注入し、第１の電界効果トランジスタのソース４
ａおよびドレイン５ａと、第２の電界効果トランジスタ
のソース４ｂおよびドレイン５ｂを形成する（図１
Ｂ）。このときの注入条件は特に限定するものではない
が、加速電圧を、例えば７０ＫｅＶとし、ドーズ量を、
例えば５．０×１０13ｃｍ -3とする。
【００２１】フォトレジスト３１を除去した後、新たな
フォトレジスト３２を形成する。このフォトレジスト３
２をパターニングして、少なくとも第２のダミーゲート
２ｂ上から除去する（図１Ｃ）。
フォトレジスト３２を形成する。このフォトレジスト３
２をパターニングして、少なくとも第２のダミーゲート
２ｂ上から除去する（図１Ｃ）。
【００２２】続いて、前記フォトレジスト３２をマスク
としてエッチングを行い、第２のチャンネル形成領域上
から第２のダミーゲート２ｂを除去する（図１Ｄ）。エ
ッチング方法については、特に限定するものではない
が、例えば、第２のダミーゲート２ｂがシリコン酸化膜
である場合、バッファードフッ酸を用いたウェットエッ
チングを採用することができる。
としてエッチングを行い、第２のチャンネル形成領域上
から第２のダミーゲート２ｂを除去する（図１Ｄ）。エ
ッチング方法については、特に限定するものではない
が、例えば、第２のダミーゲート２ｂがシリコン酸化膜
である場合、バッファードフッ酸を用いたウェットエッ
チングを採用することができる。
【００２３】フォトレジスト３２を除去した後、新たな
フォトレジスト３３を形成する。このフォトレジスト３
３をパターニングして、少なくとも第１のダミーゲート
２ａ上と第２のチャンネル形成領域上から除去する。続
いて、第１のダミーゲート２ａをマスクとして、少なく
とも第２のチャンネル形成領域にｎ型不純物イオンを注
入する（図２Ｅ）。このイオン注入におけるドーズ量
（以下、「ｄ１」とする。）は、所望のピンチオフ電圧
差に応じて適宜設定することができ、特に限定するもの
ではないが、例えば４．２×１０13ｃｍ-3とすることが
できる。また、加速電圧は、例えば１２ＫｅＶとするこ
とができる。
フォトレジスト３３を形成する。このフォトレジスト３
３をパターニングして、少なくとも第１のダミーゲート
２ａ上と第２のチャンネル形成領域上から除去する。続
いて、第１のダミーゲート２ａをマスクとして、少なく
とも第２のチャンネル形成領域にｎ型不純物イオンを注
入する（図２Ｅ）。このイオン注入におけるドーズ量
（以下、「ｄ１」とする。）は、所望のピンチオフ電圧
差に応じて適宜設定することができ、特に限定するもの
ではないが、例えば４．２×１０13ｃｍ-3とすることが
できる。また、加速電圧は、例えば１２ＫｅＶとするこ
とができる。
【００２４】続いて、前記フォトレジスト３３をマスク
としてエッチングを行い、第１のチャンネル形成領域上
から第１のダミーゲート２ａを除去する。エッチングの
方法については、特に限定するものではないが、例え
ば、第１のダミーゲート２ａがシリコン酸化膜である場
合、バッファードフッ酸を用いたウェットエッチングを
採用することができる。
としてエッチングを行い、第１のチャンネル形成領域上
から第１のダミーゲート２ａを除去する。エッチングの
方法については、特に限定するものではないが、例え
ば、第１のダミーゲート２ａがシリコン酸化膜である場
合、バッファードフッ酸を用いたウェットエッチングを
採用することができる。
【００２５】その後、残存するフォトレジスト３３をマ
スクとして、少なくとも第１のチャンネル形成領域およ
び第２のチャンネル形成領域に、ｎ型不純物イオンを注
入し、第１の電界効果トランジスタのチャンネル６ａお
よび第２の電界効果トランジスタのチャンネル６ｂを形
成する（図２Ｆ）。このイオン注入におけるドーズ量
（以下、「ｄ２」とする。）は、所望のピンチオフ電圧
に応じて適宜設定することができ、特に限定するもので
はないが、例えば０．８×１０13ｃｍ-3とすることがで
きる。また、加速電圧は、例えば１２ＫｅＶとすること
ができる。
スクとして、少なくとも第１のチャンネル形成領域およ
び第２のチャンネル形成領域に、ｎ型不純物イオンを注
入し、第１の電界効果トランジスタのチャンネル６ａお
よび第２の電界効果トランジスタのチャンネル６ｂを形
成する（図２Ｆ）。このイオン注入におけるドーズ量
（以下、「ｄ２」とする。）は、所望のピンチオフ電圧
に応じて適宜設定することができ、特に限定するもので
はないが、例えば０．８×１０13ｃｍ-3とすることがで
きる。また、加速電圧は、例えば１２ＫｅＶとすること
ができる。
【００２６】活性化処理を施した後、金属膜を成膜およ
びパターニングして、第１の電界効果トランジスタのソ
ース電極７ａおよびドレイン電極８ａと、第２の電界効
果トランジスタのソース電極７ｂおよびドレイン電極８
ｂとを形成する。続いて、別の金属膜を成膜およびパタ
ーニングして、第１の電界効果トランジスタのゲート電
極９ａと、第２の電界効果トランジスタのゲート電極９
ｂとを形成する（図２Ｇ）。ソース電極７ａおよび７
ｂ、ドレイン電極８ａおよび８ｂとしては、例えば、Ａ
ｕＧｅ／Ｎｉの二層膜を使用することができ、ゲート電
極９ａおよび９ｂとしては、例えば、Ｔｉ／Ａｌ／Ｔｉ
の三層膜を使用することができる。また、各金属膜のの
成膜方法としては、例えば、蒸着を採用することがで
き、パターニング方法としては、例えば、リフトオフ法
を採用することができる。
びパターニングして、第１の電界効果トランジスタのソ
ース電極７ａおよびドレイン電極８ａと、第２の電界効
果トランジスタのソース電極７ｂおよびドレイン電極８
ｂとを形成する。続いて、別の金属膜を成膜およびパタ
ーニングして、第１の電界効果トランジスタのゲート電
極９ａと、第２の電界効果トランジスタのゲート電極９
ｂとを形成する（図２Ｇ）。ソース電極７ａおよび７
ｂ、ドレイン電極８ａおよび８ｂとしては、例えば、Ａ
ｕＧｅ／Ｎｉの二層膜を使用することができ、ゲート電
極９ａおよび９ｂとしては、例えば、Ｔｉ／Ａｌ／Ｔｉ
の三層膜を使用することができる。また、各金属膜のの
成膜方法としては、例えば、蒸着を採用することがで
き、パターニング方法としては、例えば、リフトオフ法
を採用することができる。
【００２７】上記製造方法により、第１の電界効果トラ
ンジスタと第２の電界効果トランジスタとで、チャンネ
ルの不純物濃度を相違させることができ、その結果、両
者のピンチオフ電圧を相違させることができる。
ンジスタと第２の電界効果トランジスタとで、チャンネ
ルの不純物濃度を相違させることができ、その結果、両
者のピンチオフ電圧を相違させることができる。
【００２８】例えば、上記製造方法において、ドーズ量
ｄ１を４．２×１０13ｃｍ-3とし、ドーズ量ｄ２を０．
８×１０13ｃｍ-3とした場合、第１の電界効果トランジ
スタのピンチオフ電圧を−０．６Ｖとし、第２の電界効
果トランジスタのピンチオフ電圧を−０．３Ｖとするこ
とができる。なお、上記値は、活性化処理を電気炉で８
２０℃、２０分間の条件で実施した場合において得られ
る値を例示したものである。
ｄ１を４．２×１０13ｃｍ-3とし、ドーズ量ｄ２を０．
８×１０13ｃｍ-3とした場合、第１の電界効果トランジ
スタのピンチオフ電圧を−０．６Ｖとし、第２の電界効
果トランジスタのピンチオフ電圧を−０．３Ｖとするこ
とができる。なお、上記値は、活性化処理を電気炉で８
２０℃、２０分間の条件で実施した場合において得られ
る値を例示したものである。
【００２９】また、上記製造方法においては、ドーズ量
ｄ１とｄ２との比率を変化させることにより、第１の電
界効果トランジスタと第２の電界効果トランジスタとの
ピンチオフ電圧差を変化させることができる。図３は、
上記製造方法において、ドーズ量ｄ１およびｄ２を種々
変化させて、第１の電界効果トランジスタと第２の電界
効果トランジスタとのピンチオフ電圧差を測定した結果
を示す図である。なお、図３の結果は、活性化処理を電
気炉で８２０℃、２０分間の条件で実施した場合におい
て得られる結果を例示したものである。
ｄ１とｄ２との比率を変化させることにより、第１の電
界効果トランジスタと第２の電界効果トランジスタとの
ピンチオフ電圧差を変化させることができる。図３は、
上記製造方法において、ドーズ量ｄ１およびｄ２を種々
変化させて、第１の電界効果トランジスタと第２の電界
効果トランジスタとのピンチオフ電圧差を測定した結果
を示す図である。なお、図３の結果は、活性化処理を電
気炉で８２０℃、２０分間の条件で実施した場合におい
て得られる結果を例示したものである。
【００３０】更に、上記製造方法においては、第１およ
び第２の電界効果トランジスタのチャンネルにおける不
純物濃度差の調整が比較的容易である。従って、第１お
よび第２の電界効果トランジスタのピンチオフ電圧差を
安定して制御することが可能である。その結果、上記製
造方法によれば、複数の半導体装置を製造した場合にピ
ンチオフ電圧差のばらつきを小さく、例えば３０ｍＶ以
下に抑えることも可能である。
び第２の電界効果トランジスタのチャンネルにおける不
純物濃度差の調整が比較的容易である。従って、第１お
よび第２の電界効果トランジスタのピンチオフ電圧差を
安定して制御することが可能である。その結果、上記製
造方法によれば、複数の半導体装置を製造した場合にピ
ンチオフ電圧差のばらつきを小さく、例えば３０ｍＶ以
下に抑えることも可能である。
【００３１】なお、上記説明においては、製造される半
導体装置が２個の電界効果トランジスタを含む場合を例
に挙げたが、本発明の製造方法はそれに限定されるもの
ではない。例えば、本発明の製造方法は、ピンチオフ電
圧が互いに異なる３以上の電界効果トランジスタを含む
半導体装置の製造に適用することも可能である。
導体装置が２個の電界効果トランジスタを含む場合を例
に挙げたが、本発明の製造方法はそれに限定されるもの
ではない。例えば、本発明の製造方法は、ピンチオフ電
圧が互いに異なる３以上の電界効果トランジスタを含む
半導体装置の製造に適用することも可能である。
【００３２】
【発明の効果】以上説明したように、本発明の半導体装
置の製造方法によれば、ピンチオフ電圧が互いに異なる
２以上の電界効果トランジスタを同一半導体基板上に形
成することが可能であり、且つ、その電界効果トランジ
スタのピンチオフ電圧差を比較的安定して制御すること
が可能である。
置の製造方法によれば、ピンチオフ電圧が互いに異なる
２以上の電界効果トランジスタを同一半導体基板上に形
成することが可能であり、且つ、その電界効果トランジ
スタのピンチオフ電圧差を比較的安定して制御すること
が可能である。
【図１】 本発明の半導体装置の製造方法の一例を説明
するための工程断面図である。
するための工程断面図である。
【図２】 本発明の半導体装置の製造方法の一例を説明
するための工程断面図である。
するための工程断面図である。
【図３】 図１および図２に示す製造方法において、ド
ーズ量ｄ１およびｄ２を変化させた場合の、第１の電界
効果トランジスタと第２の電界効果トランジスタとのピ
ンチオフ電圧差を測定した結果を示す図である。
ーズ量ｄ１およびｄ２を変化させた場合の、第１の電界
効果トランジスタと第２の電界効果トランジスタとのピ
ンチオフ電圧差を測定した結果を示す図である。
【図４】 従来の半導体装置の製造方法を説明するため
の工程断面図である。
の工程断面図である。
【図５】 従来の半導体装置の製造方法を説明するため
の工程断面図である。
の工程断面図である。
１，１１，２１ 半導体基板 ２，１２ 絶縁膜 ２ａ，２ｂ ダミーゲート ３１，３２，３３，１８，２５，２６ フォトレジス
ト ４ａ，４ｂ，１６ａ，１６ｂ，２２ａ，２２ｂ ソ
ース ５ａ，５ｂ，１７ａ，１７ｂ，２３ａ，２３ｂ ド
レイン ６ａ，６ｂ，１５ａ，１５ｂ，２４ａ，２４ｂ チ
ャンネル ７ａ，７ｂ，１３ａ，１３ｂ，２７ａ，２７ｂ ソ
ース電極 ８ａ，８ｂ，１４ａ，１４ｂ，２８ａ，２８ｂ ド
レイン電極 ９ａ，９ｂ，１９ａ，１９ｂ，２９ａ，２９ｂ ゲ
ート電極
ト ４ａ，４ｂ，１６ａ，１６ｂ，２２ａ，２２ｂ ソ
ース ５ａ，５ｂ，１７ａ，１７ｂ，２３ａ，２３ｂ ド
レイン ６ａ，６ｂ，１５ａ，１５ｂ，２４ａ，２４ｂ チ
ャンネル ７ａ，７ｂ，１３ａ，１３ｂ，２７ａ，２７ｂ ソ
ース電極 ８ａ，８ｂ，１４ａ，１４ｂ，２８ａ，２８ｂ ド
レイン電極 ９ａ，９ｂ，１９ａ，１９ｂ，２９ａ，２９ｂ ゲ
ート電極
───────────────────────────────────────────────────── フロントページの続き Ｆターム(参考） 5F102 FA00 GA01 GB01 GC01 GD01 GJ05 GL05 GL15 GM05 GR04 GS00 GT03 HA04 HA15 HC07 HC15 HC19
Claims (6)
- 【請求項１】 チャンネルの不純物濃度が互いに異なる
第１の電界効果トランジスタおよび第２の電界効果トラ
ンジスタを、同一半導体基板上に備えた半導体装置の製
造方法であって、 前記第１の電界効果トランジスタのチャンネルとなる第
１のチャンネル形成領域上に第１のマスクを形成する工
程と、前記第１のマスクを注入マスクとして、前記第２
の電界効果トランジスタのチャンネルとなる第２のチャ
ンネル形成領域にイオンを注入する工程と、前記第１の
マスクを除去する工程と、前記第１のチャンネル形成領
域および前記第２のチャンネル形成領域にイオンを注入
する工程とを含むことを特徴とする半導体装置の製造方
法。 - 【請求項２】 前記第１のマスクを除去する工程が、ウ
ェットエッチングにより実施される請求項１に記載の半
導体装置の製造方法。 - 【請求項３】 前記第１のマスクが、堆積された絶縁膜
である請求項１または２に記載の半導体装置の製造方
法。 - 【請求項４】 前記第２のチャンネル形成領域にイオン
を注入する工程の前に、前記第２のチャンネル形成領域
上に第２のマスクを形成し、前記第１のマスクおよび前
記第２のマスクを注入マスクとして、第１の電界効果ト
ランジスタおよび第２の電界効果トランジスタのソース
およびドレインを形成する領域にイオンを注入した後、
前記第２のマスクを除去する工程を含む請求項１〜３の
いずれかに記載の半導体装置の製造方法。 - 【請求項５】 前記第２のマスクを除去する工程が、ウ
ェットエッチングにより実施される請求項４に記載の半
導体装置の製造方法。 - 【請求項６】 前記第２のマスクが、堆積された絶縁膜
である請求項４または５に記載の半導体装置の製造方
法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2000324462A JP3597458B2 (ja) | 2000-10-24 | 2000-10-24 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2000324462A JP3597458B2 (ja) | 2000-10-24 | 2000-10-24 | 半導体装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2002134703A true JP2002134703A (ja) | 2002-05-10 |
| JP3597458B2 JP3597458B2 (ja) | 2004-12-08 |
Family
ID=18801992
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2000324462A Expired - Fee Related JP3597458B2 (ja) | 2000-10-24 | 2000-10-24 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3597458B2 (ja) |
-
2000
- 2000-10-24 JP JP2000324462A patent/JP3597458B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JP3597458B2 (ja) | 2004-12-08 |
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