JPH0220030A - 電界効果トランジスタの製造方法 - Google Patents
電界効果トランジスタの製造方法Info
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- JPH0220030A JPH0220030A JP17031188A JP17031188A JPH0220030A JP H0220030 A JPH0220030 A JP H0220030A JP 17031188 A JP17031188 A JP 17031188A JP 17031188 A JP17031188 A JP 17031188A JP H0220030 A JPH0220030 A JP H0220030A
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Landscapes
- Junction Field-Effect Transistors (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は電界効果トランジスタの製造方法に関し、特に
オフセットゲート型電界効果トランジスタの製造方法に
関する。
オフセットゲート型電界効果トランジスタの製造方法に
関する。
ショットキ障壁ゲート型電界効果トランジスタ、特に半
絶縁性基板上のｎ型Ｇ ａ Ａ ｓ半導体層を動作層と
して用いたＧａＡｓショットキ障壁ゲート型電界効果ト
ランジスタ（以下ＧａＡｓＭＥＳＦＥＴと称す）は高い
周波数領域における増幅。
絶縁性基板上のｎ型Ｇ ａ Ａ ｓ半導体層を動作層と
して用いたＧａＡｓショットキ障壁ゲート型電界効果ト
ランジスタ（以下ＧａＡｓＭＥＳＦＥＴと称す）は高い
周波数領域における増幅。
発振素子、また集積回路素子として開発され、実用化さ
れている。
れている。
ＧａＡｓ ＭＥＳＦＥＴの特性向上のために、高い相互
コンダクタンスｇｍ、ゲート耐圧及びドレイン耐圧が要
求されている、高いｇｍを得るためにはソース寄生抵抗
Ｒｓの低減が重要であり、以上のことから従来第４図に
示すごとき断面形状を有するＧａＡｓ ＭＥＳＦＥＴ
が提案されている。図において１はゲート電極、２はソ
ース電極、３はドレイン電極、４はｎ型ＧａＡｓ動作層
（ｎ層）、５はソース・ドレイン領域の高濃度不純物層
（ｎ層層）、６は半絶縁性Ｇ ａ Ａ ｓ基板である。
コンダクタンスｇｍ、ゲート耐圧及びドレイン耐圧が要
求されている、高いｇｍを得るためにはソース寄生抵抗
Ｒｓの低減が重要であり、以上のことから従来第４図に
示すごとき断面形状を有するＧａＡｓ ＭＥＳＦＥＴ
が提案されている。図において１はゲート電極、２はソ
ース電極、３はドレイン電極、４はｎ型ＧａＡｓ動作層
（ｎ層）、５はソース・ドレイン領域の高濃度不純物層
（ｎ層層）、６は半絶縁性Ｇ ａ Ａ ｓ基板である。
ゲート電極１はソース領域のｎ＋層５に近づけられたい
わゆるオフセットゲート構造になっている。
わゆるオフセットゲート構造になっている。
本構造においては、ゲート電極１がソース電極２に近い
ことからソース寄生抵抗Ｒｓの低減が可能であり、また
ドレイン電極３と遠いことからゲート耐圧、ドレイン耐
圧の向上が可能である。
ことからソース寄生抵抗Ｒｓの低減が可能であり、また
ドレイン電極３と遠いことからゲート耐圧、ドレイン耐
圧の向上が可能である。
上述した第４図のオフセットゲート構造は、従来ｎ層層
５の中へのゲート電極１の位置合わせ法により実現され
、オフセット量の精度は目合わせ露光器の位置合わせ精
度により決まるものである。
５の中へのゲート電極１の位置合わせ法により実現され
、オフセット量の精度は目合わせ露光器の位置合わせ精
度により決まるものである。
従って、この位置合わせのずれにより特性が変動すると
いう欠点がある。
いう欠点がある。
本発明は、従来のＧａＡｓ ＭＥＳＦＥＴにおける上
述の欠点に鑑みてなされたものであり、その目的は自己
整合技術によりオフセットゲート構造を製作する方法を
提案することにある。
述の欠点に鑑みてなされたものであり、その目的は自己
整合技術によりオフセットゲート構造を製作する方法を
提案することにある。
本発明の電界効果トランジスタの製造方法は、半導体動
作層上にゲート電極を形成し、半導体基板上全面に絶縁
膜を形成し、ソース領域上の絶縁膜をエツチング除去し
、基板上全面に再度絶縁膜を形成することによりソース
領域上の絶縁膜よりドレイン領域上の絶縁膜の厚さを厚
くした後、異方性ドライエツチング法でゲート電極の両
壁に側壁としてソース領域側よりドレイン領域側の方が
厚く残置せしめた後、ゲート電極と側壁をマスクとして
ソース、ドレイン領域に自己整合的に半導体動作層より
低抵抗からなる半導体結晶層もしくはオーミック電極を
形成する工程を有している。
作層上にゲート電極を形成し、半導体基板上全面に絶縁
膜を形成し、ソース領域上の絶縁膜をエツチング除去し
、基板上全面に再度絶縁膜を形成することによりソース
領域上の絶縁膜よりドレイン領域上の絶縁膜の厚さを厚
くした後、異方性ドライエツチング法でゲート電極の両
壁に側壁としてソース領域側よりドレイン領域側の方が
厚く残置せしめた後、ゲート電極と側壁をマスクとして
ソース、ドレイン領域に自己整合的に半導体動作層より
低抵抗からなる半導体結晶層もしくはオーミック電極を
形成する工程を有している。
本発明は、絶縁膜による側壁の厚さをソース領域側とド
レイン領域側で変え、これらの側壁及びゲート電極をマ
スクとして自己整合的にオフセット量を決定するもので
ある。一般にＣＶＤ法で堆積される絶縁膜の膜厚によっ
て側壁の厚さが制御されるが、絶縁膜の厚さの制御の方
が目合せずれ制御よりはるかに容易に高精度に行うこと
ができる。
レイン領域側で変え、これらの側壁及びゲート電極をマ
スクとして自己整合的にオフセット量を決定するもので
ある。一般にＣＶＤ法で堆積される絶縁膜の膜厚によっ
て側壁の厚さが制御されるが、絶縁膜の厚さの制御の方
が目合せずれ制御よりはるかに容易に高精度に行うこと
ができる。
次に、本発明について図面を参照して説明する。
第１図（ａ）〜（「）は本発明の第１の実施例を工程順
に示した断面図である。まず第１図（ａ）に示すように
半絶縁性基板６の表面にＳｉイオンを５０゜Ｋｅｖ、
２Ｘ １０”ｃｍ−”の条件で選択的に注入した後、８
００℃２０分の熱処理を行いｎ型Ｇ ａ Ａ ｓ動作層
（ｎ層）４を形成する。次にＷＳｉからなるゲート電極
ｌをｎ層４上に形成する。
に示した断面図である。まず第１図（ａ）に示すように
半絶縁性基板６の表面にＳｉイオンを５０゜Ｋｅｖ、
２Ｘ １０”ｃｍ−”の条件で選択的に注入した後、８
００℃２０分の熱処理を行いｎ型Ｇ ａ Ａ ｓ動作層
（ｎ層）４を形成する。次にＷＳｉからなるゲート電極
ｌをｎ層４上に形成する。
次に第１図（ｂ）に示すようにＣＶＤ法で５ｉｎ２膜８
を全面に０．３μｍの厚さで成長させた後、ゲート電極
１上のＳｉｎ、膜の中央付近からドレイン領域にわたっ
てホトレジストパターン１０を形成する。なお、このホ
トレジストパターン形成は従来の目合せ露光技術で可能
であり、またパターンの目合せずれは後に示すようにオ
フセット量に変化を与えない。
を全面に０．３μｍの厚さで成長させた後、ゲート電極
１上のＳｉｎ、膜の中央付近からドレイン領域にわたっ
てホトレジストパターン１０を形成する。なお、このホ
トレジストパターン形成は従来の目合せ露光技術で可能
であり、またパターンの目合せずれは後に示すようにオ
フセット量に変化を与えない。
次に第１図（Ｃ）に示すように、ホトレジスト１０で覆
われていないＳｉ０ｇ膜を希フッ酸でエツチング除去す
る。なお、この場合、ウェットエツチング法のためソー
ス領域側のゲート端に側壁は形成されない。
われていないＳｉ０ｇ膜を希フッ酸でエツチング除去す
る。なお、この場合、ウェットエツチング法のためソー
ス領域側のゲート端に側壁は形成されない。
次いでホトレジスト１０を除去した後第１図（ｄ）に示
すように、再度全面にＳ ｉ Ｏ２膜９を０．３μｍの
厚さで成長させる。
すように、再度全面にＳ ｉ Ｏ２膜９を０．３μｍの
厚さで成長させる。
次いで第１図（ｅ）に示すように、基板の垂直方向から
ＣＦ、ガスを用いたリアクーチイブイオンエツチング（
ＲＩ Ｅ）法により、ゲート電極１の側壁にのみＳｉｎ
、膜を残置せしめ、側壁７を形成する。このとき、側壁
の横幅は堆積したＳ ｉ Ｏ２膜の厚さにほぼ比例する
関係があるため、ソース領域の側壁の横幅よりドレイン
領域の側壁の横幅の方が約２倍となっている。
ＣＦ、ガスを用いたリアクーチイブイオンエツチング（
ＲＩ Ｅ）法により、ゲート電極１の側壁にのみＳｉｎ
、膜を残置せしめ、側壁７を形成する。このとき、側壁
の横幅は堆積したＳ ｉ Ｏ２膜の厚さにほぼ比例する
関係があるため、ソース領域の側壁の横幅よりドレイン
領域の側壁の横幅の方が約２倍となっている。
次に第１図（「）に示すようにゲート電極ｌと側壁７を
マスクとしてソース、ドレイン領域にＳｉイオンを１５
０ＫｅＶ、 ３Ｘ １０”ｃｍ−”の条件でイオン注入
してｎ＋層５を形成した後、アルシン雰囲気中で８００
℃２０分熱処理を行い、ｎ層４及びｎ＋層層中中イオン
注入不純物の活性化を行う。最後に、ＡｕＧｅ−Ｎｉか
らなるオーミック電極２，３を形成することにより、Ｆ
ＥＴの製作が完了する。
マスクとしてソース、ドレイン領域にＳｉイオンを１５
０ＫｅＶ、 ３Ｘ １０”ｃｍ−”の条件でイオン注入
してｎ＋層５を形成した後、アルシン雰囲気中で８００
℃２０分熱処理を行い、ｎ層４及びｎ＋層層中中イオン
注入不純物の活性化を行う。最後に、ＡｕＧｅ−Ｎｉか
らなるオーミック電極２，３を形成することにより、Ｆ
ＥＴの製作が完了する。
なお、本実施例では示さなかったが、側壁の下にｎ層４
とｎ＋層５の中間の濃度を有する動作層を導入したいわ
ゆるＬＤＤ構造のＦＥＴの製作も可能である。
とｎ＋層５の中間の濃度を有する動作層を導入したいわ
ゆるＬＤＤ構造のＦＥＴの製作も可能である。
第２図は本発明による第２の実施例であるが、第１図（
ｅ）で側壁を形成した後、ＭＯＣＶＤ法で低抵抗の例え
ばＧａＡｓ層またはＧｅ層を成長させた場合のＦＥＴ完
成図である。また本発明の第３の実施例として第３図に
示すように第１図（ｅ）で側壁を形成した後、Ａ ｕ
Ｇ ｅ ／ Ｎ ｉからなるオーミック電極を自己整合
的に成長させることもできる。
ｅ）で側壁を形成した後、ＭＯＣＶＤ法で低抵抗の例え
ばＧａＡｓ層またはＧｅ層を成長させた場合のＦＥＴ完
成図である。また本発明の第３の実施例として第３図に
示すように第１図（ｅ）で側壁を形成した後、Ａ ｕ
Ｇ ｅ ／ Ｎ ｉからなるオーミック電極を自己整合
的に成長させることもできる。
以上説明したように本発明によればオフセット型ゲート
電極構造の寸法は堆積する絶縁膜の厚さで決定されるた
め、従来の目合せ精度より高い精度が得られ、素子特性
の均一性、制御性、・再現性を高めることが可能となる
。
電極構造の寸法は堆積する絶縁膜の厚さで決定されるた
め、従来の目合せ精度より高い精度が得られ、素子特性
の均一性、制御性、・再現性を高めることが可能となる
。
第１図（ａ）〜（「）は本発明の第１の実施例における
ＧａＡｓ ＭＥＳＦＥＴの製造工程を順に示した断面図
、第２図、第３図はそれぞれ本発明における第２．第３
の実施例を説明するためのＧ ａ Ａ ｓＭＥＳＦＥＴ
の断面図、第４図は従来のＧ ａ Ａ ｓＭＥＳＦＥＴ
の断面図である。 ■・・・・・・ゲート電極、２・・・・・・ソース電極
、３・・・・・・ドレイン電極、４・・・・・・ｎ型Ｇ
ａＡｓ動作層（ｎ層）、５・・・・・・高濃度不純物層
（ｎ層層）、６・・・・・・半絶縁性ＧａＡｓ基板、７
・・・・・・側壁、８，９・・・・・・５ｉＯｚ膜、１
０・・・・・・ホトレジスト、１１・・・・・・高濃度
結晶層。 代理人 弁理士 内 原 音 部 ３ …
ＧａＡｓ ＭＥＳＦＥＴの製造工程を順に示した断面図
、第２図、第３図はそれぞれ本発明における第２．第３
の実施例を説明するためのＧ ａ Ａ ｓＭＥＳＦＥＴ
の断面図、第４図は従来のＧ ａ Ａ ｓＭＥＳＦＥＴ
の断面図である。 ■・・・・・・ゲート電極、２・・・・・・ソース電極
、３・・・・・・ドレイン電極、４・・・・・・ｎ型Ｇ
ａＡｓ動作層（ｎ層）、５・・・・・・高濃度不純物層
（ｎ層層）、６・・・・・・半絶縁性ＧａＡｓ基板、７
・・・・・・側壁、８，９・・・・・・５ｉＯｚ膜、１
０・・・・・・ホトレジスト、１１・・・・・・高濃度
結晶層。 代理人 弁理士 内 原 音 部 ３ …
Claims (1)
- 半導体基板上にゲート電極を形成し、該ゲート電極及び
前記半導体基板上に第１の絶縁膜を形成し、ソース領域
上及び該ゲート電極の前記ソース領域側の側面の前記第
１の絶縁膜をエッチング除去する工程ど、前記半導体基
板上及びゲート電極上の全面に第２の絶縁膜を形成する
ことにより前記ソース領域上の絶縁膜よりドレイン領域
上の絶縁膜の厚さを厚くした後、異方性ドライエッチン
グ法で前記ゲート電極の両壁に側壁として前記ソース領
域側より前記ドレイン領域側の方が厚く残置せしめる工
程と、前記ゲート電極と前記側壁をマスクとして前記ソ
ース、ドレイン領域を自己整合的に形成する工程とを含
むことを特徴とする電界効果トランジスタの製造方法
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP17031188A JPH0220030A (ja) | 1988-07-07 | 1988-07-07 | 電界効果トランジスタの製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP17031188A JPH0220030A (ja) | 1988-07-07 | 1988-07-07 | 電界効果トランジスタの製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0220030A true JPH0220030A (ja) | 1990-01-23 |
Family
ID=15902619
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP17031188A Pending JPH0220030A (ja) | 1988-07-07 | 1988-07-07 | 電界効果トランジスタの製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0220030A (ja) |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS63107071A (ja) * | 1986-10-23 | 1988-05-12 | Nec Corp | 電界効果トランジスタの製造方法 |
| JPH01248672A (ja) * | 1988-03-30 | 1989-10-04 | Sharp Corp | 非対称ゲート構造トランジスタの製造方法 |
-
1988
- 1988-07-07 JP JP17031188A patent/JPH0220030A/ja active Pending
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS63107071A (ja) * | 1986-10-23 | 1988-05-12 | Nec Corp | 電界効果トランジスタの製造方法 |
| JPH01248672A (ja) * | 1988-03-30 | 1989-10-04 | Sharp Corp | 非対称ゲート構造トランジスタの製造方法 |
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