JPS60254668A - 接合型電界効果型半導体装置の製法 - Google Patents
接合型電界効果型半導体装置の製法Info
- Publication number
- JPS60254668A JPS60254668A JP10996284A JP10996284A JPS60254668A JP S60254668 A JPS60254668 A JP S60254668A JP 10996284 A JP10996284 A JP 10996284A JP 10996284 A JP10996284 A JP 10996284A JP S60254668 A JPS60254668 A JP S60254668A
- Authority
- JP
- Japan
- Prior art keywords
- layer
- field effect
- layers
- insulating layer
- type
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 239000004065 semiconductor Substances 0.000 title claims abstract description 22
- 230000005669 field effect Effects 0.000 title claims description 17
- 238000004519 manufacturing process Methods 0.000 title claims description 10
- 239000000758 substrate Substances 0.000 claims abstract description 16
- 238000005530 etching Methods 0.000 claims abstract description 8
- 238000000034 method Methods 0.000 claims description 10
- 239000012535 impurity Substances 0.000 claims description 9
- 238000001459 lithography Methods 0.000 abstract description 15
- 229910021420 polycrystalline silicon Inorganic materials 0.000 abstract description 15
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 abstract description 11
- 229910052681 coesite Inorganic materials 0.000 abstract description 8
- 229910052906 cristobalite Inorganic materials 0.000 abstract description 8
- 229910052682 stishovite Inorganic materials 0.000 abstract description 8
- 229910052905 tridymite Inorganic materials 0.000 abstract description 8
- ZOXJGFHDIHLPTG-UHFFFAOYSA-N Boron Chemical compound [B] ZOXJGFHDIHLPTG-UHFFFAOYSA-N 0.000 abstract description 3
- 229910052796 boron Inorganic materials 0.000 abstract description 3
- 238000009413 insulation Methods 0.000 abstract description 3
- 239000000377 silicon dioxide Substances 0.000 abstract 3
- 235000012239 silicon dioxide Nutrition 0.000 abstract 3
- 238000002513 implantation Methods 0.000 abstract 1
- 230000015556 catabolic process Effects 0.000 description 3
- 238000005468 ion implantation Methods 0.000 description 3
- 238000001020 plasma etching Methods 0.000 description 3
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 2
- 238000000137 annealing Methods 0.000 description 2
- 238000005229 chemical vapour deposition Methods 0.000 description 2
- 230000000694 effects Effects 0.000 description 2
- 238000000059 patterning Methods 0.000 description 2
- 229910052710 silicon Inorganic materials 0.000 description 2
- 239000010703 silicon Substances 0.000 description 2
- OAICVXFJPJFONN-UHFFFAOYSA-N Phosphorus Chemical compound [P] OAICVXFJPJFONN-UHFFFAOYSA-N 0.000 description 1
- 238000010586 diagram Methods 0.000 description 1
- 230000005684 electric field Effects 0.000 description 1
- 230000008020 evaporation Effects 0.000 description 1
- 238000001704 evaporation Methods 0.000 description 1
- 229910052698 phosphorus Inorganic materials 0.000 description 1
- 239000011574 phosphorus Substances 0.000 description 1
- 238000007740 vapor deposition Methods 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/80—Field effect transistors with field effect produced by a PN or other rectifying junction gate, i.e. potential-jump barrier
- H01L29/808—Field effect transistors with field effect produced by a PN or other rectifying junction gate, i.e. potential-jump barrier with a PN junction gate, e.g. PN homojunction gate
Landscapes
- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Physics & Mathematics (AREA)
- Ceramic Engineering (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Drying Of Semiconductors (AREA)
- Junction Field-Effect Transistors (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
産業上の利用分野
本発明は、接合型電界効果型半導体装置の製法に関する
。
。
背景技術とその問題点
接合型電界効果トランジスタ（Ｊ−ＰＥＴ ）は入力イ
ンピーダンスが高く、低雑音である等の特徴を有してい
るために、例えば高性能ヘット・アンプとして広く用い
られている。接合型電界効果トランジスタの性能は、一
般にＧｍ／Ｃ１５ｓ （Ｇｍ ：相互コンダクタンス、
Ｃ１５ｓ ：入力容量）で表わされるが、Ｃｉｓｓは
増幅回路系の容量との関係により決定される為、接合型
電界効果トランジスタの性能を良くするにはＣｉｓｓを
一定として、Ｇｍを高くする必要がある。従って横方向
の寸法すなわちゲート長及びピッチ長（ソース端からド
レイン端までの長さ）を短縮してＧｍを商くし、寸法短
縮により減少した容量分だけゲート幅を長くし、Ｇｍ／
Ｃ１５ｓを増加させるのが、接合型電界効果トランジス
タの性能を良くするための１つの方法となっている。そ
の他に接合型電界効果トランジスタの性能を表わすもの
として、入力換算雑音電圧ｅｎ、ピンチオフ領域でのイ
オン化電流、耐圧等があり、これらも重要である。従っ
て接合型電界効果トランジスタの高性能化を追求する場
合、これらの特性を損なわない様に注意する必要がある
。この他、Ｃｉｓｓを小さくする方法として、基板ゲー
トの不純物濃度を下げる方法があるが、その事により空
乏層幅が広くなるために、ｅｆｉのｌ／ｆ成分が増加し
てしまう。それにつれ、イオン化電流も増加してしまう
。従って、これらの値は、おのずから最適値というもの
が存在する。このような理由で横方向の寸法は現有する
りソグラフィの限界近くを用い微細加工を行っている。
ンピーダンスが高く、低雑音である等の特徴を有してい
るために、例えば高性能ヘット・アンプとして広く用い
られている。接合型電界効果トランジスタの性能は、一
般にＧｍ／Ｃ１５ｓ （Ｇｍ ：相互コンダクタンス、
Ｃ１５ｓ ：入力容量）で表わされるが、Ｃｉｓｓは
増幅回路系の容量との関係により決定される為、接合型
電界効果トランジスタの性能を良くするにはＣｉｓｓを
一定として、Ｇｍを高くする必要がある。従って横方向
の寸法すなわちゲート長及びピッチ長（ソース端からド
レイン端までの長さ）を短縮してＧｍを商くし、寸法短
縮により減少した容量分だけゲート幅を長くし、Ｇｍ／
Ｃ１５ｓを増加させるのが、接合型電界効果トランジス
タの性能を良くするための１つの方法となっている。そ
の他に接合型電界効果トランジスタの性能を表わすもの
として、入力換算雑音電圧ｅｎ、ピンチオフ領域でのイ
オン化電流、耐圧等があり、これらも重要である。従っ
て接合型電界効果トランジスタの高性能化を追求する場
合、これらの特性を損なわない様に注意する必要がある
。この他、Ｃｉｓｓを小さくする方法として、基板ゲー
トの不純物濃度を下げる方法があるが、その事により空
乏層幅が広くなるために、ｅｆｉのｌ／ｆ成分が増加し
てしまう。それにつれ、イオン化電流も増加してしまう
。従って、これらの値は、おのずから最適値というもの
が存在する。このような理由で横方向の寸法は現有する
りソグラフィの限界近くを用い微細加工を行っている。
従って、この様なきびしい条件下で、如何に安定にデバ
イスを作るか、また同じ寸法でより高性能なデバイスを
作るための工夫が重要となってくる。
イスを作るか、また同じ寸法でより高性能なデバイスを
作るための工夫が重要となってくる。
発明の目的
本発明は、上述の点に鑑み、特にゲート長をリソグラフ
ィの限界以下となして、より高性能化を図った接合型電
界効果型半導体装置の製法を提供するものである。
ィの限界以下となして、より高性能化を図った接合型電
界効果型半導体装置の製法を提供するものである。
発明の概要
本発明は、半導体基体上に所定の間隔を置いて凸部を形
成し、この凸部を含む基体上の全面に絶縁層を形成し、
異方性エツチングによって凸部の側壁部に絶縁層を残し
て他部絶縁層を除去し、側壁部に形成された絶縁層間の
基体に所定の不純物を導入して接合型電界効果型半導体
装置を製造する。
成し、この凸部を含む基体上の全面に絶縁層を形成し、
異方性エツチングによって凸部の側壁部に絶縁層を残し
て他部絶縁層を除去し、側壁部に形成された絶縁層間の
基体に所定の不純物を導入して接合型電界効果型半導体
装置を製造する。
この製法によれば、リソグラフィの限界以）のゲート長
が得られ、より高性能の接合型電界効果型半導体装置が
得られる。
が得られ、より高性能の接合型電界効果型半導体装置が
得られる。
実施例
以下図面を参照して本発明の詳細な説明する。
第１図は本発明の一実施例である。本例においては、先
ず第１図Ａに不すように第１導電形例えばＰ形のシリコ
ン半導体基板（１）上に例えばエピタキシャル気相成長
法によって第２導電形即ちＮ形のシリコン半導体層（２
）を形成してなる半導体基体（３）を用意し、この基体
（３）の−主面上に多結晶シリコン層（４）をＣＶＤ
（化学気相成長）法にて被着形成する。そして、この多
結晶シリコン層（４）にＮ形不純物例えばリンをイオン
注入して多結晶シリコン層（４）を為不純物濃度層とす
る。この多結晶シリコン層（４）は爾後ソース、ドレイ
ンのコンタクト用領域若しくはソース電極及びドレイン
電極の一部として使用されるものである。
ず第１図Ａに不すように第１導電形例えばＰ形のシリコ
ン半導体基板（１）上に例えばエピタキシャル気相成長
法によって第２導電形即ちＮ形のシリコン半導体層（２
）を形成してなる半導体基体（３）を用意し、この基体
（３）の−主面上に多結晶シリコン層（４）をＣＶＤ
（化学気相成長）法にて被着形成する。そして、この多
結晶シリコン層（４）にＮ形不純物例えばリンをイオン
注入して多結晶シリコン層（４）を為不純物濃度層とす
る。この多結晶シリコン層（４）は爾後ソース、ドレイ
ンのコンタクト用領域若しくはソース電極及びドレイン
電極の一部として使用されるものである。
次に第１図Ｂに不ずように多結晶シリコン層（４）の表
面にＳ ｉ０２層（５）をＣＶＤ法にて被着形成する。
面にＳ ｉ０２層（５）をＣＶＤ法にて被着形成する。
次に第１図Ｃに示すようにリソグラフィ技術でレジスト
層（図示せず）を形成し、これをマスクに例えば反応性
イオンエツチング等によって、Ｓ ｉ０２層（５）及び
多結晶シリコン層（４）を所定パターンに選択エツチン
グする。即ち開口部（７Ｃ）及び（７Ｇ）とこの開口部
（７Ｇ）を挾む１対の凸部即ち独立した多結晶シリコン
層（４Ｓ）及び（４Ｄ）を形成する。この場合、凸部及
び開口部の幅はりソグラフィの限界寸法とすることがで
きる。このＮ＋形の多結晶シリコン１ｍ（４Ｓ）及び（
４Ｄ）が夫々ソース及びドレインのコンタクト用領域、
若しくは電極の一部となるものである。
層（図示せず）を形成し、これをマスクに例えば反応性
イオンエツチング等によって、Ｓ ｉ０２層（５）及び
多結晶シリコン層（４）を所定パターンに選択エツチン
グする。即ち開口部（７Ｃ）及び（７Ｇ）とこの開口部
（７Ｇ）を挾む１対の凸部即ち独立した多結晶シリコン
層（４Ｓ）及び（４Ｄ）を形成する。この場合、凸部及
び開口部の幅はりソグラフィの限界寸法とすることがで
きる。このＮ＋形の多結晶シリコン１ｍ（４Ｓ）及び（
４Ｄ）が夫々ソース及びドレインのコンタクト用領域、
若しくは電極の一部となるものである。
次に、第１図りに示すように全面に絶縁層例えばＳ ｉ
０２層（６）をＣＶＤ法にて被着形成する。
０２層（６）をＣＶＤ法にて被着形成する。
次に、第１図Ｅに示すように例えば反応性イオンエツチ
ング等の異方性エツチング手段により５ｔ０２層（６）
を全面エツチングする。この全面エツチングにより開口
部（７Ｃ） 、（７Ｇ）の側壁部にのみ図示の如き形状
（即ち基板側で幅広となる形状）の絶縁層（６）が残り
、他部のＳ ｉ ０２ Ｗ４ （６１は除去される。
ング等の異方性エツチング手段により５ｔ０２層（６）
を全面エツチングする。この全面エツチングにより開口
部（７Ｃ） 、（７Ｇ）の側壁部にのみ図示の如き形状
（即ち基板側で幅広となる形状）の絶縁層（６）が残り
、他部のＳ ｉ ０２ Ｗ４ （６１は除去される。
次に、第１図Ｆに示すように側壁絶縁層（６）間の開口
部（７Ｇ）及び（７Ｃ）を通してＰ形不純物例えばボロ
ン（Ｂ）をイオン注入してＮ形半導体層（２）にＰ形の
ゲート領域（８）及びチャンネルストップ領域（９）を
形成する。
部（７Ｇ）及び（７Ｃ）を通してＰ形不純物例えばボロ
ン（Ｂ）をイオン注入してＮ形半導体層（２）にＰ形の
ゲート領域（８）及びチャンネルストップ領域（９）を
形成する。
次に、第１図Ｇに不ずように全面に５ｉＣｈ層ＱｌをＣ
ＶＤ法にて被着形成する。その後アニール処理してイオ
ン注入層の活性化等を行う。
ＶＤ法にて被着形成する。その後アニール処理してイオ
ン注入層の活性化等を行う。
次に、Ｎ＋形の多結晶シリコン層（４Ｓ）及び（４Ｄ）
上の５ｔ（ｈｌ柵（１０１に窓孔を形成し、＾ｌ蒸着し
て後バターニングして＾ｌのソース電極（１ｉＳ ）及
びドレイン電極（１１０）を形成して目的の接合型電界
効果トランジスタ（１２）を得る。
上の５ｔ（ｈｌ柵（１０１に窓孔を形成し、＾ｌ蒸着し
て後バターニングして＾ｌのソース電極（１ｉＳ ）及
びドレイン電極（１１０）を形成して目的の接合型電界
効果トランジスタ（１２）を得る。
この製法によれば、独立の多結晶シリコン層（４Ｓ）及
び（４Ｄ）、開口部（７Ｃ）及び（７Ｇ）の谷幅がリソ
グラフィの限界で形成され、さらにその開口部（７Ｃ）
及び（７Ｇ）の側壁部にのみ絶縁層（６）が形成される
ことによっ”ζ、ゲートのイオン注入時の実質的な開口
部（７Ｇ）の幅が狭くなる。従ってこの狭い開口部（７
Ｇ）からのイオン注入によって形成されるゲート領域（
８）のゲート長しはりソグラフィの限界以下となる。同
時に凸部の多結晶シリコン層（４Ｓ）及び（４Ｄ）が夫
々ソース及びドレインのコンタクト用領域若しくはソー
ス電極及びドレイン電極の一部となることによって、実
質的なピンチ長！もより縮小される。従ってより高性能
の接合型電界効果トランジスタが得られる。また、製造
工程も簡略化される。
び（４Ｄ）、開口部（７Ｃ）及び（７Ｇ）の谷幅がリソ
グラフィの限界で形成され、さらにその開口部（７Ｃ）
及び（７Ｇ）の側壁部にのみ絶縁層（６）が形成される
ことによっ”ζ、ゲートのイオン注入時の実質的な開口
部（７Ｇ）の幅が狭くなる。従ってこの狭い開口部（７
Ｇ）からのイオン注入によって形成されるゲート領域（
８）のゲート長しはりソグラフィの限界以下となる。同
時に凸部の多結晶シリコン層（４Ｓ）及び（４Ｄ）が夫
々ソース及びドレインのコンタクト用領域若しくはソー
ス電極及びドレイン電極の一部となることによって、実
質的なピンチ長！もより縮小される。従ってより高性能
の接合型電界効果トランジスタが得られる。また、製造
工程も簡略化される。
第２図は本発明の他の実施例である。本例では、第２図
Ａに示すようにＰ形半導体基板＋１１及びＮ形半導体層
（２）からなる半導体基体（３）上に第１の絶縁層例え
ば５ｉ０２層（２１）を形成し、リソグラフィ技術を用
いて所定パターンのレジスト層（図示せず）を形成し、
これをマスクにＳ ｉ０２層（２１）を選択エツチング
し、ソース、ゲート及びドレインに対応する部分に開口
部（２２Ｓ ） 、（２２Ｇ ）および（２２０）を形
成する。この場合、開口部（２２Ｓ ） 、（２２Ｇ
） 。
Ａに示すようにＰ形半導体基板＋１１及びＮ形半導体層
（２）からなる半導体基体（３）上に第１の絶縁層例え
ば５ｉ０２層（２１）を形成し、リソグラフィ技術を用
いて所定パターンのレジスト層（図示せず）を形成し、
これをマスクにＳ ｉ０２層（２１）を選択エツチング
し、ソース、ゲート及びドレインに対応する部分に開口
部（２２Ｓ ） 、（２２Ｇ ）および（２２０）を形
成する。この場合、開口部（２２Ｓ ） 、（２２Ｇ
） 。
（２２Ｄ）及びその間の凸部を構成する５ｉ０２層（２
１）の幅はりソグラフィの限界寸法とすることができる
。
１）の幅はりソグラフィの限界寸法とすることができる
。
次に第２図Ｂにボずように全面に第２の絶縁層例えばＳ
ｉ０２層（２３）をＣＶＤ法にて被着形成する。
ｉ０２層（２３）をＣＶＤ法にて被着形成する。
次に第２図Ｃに不すように反応性イオンエツチング等の
異方性エツチングによりＳ ｉ０２ Ｆ１ａ （２３）
を全面エツチングする。このとき第１の８１０２層（２
１）の開口部（２２Ｓ ） 、（２２Ｇ ）及び（２２
Ｄ ）の側壁部のみに第２のＳ １０２Ｎ （２３）が
残り、その開口部（２２Ｓ） 、（２２Ｇ）及び（２２
Ｄ）の幅がさらに狭くなる。
異方性エツチングによりＳ ｉ０２ Ｆ１ａ （２３）
を全面エツチングする。このとき第１の８１０２層（２
１）の開口部（２２Ｓ ） 、（２２Ｇ ）及び（２２
Ｄ ）の側壁部のみに第２のＳ １０２Ｎ （２３）が
残り、その開口部（２２Ｓ） 、（２２Ｇ）及び（２２
Ｄ）の幅がさらに狭くなる。
この後、第２図り及びＥに不ずように開口部（２２Ｓ
）及び（２２Ｄ）を覆うようにレジスト層（２４）を被
着し、開口部（２２Ｇ）を通じてＰ形不純物例えばボロ
ン（Ｂ）をイオン注入してゲート領域（８）を形成し、
引き続いて、開口部（２２Ｇ）をレジスト層（２４）で
被覆し、開口部（２２Ｓ ）及び（２２Ｄ）を通じてＮ
形不純物例えばリン（Ｐ）をイオン注入してソース及び
ドレイン即ち電極取出し用の高不純物濃度領域（２５５
）及び（２５Ｄ）を形成する。
）及び（２２Ｄ）を覆うようにレジスト層（２４）を被
着し、開口部（２２Ｇ）を通じてＰ形不純物例えばボロ
ン（Ｂ）をイオン注入してゲート領域（８）を形成し、
引き続いて、開口部（２２Ｇ）をレジスト層（２４）で
被覆し、開口部（２２Ｓ ）及び（２２Ｄ）を通じてＮ
形不純物例えばリン（Ｐ）をイオン注入してソース及び
ドレイン即ち電極取出し用の高不純物濃度領域（２５５
）及び（２５Ｄ）を形成する。
次に第２図Ｆ及びＧに不すようにレジスト層（２４）を
除去し、各開口部（２２Ｓ ） 、（２２Ｇ ）及び（
２２Ｄ）に臨むＳｉ基体表面に厚さ３００人程度の薄い
Ｓ １０２１１１！（２６）を被着して後、全面に５ｉ
ａＮ＋膜（２７）及びフィールド酸化層となる５ｔ０２
層（２８）をＣＶＤ法にて被着形成する。そしてアニー
ル処理してイオン注入層の活性化等を行う。しかる後レ
ジスト層（２４）をマスクに開口部（２２Ｓ）及び（２
２０）に対応する部分の５ｔ０２層（２８） 、５ｉａ
Ｎ＋１１１！（２７）を順次に選択エツチングし、更に
軽いエツチングで薄い５ｉ０２膜を除去し、ソース及び
ドレインの電極取出し用の開口部（２２Ｓ） 、（２２
Ｄ）をあける。
除去し、各開口部（２２Ｓ ） 、（２２Ｇ ）及び（
２２Ｄ）に臨むＳｉ基体表面に厚さ３００人程度の薄い
Ｓ １０２１１１！（２６）を被着して後、全面に５ｉ
ａＮ＋膜（２７）及びフィールド酸化層となる５ｔ０２
層（２８）をＣＶＤ法にて被着形成する。そしてアニー
ル処理してイオン注入層の活性化等を行う。しかる後レ
ジスト層（２４）をマスクに開口部（２２Ｓ）及び（２
２０）に対応する部分の５ｔ０２層（２８） 、５ｉａ
Ｎ＋１１１！（２７）を順次に選択エツチングし、更に
軽いエツチングで薄い５ｉ０２膜を除去し、ソース及び
ドレインの電極取出し用の開口部（２２Ｓ） 、（２２
Ｄ）をあける。
然る後、多結晶シリコン膜（２９）の被着及びＡＩ蒸着
を行い、バターニングしてソース電極（１１Ｓ）及びド
レイン電極（１１０）を形成して第２図Ｈに示す目的の
接合型電界効果トランジスタ（３２）を得る。
を行い、バターニングしてソース電極（１１Ｓ）及びド
レイン電極（１１０）を形成して第２図Ｈに示す目的の
接合型電界効果トランジスタ（３２）を得る。
この製法によれば、第１の絶縁層（２１）のゲート開口
部（２２Ｇ）はりソグラフィの限界寸法で得られ、さら
にその開口部（２２Ｇ ）の側壁部に第２の絶縁層（２
３）が形成されることによっ°ζ、ゲートのイオン注入
時の実質的な開口部（２２Ｇ）の幅はさらに小さくなり
、これを通じてゲート領域（８）が形成される。従って
、上剥と同様にリソグラフィの限界以下の短かいゲート
長が得られ、より烏性能な接合型電界効果トランジスタ
が得られる。
部（２２Ｇ）はりソグラフィの限界寸法で得られ、さら
にその開口部（２２Ｇ ）の側壁部に第２の絶縁層（２
３）が形成されることによっ°ζ、ゲートのイオン注入
時の実質的な開口部（２２Ｇ）の幅はさらに小さくなり
、これを通じてゲート領域（８）が形成される。従って
、上剥と同様にリソグラフィの限界以下の短かいゲート
長が得られ、より烏性能な接合型電界効果トランジスタ
が得られる。
また、第１の絶縁層（２１）においてソース、ドレイン
及びゲートの開口部（２２Ｓ ） 、（２２Ｄ ）及び
（２２Ｇ）が一括して同時形成されるため、ソース・ゲ
ート間の距離及びゲート・ドレイン間の距離がバラツキ
なく正確に得られ、ソース・ゲート間耐圧、ゲート・ド
レイン間耐圧も向上する。また信頼性も向」二する。さ
らに、側壁部のＳ ｉ０２層（２３）ニよりフィールド
酸化層となル５ｉ０２Ｊｔｉｔ （２１）の段差にテー
パが付すので、さらにフィールド酸化層の層厚を厚くし
てもＡＩのソース及びドレイン電極（３１３） 、（３
１０）の段切れを防ぐことができ、入力容量Ｃ３ｓｓを
小さくできる。
及びゲートの開口部（２２Ｓ ） 、（２２Ｄ ）及び
（２２Ｇ）が一括して同時形成されるため、ソース・ゲ
ート間の距離及びゲート・ドレイン間の距離がバラツキ
なく正確に得られ、ソース・ゲート間耐圧、ゲート・ド
レイン間耐圧も向上する。また信頼性も向」二する。さ
らに、側壁部のＳ ｉ０２層（２３）ニよりフィールド
酸化層となル５ｉ０２Ｊｔｉｔ （２１）の段差にテー
パが付すので、さらにフィールド酸化層の層厚を厚くし
てもＡＩのソース及びドレイン電極（３１３） 、（３
１０）の段切れを防ぐことができ、入力容量Ｃ３ｓｓを
小さくできる。
発明の効果
本発明によれば、半導体基体上に所定間隔を置いて１対
の凸部を形成し、全面に絶縁層を形成して後、異方性エ
ツチングによって凸部の側壁部のみに絶縁層が残るよう
にしている。従って凸部をリソグラフィ技術の限界寸法
で作れば、両凸部の側壁部に形成された絶縁層間の開口
部幅はりソグラフィの限界以下の寸法となる。そして、
この開口部を通して不純物を導入しゲート領域を形成す
るので、リソグラフィの限界以トの短かいゲート長が得
られ、より高性能の接合型電界効果型半導体装置が得ら
れる。
の凸部を形成し、全面に絶縁層を形成して後、異方性エ
ツチングによって凸部の側壁部のみに絶縁層が残るよう
にしている。従って凸部をリソグラフィ技術の限界寸法
で作れば、両凸部の側壁部に形成された絶縁層間の開口
部幅はりソグラフィの限界以下の寸法となる。そして、
この開口部を通して不純物を導入しゲート領域を形成す
るので、リソグラフィの限界以トの短かいゲート長が得
られ、より高性能の接合型電界効果型半導体装置が得ら
れる。
第１図Ａ−Ｈは本発明による接合型電界効果型半導体装
置の製法の一実施例を示す工程順の断面図、第２図Ａ−
Ｈは本発明の他の実施例を不ず工程順の断面図である。 （３）は半導体基体、（４）は多結晶シリコン層、（５
）は５ｉ０２層、（７Ｃ） （７Ｇ＞ （２２Ｓ ）
（２２Ｇ ＞ （２２Ｄ ）は開口部、＋６） ＜２３
）は５ｉ０２層、（８）はゲート領域、である。 第１
置の製法の一実施例を示す工程順の断面図、第２図Ａ−
Ｈは本発明の他の実施例を不ず工程順の断面図である。 （３）は半導体基体、（４）は多結晶シリコン層、（５
）は５ｉ０２層、（７Ｃ） （７Ｇ＞ （２２Ｓ ）
（２２Ｇ ＞ （２２Ｄ ）は開口部、＋６） ＜２３
）は５ｉ０２層、（８）はゲート領域、である。 第１
Claims (1)
- 半導体基体上に所定の間隔を置いて凸部を形成する工程
、上記凸部を含む上記基体上の全面に絶縁層を形成する
工程、異方性エツチングによって上記凸部の側壁部に上
記絶縁層を残して他部絶縁層を除去する工程及び上記側
壁部に形成された絶縁層間の上記半導体基体に所定の不
純物を導入する工程を有する接合型電界効果型半導体装
置の製法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10996284A JPS60254668A (ja) | 1984-05-30 | 1984-05-30 | 接合型電界効果型半導体装置の製法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10996284A JPS60254668A (ja) | 1984-05-30 | 1984-05-30 | 接合型電界効果型半導体装置の製法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS60254668A true JPS60254668A (ja) | 1985-12-16 |
Family
ID=14523556
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP10996284A Pending JPS60254668A (ja) | 1984-05-30 | 1984-05-30 | 接合型電界効果型半導体装置の製法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS60254668A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH01194366A (ja) * | 1988-01-28 | 1989-08-04 | Nec Corp | 接合型電界効果トランジスタの製造方法 |
-
1984
- 1984-05-30 JP JP10996284A patent/JPS60254668A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH01194366A (ja) * | 1988-01-28 | 1989-08-04 | Nec Corp | 接合型電界効果トランジスタの製造方法 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US6821858B2 (en) | Semiconductor devices and methods for manufacturing the same | |
| US7176071B2 (en) | Semiconductor device and fabrication method with etch stop film below active layer | |
| KR20020003028A (ko) | 절연층상의 실리콘 금속 산화물 전계 효과 트랜지스터의제조 방법 | |
| JPH08186260A (ja) | Ｍｏｓトランジスタの製造方法 | |
| JPS60254668A (ja) | 接合型電界効果型半導体装置の製法 | |
| KR0170515B1 (ko) | Gold구조를 갖는 반도체장치 및 그의 제조방법 | |
| JPS60145664A (ja) | 半導体装置の製造方法 | |
| JPH05243264A (ja) | トランジスタの製造方法 | |
| KR0141197B1 (ko) | 반도체소자 콘택 형성방법 | |
| US6170815B1 (en) | Method of fabricating a thin film transistor including forming a trench and forming a gate electrode on one side of the interior of the trench | |
| JPS62285468A (ja) | Ｌｄｄ電界効果トランジスタの製造方法 | |
| US6580088B2 (en) | Semiconductor devices and methods for manufacturing the same | |
| JPH03109739A (ja) | 薄膜半導体装置の製法 | |
| JPS60216580A (ja) | 半導体装置の製造方法 | |
| KR100368971B1 (ko) | 에스오아이 소자의 게이트 및 그 제조방법 | |
| KR0141780B1 (ko) | 반도체소자 제조방법 | |
| JPH0330336A (ja) | Ｌｄｄ構造を備えた半導体装置の製造方法 | |
| KR100588777B1 (ko) | 반도체 소자 및 그 제조방법 | |
| JPS6229165A (ja) | 縦形半導体装置の製造方法 | |
| JP3272529B2 (ja) | リセスゲートの形成方法 | |
| JP3597458B2 (ja) | 半導体装置の製造方法 | |
| JP3254468B2 (ja) | 電界効果トランジスタおよびその製造方法 | |
| JPH06204241A (ja) | 電界効果トランジスタ及びその製造方法 | |
| JP3127483B2 (ja) | 半導体装置の製造方法 | |
| JPH0529624A (ja) | 薄膜トランジスタ及びその製造方法 |