JPS61270872A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JPS61270872A JPS61270872A JP11258685A JP11258685A JPS61270872A JP S61270872 A JPS61270872 A JP S61270872A JP 11258685 A JP11258685 A JP 11258685A JP 11258685 A JP11258685 A JP 11258685A JP S61270872 A JPS61270872 A JP S61270872A
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- 238000004519 manufacturing process Methods 0.000 title claims description 18
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Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/80—Field effect transistors with field effect produced by a PN or other rectifying junction gate, i.e. potential-jump barrier
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
産業上の利用分野
本発明は半導体装置の製造方法に関するものである。
従来の技術
集積回路の高密度集積と高速化は重要な課題である。こ
れには微細加工技術が必要である。しかも、その基本と
なるフォトリソグラフィ技術において、光露光において
は約０．８μｍ、電子ビーム露光においても０．２μｍ
が現在の限界である。
れには微細加工技術が必要である。しかも、その基本と
なるフォトリソグラフィ技術において、光露光において
は約０．８μｍ、電子ビーム露光においても０．２μｍ
が現在の限界である。
また、半導体装置の製造方法に関しては従来数多くの提
案がなされている。しかし、段差側面に加工をほどこし
、段差側面を利用することはなされていない。なお、第
４図（ａ）に示すように段差のある半導体基板２１にＣ
ＶＤ−８ｉ ０２２２とプラズマ５ＩＮ２３の絶縁膜を
形成し、第４図（ｂ）のように異方性ドライエツチング
により側面の絶縁膜を残し、下面の絶縁膜をエツチング
することにより、側面を保護するという製造方法はすで
に提案されているが、この方法は段差側面に加工をほど
こすというものではない。
案がなされている。しかし、段差側面に加工をほどこし
、段差側面を利用することはなされていない。なお、第
４図（ａ）に示すように段差のある半導体基板２１にＣ
ＶＤ−８ｉ ０２２２とプラズマ５ＩＮ２３の絶縁膜を
形成し、第４図（ｂ）のように異方性ドライエツチング
により側面の絶縁膜を残し、下面の絶縁膜をエツチング
することにより、側面を保護するという製造方法はすで
に提案されているが、この方法は段差側面に加工をほど
こすというものではない。
発明が解決しようとする問題点
半導体装置の集積化と高性能化において、微細加工技術
さらに段差側面への加工技術は重要な技術である。現在
の微細加工技術の限界は、光露光法では０．８μｍ１電
子ビーム露光でも０．２μｌが限界であった。
さらに段差側面への加工技術は重要な技術である。現在
の微細加工技術の限界は、光露光法では０．８μｍ１電
子ビーム露光でも０．２μｌが限界であった。
本発明はかかる点に鑑みてなされたもので、微材加工が
でき、かつ、高集積化が可能な半導体装置の製造方法を
提供することを目的としている。
でき、かつ、高集積化が可能な半導体装置の製造方法を
提供することを目的としている。
問題点を解決するための手段
本発明の半導体装置の製造方法は、表面に段差を有する
半導体基板の上部表面と下部表面にのみ第１の絶縁膜を
形成し、次に前記上部表面と下部表面に形成された第１
の絶縁膜上および前記半導体基板の段差側面に第２の絶
縁膜を形成し、第２の絶縁膜上に第３の絶縁膜を形成し
、次に側面の絶縁膜を残し、少なくとも下面の第３の絶
縁膜を除去し、次に側面の第２の絶縁膜の一部をエツチ
ング除去して側面に窓を形成し、この後、前記窓部を通
して前記半導体にゲート処理を施して前記段差側面に素
子を形成することを特徴とする。
半導体基板の上部表面と下部表面にのみ第１の絶縁膜を
形成し、次に前記上部表面と下部表面に形成された第１
の絶縁膜上および前記半導体基板の段差側面に第２の絶
縁膜を形成し、第２の絶縁膜上に第３の絶縁膜を形成し
、次に側面の絶縁膜を残し、少なくとも下面の第３の絶
縁膜を除去し、次に側面の第２の絶縁膜の一部をエツチ
ング除去して側面に窓を形成し、この後、前記窓部を通
して前記半導体にゲート処理を施して前記段差側面に素
子を形成することを特徴とする。
作用
この構成によると、第１の絶縁膜の膜厚により、窓部の
下面からの位置を決定でき、第２の絶縁膜の膜厚により
、窓部の幅を決定できる。このように窓部の位置も幅も
、絶縁膜の膜厚により決定できる。絶縁膜の膜厚は、オ
ングストロームオーダーの加工制御が可能であり、０．
０１μｌ以下の微細化も可能である。このような微細加
工技術により、半導体装置の高性能化が可能である。ま
た、段差部に素子を形成することで、高集積化モ可能と
なる。
下面からの位置を決定でき、第２の絶縁膜の膜厚により
、窓部の幅を決定できる。このように窓部の位置も幅も
、絶縁膜の膜厚により決定できる。絶縁膜の膜厚は、オ
ングストロームオーダーの加工制御が可能であり、０．
０１μｌ以下の微細化も可能である。このような微細加
工技術により、半導体装置の高性能化が可能である。ま
た、段差部に素子を形成することで、高集積化モ可能と
なる。
実施例
第１図（ａ）”（ｅ）は第１の実施例を示し、ｒｎｐ系
半導体を用いた接合型電界効果トランジスタに本発明の
製造方法を用いたものである。１は半絶縁性ｒｎ ｐｓ
板、２はｎ型Ｉｉｐ層、３はスパッタＳｉＮ、４はＣＶ
Ｄ５ ｉ ０２．５はプラズマｓｔＮ、ｅはＺｎ拡散し
たＰ型頭域、７はゲート電極、８はソース電極、９はド
レイン電極である。
半導体を用いた接合型電界効果トランジスタに本発明の
製造方法を用いたものである。１は半絶縁性ｒｎ ｐｓ
板、２はｎ型Ｉｉｐ層、３はスパッタＳｉＮ、４はＣＶ
Ｄ５ ｉ ０２．５はプラズマｓｔＮ、ｅはＺｎ拡散し
たＰ型頭域、７はゲート電極、８はソース電極、９はド
レイン電極である。
先ず、第１図（ａ）に示すように、半絶縁性ＩｎＰ基板
１に垂直段差を形成した後、ｎ型（ｎ８層２を形成する
。さらに、スパッタ５ＩＮ３を形成する。スパッタ５Ｉ
Ｎ３は、この時、段差側面にはほとんど形成されない。
１に垂直段差を形成した後、ｎ型（ｎ８層２を形成する
。さらに、スパッタ５ＩＮ３を形成する。スパッタ５Ｉ
Ｎ３は、この時、段差側面にはほとんど形成されない。
次にＣＶ’Ｄ−８ｉ０２４を形成する。さらに、プラズ
マ５ｉＮ５を形成スル。ＣＶＤ−８ｉ ０２４．７７ス
’７Ｓ ｉ Ｎ５ともに段差側面にも形成される。
マ５ｉＮ５を形成スル。ＣＶＤ−８ｉ ０２４．７７ス
’７Ｓ ｉ Ｎ５ともに段差側面にも形成される。
次に第１図（ｂ）に示すように、異方性ドライエツチン
グによりプラズマ５ｉＮ５をエツチングする。ただし、
異方性エツチングなので、上面と下面はエツチングされ
るが、側面のプラズマ５ｉＮ５は残される。
グによりプラズマ５ｉＮ５をエツチングする。ただし、
異方性エツチングなので、上面と下面はエツチングされ
るが、側面のプラズマ５ｉＮ５は残される。
次に第１図（Ｃ）に示すように、側面のプラズマ５ＩＮ
５をマスクとしてフッ酸系エツチング液によりＣＶＤ−
８１０２４をエツチングする。こ。
５をマスクとしてフッ酸系エツチング液によりＣＶＤ−
８１０２４をエツチングする。こ。
の時、スパッタＳｉＮ３プラズマ５ＩＮ５はほとんどエ
ツチングされない。つまり、ここではＣＶＤ−８１０２
はスパッタＳｉＮ３およびプラズマ５ｉＮ５よりもフッ
酸系エツチング液によりエツチング速度が大きい。これ
により、段差側面にｎ型Ｉ’ｎＰ層２まで達する窓１０
が形成される。この窓１０の位置は、スパッタ５ＩＮ３
の膜厚により決定され、段差下面からスパッタ５ＩＮ３
の膜厚弁だけ上に形成される。また、′Ｎ１０の大きさ
はＣＶＤ−８＋ Ｎ４の膜厚で決定される。これらの絶
縁膜の膜厚はオングストロームのオーダーで制御でき、
また０、０１μｍ以下の微細化も可能である。
ツチングされない。つまり、ここではＣＶＤ−８１０２
はスパッタＳｉＮ３およびプラズマ５ｉＮ５よりもフッ
酸系エツチング液によりエツチング速度が大きい。これ
により、段差側面にｎ型Ｉ’ｎＰ層２まで達する窓１０
が形成される。この窓１０の位置は、スパッタ５ＩＮ３
の膜厚により決定され、段差下面からスパッタ５ＩＮ３
の膜厚弁だけ上に形成される。また、′Ｎ１０の大きさ
はＣＶＤ−８＋ Ｎ４の膜厚で決定される。これらの絶
縁膜の膜厚はオングストロームのオーダーで制御でき、
また０、０１μｍ以下の微細化も可能である。
次に第１図（ｄ）に示すように、窓１０を通してＺｎの
Ｐ型拡散を行ない、ｎ型Ｉｎ Ｐ２の一部にＰ型頭域６
を形成する。さらに、第１図（ｅ）に示すように、ゲー
ト、ソース、ドレインの電極７８．９を形成する。
Ｐ型拡散を行ない、ｎ型Ｉｎ Ｐ２の一部にＰ型頭域６
を形成する。さらに、第１図（ｅ）に示すように、ゲー
ト、ソース、ドレインの電極７８．９を形成する。
この製造方法によれば、接合型電界効果トランジスタの
ゲート長をＣＶＤ−８ｉ ０２４の膜厚で制御できる。
ゲート長をＣＶＤ−８ｉ ０２４の膜厚で制御できる。
第２図は第２の実施例を示し４、本発明をＭＥＳＦＥＴ
に用いた場合である。これは第１図＜ａ）〜（Ｃ）を実
施した侵、ななめ蒸着法を用いて段差側面の窓１０にゲ
ート金属１１を蒸着する。その後、ソース電極８、ドレ
イン電極９を形成する。この実施例の製造方法によれば
、ＭＥＳＦＥＴのゲート長をＣＶＤ−８１０２４の膜厚
でυＪｔｌできる。
に用いた場合である。これは第１図＜ａ）〜（Ｃ）を実
施した侵、ななめ蒸着法を用いて段差側面の窓１０にゲ
ート金属１１を蒸着する。その後、ソース電極８、ドレ
イン電極９を形成する。この実施例の製造方法によれば
、ＭＥＳＦＥＴのゲート長をＣＶＤ−８１０２４の膜厚
でυＪｔｌできる。
第３図は第３の実施例を示し、本発明をＭＩＳＦＥＴに
用いた場合である。１２はＰＰ！ｌＳ ｉ基板、１３は
ゲート絶縁膜である。Ｐ型Ｓ１基板１２を垂直段差に加
工した後、第１図（ａ）〜（Ｃ）の加工をほどこした後
、ゲート絶縁ｌ！１１３を段差側面の窓１０に形成する
。この後、ゲート、ソース、ド゛レインの各電極７．８
．９を形成する。この実施例の製造方法によれば、ＭＩ
ＳＦＥＴのゲート長をＣＶＤ−８ｉＯ２４の膜厚で制御
できる。
用いた場合である。１２はＰＰ！ｌＳ ｉ基板、１３は
ゲート絶縁膜である。Ｐ型Ｓ１基板１２を垂直段差に加
工した後、第１図（ａ）〜（Ｃ）の加工をほどこした後
、ゲート絶縁ｌ！１１３を段差側面の窓１０に形成する
。この後、ゲート、ソース、ド゛レインの各電極７．８
．９を形成する。この実施例の製造方法によれば、ＭＩ
ＳＦＥＴのゲート長をＣＶＤ−８ｉＯ２４の膜厚で制御
できる。
発明の効果
以上述べてきたように本発明の半導体装置の製造方法に
よれば、微細加工の制御が絶縁膜の膜厚により１１６１
でき、オングストロームオーダーの制御ができる。また
、０，０１μ−以下のパターンサイズも得られる。さら
に段差側面に素子を形成するため、集積化にも有効であ
る。
よれば、微細加工の制御が絶縁膜の膜厚により１１６１
でき、オングストロームオーダーの制御ができる。また
、０，０１μ−以下のパターンサイズも得られる。さら
に段差側面に素子を形成するため、集積化にも有効であ
る。
第１図（ａ）（ｂ）（ｃ）（ｄ）、（ｅ）は本発明をＪ
−ＦＥＴに用いた場合の製造工程の説明図、第２図は本
発明をＭＥＳ−ＦＥＴに用いた場合の製造工程の説明図
、第３図は本発明をＭｉｓ−ＦＥＴに用いた場合の製造
工程の説明図、第４図は従来の段差側面埋込みの断面図
である。 １・・・半絶縁性ｔａｐ基板、２・・・ｎ型ＩｎＰ層、
３・・・スパッタ５ＩＮ（第１の絶縁ｌＩ）、４・・・
ＣＶＤ−８ｉＯ２（第２の絶縁膜）、５・・・プラズマ
５１Ｎ（第３の絶縁膜〕、６・・・Ｚｎ拡散のＰ型頭域
、７・・・ゲート電極、８・・・ソース電極、９・・・
ドレイン電極、１０・・・窓、１１・・・ゲート金属、
１２・・・Ｐ型３ｉ基板、１３・・・ゲート絶縁膜 代理人 森 本 義 弘 第１図
−ＦＥＴに用いた場合の製造工程の説明図、第２図は本
発明をＭＥＳ−ＦＥＴに用いた場合の製造工程の説明図
、第３図は本発明をＭｉｓ−ＦＥＴに用いた場合の製造
工程の説明図、第４図は従来の段差側面埋込みの断面図
である。 １・・・半絶縁性ｔａｐ基板、２・・・ｎ型ＩｎＰ層、
３・・・スパッタ５ＩＮ（第１の絶縁ｌＩ）、４・・・
ＣＶＤ−８ｉＯ２（第２の絶縁膜）、５・・・プラズマ
５１Ｎ（第３の絶縁膜〕、６・・・Ｚｎ拡散のＰ型頭域
、７・・・ゲート電極、８・・・ソース電極、９・・・
ドレイン電極、１０・・・窓、１１・・・ゲート金属、
１２・・・Ｐ型３ｉ基板、１３・・・ゲート絶縁膜 代理人 森 本 義 弘 第１図
Claims (1)
- 【特許請求の範囲】 １、表面に段差を有する半導体基板の上部表面と下部表
面にのみ第１の絶縁膜を形成し、次に前記上部表面と下
部表面に形成された第１の絶縁膜上および前記半導体基
板の段差側面に第２の絶縁膜を形成し、第２の絶縁膜上
に第３の絶縁膜を形成し、次に側面の絶縁膜を残し、少
なくとも下面の第３の絶縁膜を除去し、次に側面の第２
の絶縁膜の一部をエッチング除去して側面に窓を形成し
、この後、前記窓部を通して前記半導体にゲート処理を
施して前記段差側面に素子を形成する半導体装置の製造
方法。 ２、ゲート処理は、窓部を通して不純物拡散を実行し、
前記側面の窓から拡散された不純物拡散領域をゲートと
した接合型電界効果トランジスタを形成することを特徴
とする特許請求の範囲第１項記載の半導体装置の製造方
法。 ３、ゲート処理は、窓部を通してゲート金属を蒸着して
電界効果トランジスタを形成することを特徴とする特許
請求の範囲第１項記載の半導体装置の製造方法。 ４、ゲート処理は、窓部を通してゲート絶縁膜を形成し
、ＭＩＳ型電界効果トランジスタを形成することを特徴
とする特許請求の範囲第１項記載の半導体装置の製造方
法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP11258685A JPS61270872A (ja) | 1985-05-24 | 1985-05-24 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP11258685A JPS61270872A (ja) | 1985-05-24 | 1985-05-24 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS61270872A true JPS61270872A (ja) | 1986-12-01 |
Family
ID=14590436
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP11258685A Pending JPS61270872A (ja) | 1985-05-24 | 1985-05-24 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS61270872A (ja) |
-
1985
- 1985-05-24 JP JP11258685A patent/JPS61270872A/ja active Pending
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