JP3416931B2 - 電界効果型半導体装置の製造方法 - Google Patents
電界効果型半導体装置の製造方法Info
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Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
- H01L29/12—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
- H01L29/16—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed including, apart from doping materials or other impurities, only elements of Group IV of the Periodic Table
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Description
【０００１】
【発明の属する技術分野】この発明は、ＳｉＣ半導体を
用いた電界効果型半導体装置、特に高融点金属のうち、
Ａｕ、Ｐｔをショットキー電極として用いる電界効果型
半導体装置の製造方法に関するものである。
用いた電界効果型半導体装置、特に高融点金属のうち、
Ａｕ、Ｐｔをショットキー電極として用いる電界効果型
半導体装置の製造方法に関するものである。
【０００２】
【従来の技術】高融点金属をショットキー電極として用
いる半導体素子は、ＳｉＣやＧａＮ等の耐環境デバイス
に用いられている。通常、ＳｉＣ半導体を用いた半導体
デバイスでは高融点金属の単層膜でショットキー電極が
構成されている。
いる半導体素子は、ＳｉＣやＧａＮ等の耐環境デバイス
に用いられている。通常、ＳｉＣ半導体を用いた半導体
デバイスでは高融点金属の単層膜でショットキー電極が
構成されている。
【０００３】ＩＥＥＥ、ＧａＡｓＩＣ Ｓｙｍｐｏｓｉ
ｕｍ １９ １９９３に開示されているＳｉＣ半導体装
置も単層膜のショットキー電極が採用されている。
ｕｍ １９ １９９３に開示されているＳｉＣ半導体装
置も単層膜のショットキー電極が採用されている。
【０００４】ここで、従来の高融点金属をショットキー
電極とした電界効果型半導体装置について説明する。
電極とした電界効果型半導体装置について説明する。
【０００５】図３は、従来のＳｉＣ ＭＥＳＦＥＴの構
造を示す断面図である。
造を示す断面図である。
【０００６】ｎ型ＳｉＣ半導体基板３１の主面上に、ｐ
型ＳｉＣエピタキシャル層３２、更に、その上にｎ型Ｓ
ｉＣエピタキシャル層３３上が順次、成長形成されてい
る。このｎ型ＳｉＣエピタキシャル層３３上にニッケル
（Ｎｉ）蒸着膜からなるマスクパターンを形成した後、
ＣＦ4 ガスを用いたＲＩＥ（リアクティブ・イオン・エ
ッチング）法によって、ｐ型ＳｉＣエピタキシャル層３
２に到達するようにドライエッチングを施して、段差が
形成されている。
型ＳｉＣエピタキシャル層３２、更に、その上にｎ型Ｓ
ｉＣエピタキシャル層３３上が順次、成長形成されてい
る。このｎ型ＳｉＣエピタキシャル層３３上にニッケル
（Ｎｉ）蒸着膜からなるマスクパターンを形成した後、
ＣＦ4 ガスを用いたＲＩＥ（リアクティブ・イオン・エ
ッチング）法によって、ｐ型ＳｉＣエピタキシャル層３
２に到達するようにドライエッチングを施して、段差が
形成されている。
【０００７】次いで、Ｎｉを蒸着してパターニングし、
熱処理することにより、ソース電極３４、ドレイン電極
３５が形成されると共に、金（Ａｕ）膜を蒸着により全
面形成し、パターニングを行ってショットキー電極から
なるゲート電極３６が形成される。
熱処理することにより、ソース電極３４、ドレイン電極
３５が形成されると共に、金（Ａｕ）膜を蒸着により全
面形成し、パターニングを行ってショットキー電極から
なるゲート電極３６が形成される。
【０００８】図４は、従来の他のＳｉＣ ＭＥＳＦＥＴ
の構造を示す断面図である。
の構造を示す断面図である。
【０００９】ｎ型ＳｉＣ半導体基板３１の主面上に、ｐ
型エピタキシャル層３２及びｎ型ＳｉＣエピタキシャル
層３３が形成されたウエハーの表面を前述と同様にし
て、ＲＩＥ法により、ｐ型エピタキシャル層３２に到達
する段差を形成する。そして、ｎ型ＳｉＣエピタキシャ
ル層３３上に、ソース電極３４、ドレイン電極３５とし
てＮｉ電極を形成した後、かかる電極を選択マスクとし
て用い、導体層制御エッチングをＲＩＥ法等によってエ
ッチングし、リセス形状３７を形成する。
型エピタキシャル層３２及びｎ型ＳｉＣエピタキシャル
層３３が形成されたウエハーの表面を前述と同様にし
て、ＲＩＥ法により、ｐ型エピタキシャル層３２に到達
する段差を形成する。そして、ｎ型ＳｉＣエピタキシャ
ル層３３上に、ソース電極３４、ドレイン電極３５とし
てＮｉ電極を形成した後、かかる電極を選択マスクとし
て用い、導体層制御エッチングをＲＩＥ法等によってエ
ッチングし、リセス形状３７を形成する。
【００１０】次いで、例えば、金（Ａｕ）／チタン（Ｔ
ｉ）／金（Ａｕ）膜を全面蒸着形成し、フォトリソグラ
フィ技術及びケミカルエッチング等を用いたパターニン
グを行って、Ａｕ／Ｔｉ／Ａｕ膜の多層積層膜構造のシ
ョットキー電極からなるゲート電極３６ａを形成する。
ｉ）／金（Ａｕ）膜を全面蒸着形成し、フォトリソグラ
フィ技術及びケミカルエッチング等を用いたパターニン
グを行って、Ａｕ／Ｔｉ／Ａｕ膜の多層積層膜構造のシ
ョットキー電極からなるゲート電極３６ａを形成する。
【００１１】
【発明が解決しようとする課題】上述した従来のＳｉＣ
ＭＥＳＦＥＴ構造では、ゲート電極の最表面にＡｕ膜
が存在している。最表面にＡｕ膜が存在している場合に
は、後工程でパッシベーション膜、例えば、ＳｉＯ2 膜
やＳｉ3 Ｎ4 膜を設けるとこれらパッシベーション膜と
の密着性が悪くなり、その部分での膜の剥離が発生し、
信頼性上大きな問題となる。
ＭＥＳＦＥＴ構造では、ゲート電極の最表面にＡｕ膜
が存在している。最表面にＡｕ膜が存在している場合に
は、後工程でパッシベーション膜、例えば、ＳｉＯ2 膜
やＳｉ3 Ｎ4 膜を設けるとこれらパッシベーション膜と
の密着性が悪くなり、その部分での膜の剥離が発生し、
信頼性上大きな問題となる。
【００１２】この発明は、上述した金（Ａｕ）電極、白
金（Ｐｔ）電極とパッシベーション膜との密着性の問題
を解決し、半導体装置の信頼性向上を図ることを目的と
するものである。
金（Ｐｔ）電極とパッシベーション膜との密着性の問題
を解決し、半導体装置の信頼性向上を図ることを目的と
するものである。
【００１３】
【課題を解決するための手段】この発明は、ＳｉＣ半導
体表面にＰＭＭＡ系フォトレジスト膜、酸化シリコン
膜、フェノールノボラック系フォトレジスト膜をこの順
序で形成し、次いでフェノールノボラック系フォトレジ
スト膜を開口した後に、前記酸化シリコン膜を選択エッ
チングし、続いて、ＰＭＭＡ系フォトレジストを露光・
現像処理によって開口し、リセスエッチングを行い、そ
の後、高融点金属膜をＥＢ蒸着し、リフトオフにより前
記ＳｉＣ半導体表面にショットキー電極を設けることを
特徴とする。
体表面にＰＭＭＡ系フォトレジスト膜、酸化シリコン
膜、フェノールノボラック系フォトレジスト膜をこの順
序で形成し、次いでフェノールノボラック系フォトレジ
スト膜を開口した後に、前記酸化シリコン膜を選択エッ
チングし、続いて、ＰＭＭＡ系フォトレジストを露光・
現像処理によって開口し、リセスエッチングを行い、そ
の後、高融点金属膜をＥＢ蒸着し、リフトオフにより前
記ＳｉＣ半導体表面にショットキー電極を設けることを
特徴とする。
【００１４】上記した構成により、高融点金属の多層積
層膜の電極構造形成をリフトオフ技術により行える。即
ち、フォトレジストは高融点金属のＥＢ蒸着時に変形す
ることから、多層積層膜形成には向かないとされている
が、ＰＭＭＡ系フォトレジスト膜、酸化シリコン膜、フ
ェノールノボラック系フォトレジスト膜をこの順序で形
成したレジスト構造により、多層積層膜の形成が行え
る。
層膜の電極構造形成をリフトオフ技術により行える。即
ち、フォトレジストは高融点金属のＥＢ蒸着時に変形す
ることから、多層積層膜形成には向かないとされている
が、ＰＭＭＡ系フォトレジスト膜、酸化シリコン膜、フ
ェノールノボラック系フォトレジスト膜をこの順序で形
成したレジスト構造により、多層積層膜の形成が行え
る。
【００１５】前記高融点金属膜は、Ａｕ／Ｎｉ、Ａｕ／
Ｐｔ／Ｎｉ、Ａｕ／Ｐｔ／Ｔｉ、Ｐｔ／Ｎｉ、Ｐｔ／Ｔ
ｉ、Ｐｔ／Ａｌ、Ｐｔ／Ａｌ／Ｔｉ、Ｐｔ／Ｔｉ／Ａｌ
構造のいずれかにより形成することができる。
Ｐｔ／Ｎｉ、Ａｕ／Ｐｔ／Ｔｉ、Ｐｔ／Ｎｉ、Ｐｔ／Ｔ
ｉ、Ｐｔ／Ａｌ、Ｐｔ／Ａｌ／Ｔｉ、Ｐｔ／Ｔｉ／Ａｌ
構造のいずれかにより形成することができる。
【００１６】
【発明の実施の形態】以下、この発明の実施の形態をＳ
ｉＣ ＭＥＳＦＥＴを例にして説明する。まず、図１に
従いこの発明の参考例につき説明する。図１は、この発
明の参考例にかかるＳｉＣ ＭＥＳＦＥＴの製造方法を
工程別に示した断面図である。
ｉＣ ＭＥＳＦＥＴを例にして説明する。まず、図１に
従いこの発明の参考例につき説明する。図１は、この発
明の参考例にかかるＳｉＣ ＭＥＳＦＥＴの製造方法を
工程別に示した断面図である。
【００１７】まず、図１（ａ）に示すように、ｎ型Ｓｉ
Ｃ基板１の主面に膜厚５．０μｍ程度のｐ型ＳｉＣエピ
タキシャル層２、膜厚０．２μｍ程度のｎ型ＳｉＣエピ
タキシャル層３を順次形成する。このウェハの主面に、
例えば、天然ゴム系フォトレジストからなるＲＩＥ選択
用マスクを形成する。この天然ゴム系フォトレジストと
しては、この実施の形態では、東京応化株式会社製の商
品名「ＯＭＲ」を用いた。次いで、３００Ｗ 、ＣＦ4
ガス１０ＳＣＣＭの条件で、２０分のＲＩＥの処理を行
い、ｎ型ＳｉＣエピタキシャル層３及びｐ型ＳｉＣエピ
タキシャル層２を約０．８μｍエッチングする。このＲ
ＩＥ条件におけるＳｉＣのエッチングレートは、４００
オングストローム／ｍｉｎ、また、天然ゴム系フォトレ
ジストのエッチングレートは８００オングストローム／
ｍｉｎである。この結果、ＲＩＥ処理により、フォトレ
ジストからなるマスクパターンは縮退しつつ、ＳｉＣの
エッチング処理が進むため、ＳｉＣ半導体膜はテーパー
状にエッチングされ、メサ形状４になる。
Ｃ基板１の主面に膜厚５．０μｍ程度のｐ型ＳｉＣエピ
タキシャル層２、膜厚０．２μｍ程度のｎ型ＳｉＣエピ
タキシャル層３を順次形成する。このウェハの主面に、
例えば、天然ゴム系フォトレジストからなるＲＩＥ選択
用マスクを形成する。この天然ゴム系フォトレジストと
しては、この実施の形態では、東京応化株式会社製の商
品名「ＯＭＲ」を用いた。次いで、３００Ｗ 、ＣＦ4
ガス１０ＳＣＣＭの条件で、２０分のＲＩＥの処理を行
い、ｎ型ＳｉＣエピタキシャル層３及びｐ型ＳｉＣエピ
タキシャル層２を約０．８μｍエッチングする。このＲ
ＩＥ条件におけるＳｉＣのエッチングレートは、４００
オングストローム／ｍｉｎ、また、天然ゴム系フォトレ
ジストのエッチングレートは８００オングストローム／
ｍｉｎである。この結果、ＲＩＥ処理により、フォトレ
ジストからなるマスクパターンは縮退しつつ、ＳｉＣの
エッチング処理が進むため、ＳｉＣ半導体膜はテーパー
状にエッチングされ、メサ形状４になる。
【００１８】尚、ＳｉＣ半導体をメサ形状にエッチング
するには、上記した天然ゴム系フォトレジストのマスク
に限られず、ＲＩＥによるエッチング速度がＳｉＣ半導
体以上の速度を持つ材料でマスクを構成すればよい。ま
た、メサ形状４のテーパー角度の調整は、マスクの材料
の選択やマスクにあらかじめテーパーを形成するなどの
方法により行うことができる。
するには、上記した天然ゴム系フォトレジストのマスク
に限られず、ＲＩＥによるエッチング速度がＳｉＣ半導
体以上の速度を持つ材料でマスクを構成すればよい。ま
た、メサ形状４のテーパー角度の調整は、マスクの材料
の選択やマスクにあらかじめテーパーを形成するなどの
方法により行うことができる。
【００１９】次いで、図１（ｂ）に示すように、ｎ型Ｓ
ｉＣエピタキシャル層３上に３０００オングストローム
の厚さでＮｉ蒸着し、パターニングした後に、Ａｒ雰囲
気中で約１０００℃の温度で熱処理を施してソース電極
５、ドレイン電極６が形成される。
ｉＣエピタキシャル層３上に３０００オングストローム
の厚さでＮｉ蒸着し、パターニングした後に、Ａｒ雰囲
気中で約１０００℃の温度で熱処理を施してソース電極
５、ドレイン電極６が形成される。
【００２０】次に、図１（ｃ）に示すように、ＰＭＭＡ
系フォトレジスト７を１μｍの厚さで塗布し、続いて、
フェノールノボラック系フォトレジスト８を０．８μｍ
の厚さで形成した後、ゲート形成部分を開口する。ただ
し、ＰＭＭＡ系フォトレジストは、ＤｅｅｐＵＶ（遠紫
外線）露光、現像処理する。
系フォトレジスト７を１μｍの厚さで塗布し、続いて、
フェノールノボラック系フォトレジスト８を０．８μｍ
の厚さで形成した後、ゲート形成部分を開口する。ただ
し、ＰＭＭＡ系フォトレジストは、ＤｅｅｐＵＶ（遠紫
外線）露光、現像処理する。
【００２１】また、この実施の形態では、ＰＭＭＡ系フ
ォトレジストとして、東京応化株式会社製の商品名「Ｏ
ＥＢＲ１０００」を、フェノールノボラック系フォトレ
ジストとして、東京応化株式会社製の商品名「ＯＦＰＲ
８６００」をそれぞれ用いた。
ォトレジストとして、東京応化株式会社製の商品名「Ｏ
ＥＢＲ１０００」を、フェノールノボラック系フォトレ
ジストとして、東京応化株式会社製の商品名「ＯＦＰＲ
８６００」をそれぞれ用いた。
【００２２】この後に、図１（ｄ）に示すように、Ａｕ
蒸着膜９、Ｎｉ蒸着膜１０をこの順に、それぞれ５００
０オングストローム、２０００オングストロームの厚さ
でＥＢ蒸着形成する。そして、図１（ｅ）に示すよう
に、リフトオフ技術を用いてＡｕ／Ｎｉの多層積層膜か
らなるショットキー接合を有するゲート電極１１が形成
される。
蒸着膜９、Ｎｉ蒸着膜１０をこの順に、それぞれ５００
０オングストローム、２０００オングストロームの厚さ
でＥＢ蒸着形成する。そして、図１（ｅ）に示すよう
に、リフトオフ技術を用いてＡｕ／Ｎｉの多層積層膜か
らなるショットキー接合を有するゲート電極１１が形成
される。
【００２３】この参考例の電極１１の最表面には、酸化
性が比較的大きい金属であるＮｉ蒸着膜１０が形成され
ているので、この上にＳｉＯ2 膜やＳｉ3 Ｎ4 膜からな
るパッシベーション膜を設けると両者の密着性が非常に
強くなり、信頼性が高い半導体装置が得られる。
性が比較的大きい金属であるＮｉ蒸着膜１０が形成され
ているので、この上にＳｉＯ2 膜やＳｉ3 Ｎ4 膜からな
るパッシベーション膜を設けると両者の密着性が非常に
強くなり、信頼性が高い半導体装置が得られる。
【００２４】次に、この発明の第１の実施の形態にかか
るＳｉＣ ＭＥＳＦＥＴの製造方法につき説明する。図
２は、この発明の第１の実施の形態にかかるＳｉＣ Ｍ
ＥＳＦＥＴの製造方法を工程別に示した断面図である。
るＳｉＣ ＭＥＳＦＥＴの製造方法につき説明する。図
２は、この発明の第１の実施の形態にかかるＳｉＣ Ｍ
ＥＳＦＥＴの製造方法を工程別に示した断面図である。
【００２５】図２（ａ）に示すように、ｎ型ＳｉＣ基板
１の主面に、ｐ型ＳｉＣエピタキシャル層２、ｎ型エピ
タキシャル層３を順次形成する。そして、前述した第１
の実施例と同様にして、上記ウエハーにＲＩＥ等による
メサエッチングを施し、メサ形状４を得る。
１の主面に、ｐ型ＳｉＣエピタキシャル層２、ｎ型エピ
タキシャル層３を順次形成する。そして、前述した第１
の実施例と同様にして、上記ウエハーにＲＩＥ等による
メサエッチングを施し、メサ形状４を得る。
【００２６】続いて、図２（ｂ）に示すように、ｎ型Ｓ
ｉＣエピタキシャル層３上に３０００オングストローム
の厚さでＮｉ蒸着し、パターニングした後に、Ａｒ雰囲
気中で約１０００℃の温度で熱処理を施してソース電極
５、ドレイン電極６が形成される。
ｉＣエピタキシャル層３上に３０００オングストローム
の厚さでＮｉ蒸着し、パターニングした後に、Ａｒ雰囲
気中で約１０００℃の温度で熱処理を施してソース電極
５、ドレイン電極６が形成される。
【００２７】次に、図２（ｃ）に示すように、ＰＭＭＡ
系フォトレジスト１７を１μｍの厚さで形成し、続い
て、例えばＳｉＯ2 膜１８を５００オングストロームの
厚さで形成し、さらにフォノールノボラック系フォトレ
ジスト１９を５０００オングストロームの厚さで形成す
る。そして、フェノールノボラック系フォトレジストを
開口した後、ＳｉＯ2 膜１８を選択エッチングし、さら
に、ＰＭＭＡ系フォトレジストをＤｅｅｐＵＶ露光・現
像処理によって開口し、ＣＦ4 ガスによるＲＩＥを施
し、約２０００オングストロームのリセスエッチング２
０を施す。
系フォトレジスト１７を１μｍの厚さで形成し、続い
て、例えばＳｉＯ2 膜１８を５００オングストロームの
厚さで形成し、さらにフォノールノボラック系フォトレ
ジスト１９を５０００オングストロームの厚さで形成す
る。そして、フェノールノボラック系フォトレジストを
開口した後、ＳｉＯ2 膜１８を選択エッチングし、さら
に、ＰＭＭＡ系フォトレジストをＤｅｅｐＵＶ露光・現
像処理によって開口し、ＣＦ4 ガスによるＲＩＥを施
し、約２０００オングストロームのリセスエッチング２
０を施す。
【００２８】続いて、図２（ｄ）に示すように、ゲート
電極となるＰｔ蒸着膜２１／Ｔｉ蒸着膜２２／Ａｌ蒸着
膜２３をこの順に、それぞれ２０００オングストロー
ム、１０００オングストローム、４０００オングストロ
ームの厚さでＥＢ蒸着形成する。
電極となるＰｔ蒸着膜２１／Ｔｉ蒸着膜２２／Ａｌ蒸着
膜２３をこの順に、それぞれ２０００オングストロー
ム、１０００オングストローム、４０００オングストロ
ームの厚さでＥＢ蒸着形成する。
【００２９】そして、図２（ｅ）に示すように、リフト
オフ技術を用いてＰｔ／Ｔｉ／Ａｌの多層積層膜からな
るショットキー接合を有するゲート電極１１ａが形成さ
れる。
オフ技術を用いてＰｔ／Ｔｉ／Ａｌの多層積層膜からな
るショットキー接合を有するゲート電極１１ａが形成さ
れる。
【００３０】この実施の形態の電極１１ａの最表面に
は、酸化性が比較的大きい金属であるＡｌ蒸着膜２３が
形成されているので、この上にＳｉＯ2 膜やＳｉ3 Ｎ4
膜からなるパッシベーション膜を設けると両者の密着性
が非常に強くなり、信頼性が高い半導体装置が得られ
る。
は、酸化性が比較的大きい金属であるＡｌ蒸着膜２３が
形成されているので、この上にＳｉＯ2 膜やＳｉ3 Ｎ4
膜からなるパッシベーション膜を設けると両者の密着性
が非常に強くなり、信頼性が高い半導体装置が得られ
る。
【００３１】この実施の形態においては、高融点金属の
多層積層膜の電極構造形成をリフトオフ技術によって行
っている。フォトレジストは高融点金属のＥＢ蒸着時に
変形することから、多層積層膜形成には向かないとされ
ているが、今回、ＰＭＭＡ系フォトレジスト膜、酸化シ
リコン膜、フェノールノボラック系フォトレジスト膜と
を順に形成したレジスト構造により、多層積層膜の形成
が可能となった。
多層積層膜の電極構造形成をリフトオフ技術によって行
っている。フォトレジストは高融点金属のＥＢ蒸着時に
変形することから、多層積層膜形成には向かないとされ
ているが、今回、ＰＭＭＡ系フォトレジスト膜、酸化シ
リコン膜、フェノールノボラック系フォトレジスト膜と
を順に形成したレジスト構造により、多層積層膜の形成
が可能となった。
【００３２】上記した実施の形態においては、Ａｕ／Ｎ
ｉ構造の多層積層膜と、Ｐｔ／Ｔｉ／Ａｌ構造の多層積
層膜について説明したが、この発明は、これ以外にＰｔ
／Ｎｉ、Ａｕ／Ｐｔ／Ｔｉ、Ｐｔ／Ｎｉ、Ｐｔ／Ｔｉ、
Ｐｔ／Ａｌ、Ｐｔ／Ａｌ／Ｔｉ構造の多層積層膜にも同
様に適用できる。
ｉ構造の多層積層膜と、Ｐｔ／Ｔｉ／Ａｌ構造の多層積
層膜について説明したが、この発明は、これ以外にＰｔ
／Ｎｉ、Ａｕ／Ｐｔ／Ｔｉ、Ｐｔ／Ｎｉ、Ｐｔ／Ｔｉ、
Ｐｔ／Ａｌ、Ｐｔ／Ａｌ／Ｔｉ構造の多層積層膜にも同
様に適用できる。
【００３３】また、上記した実施の形態においては、高
融点金属の多層積層膜構造の電極をリフトオフ法により
形成しているが、勿論この発明におけるリフトオフ法に
より、白金、金等の単層膜をリフトオフで形成すること
ができる。
融点金属の多層積層膜構造の電極をリフトオフ法により
形成しているが、勿論この発明におけるリフトオフ法に
より、白金、金等の単層膜をリフトオフで形成すること
ができる。
【００３４】
【発明の効果】以上説明したように、この発明によれ
ば、Ａｕ、Ｐｔ電極とパッシベーション膜との密着性が
良好となり、半導体装置の信頼性の向上が図れる。
ば、Ａｕ、Ｐｔ電極とパッシベーション膜との密着性が
良好となり、半導体装置の信頼性の向上が図れる。
【図１】この発明の参考例にかかるＳｉＣ ＭＥＳＦＥ
Ｔの製造方法を工程別に示した断面図である。
Ｔの製造方法を工程別に示した断面図である。
【図２】この発明の第１の実施の形態にかかるＳｉＣ
ＭＥＳＦＥＴの製造方法を工程別に示した断面図であ
る。
ＭＥＳＦＥＴの製造方法を工程別に示した断面図であ
る。
【図３】従来のＳｉＣ ＭＥＳＦＥＴの構造を示す断面
図である。
図である。
【図４】従来のＳｉＣ ＭＥＳＦＥＴの構造を示す断面
図である。
図である。
１ ｎ型ＳｉＣ半導体基板
２ ｐ型ＳｉＣエピタキシャル層
３ ｎ型ＳｉＣエピタキシャル層
５ ソース電極
６ ドレイン電極
７ ＰＭＭＡ系フォトレジスト
８ フェノールノボラック系フォトレジスト
９ Ａｕ蒸着膜
１０ Ｎｉ蒸着膜
１１ ゲート電極
─────────────────────────────────────────────────────
フロントページの続き
(56)参考文献 特開 昭64−65870（ＪＰ，Ａ)
特開 平５−175239（ＪＰ，Ａ)
特開 平６−267843（ＪＰ，Ａ)
特開 平７−326633（ＪＰ，Ａ)
特開 平８−82703（ＪＰ，Ａ)
(58)調査した分野(Int.Cl.7，ＤＢ名)
H01L 21/338
H01L 29/778
H01L 29/812
H01L 21/027
Claims (2)
- 【請求項１】 ＳｉＣ半導体表面にＰＭＭＡ系フォトレ
ジスト膜、酸化シリコン膜、フェノールノボラック系フ
ォトレジスト膜をこの順序で形成し、次いでフェノール
ノボラック系フォトレジスト膜を開口した後に、前記酸
化シリコン膜を選択エッチングし、続いて、ＰＭＭＡ系
フォトレジストを露光・現像処理によって開口し、リセ
スエッチングを行い、その後、高融点金属膜をＥＢ蒸着
し、リフトオフにより前記ＳｉＣ半導体表面にショット
キー電極を設けることを特徴とする電界効果型半導体装
置の製造方法。 - 【請求項２】 前記高融点金属膜は、Ａｕ／Ｎｉ、Ａｕ
／Ｐｔ／Ｎｉ、Ａｕ／Ｐｔ／Ｔｉ、Ｐｔ／Ｎｉ、Ｐｔ／
Ｔｉ、Ｐｔ／Ａｌ、Ｐｔ／Ａｌ／Ｔｉ、Ｐｔ／Ｔｉ／Ａ
ｌ構造のいずれかにより形成されていることを特徴とす
る請求項１に記載の電界効果型半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP01521698A JP3416931B2 (ja) | 1998-01-28 | 1998-01-28 | 電界効果型半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP01521698A JP3416931B2 (ja) | 1998-01-28 | 1998-01-28 | 電界効果型半導体装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH11214406A JPH11214406A (ja) | 1999-08-06 |
| JP3416931B2 true JP3416931B2 (ja) | 2003-06-16 |
Family
ID=11882690
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP01521698A Expired - Fee Related JP3416931B2 (ja) | 1998-01-28 | 1998-01-28 | 電界効果型半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3416931B2 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP4766895B2 (ja) * | 2005-03-28 | 2011-09-07 | トヨタ自動車株式会社 | カーボンナノウォールデバイス |
-
1998
- 1998-01-28 JP JP01521698A patent/JP3416931B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH11214406A (ja) | 1999-08-06 |
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