JPH0193173A - ＧａＡｓ電界効果型トランジスタの製造方法 - Google Patents
ＧａＡｓ電界効果型トランジスタの製造方法Info
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- JPH0193173A JPH0193173A JP25102887A JP25102887A JPH0193173A JP H0193173 A JPH0193173 A JP H0193173A JP 25102887 A JP25102887 A JP 25102887A JP 25102887 A JP25102887 A JP 25102887A JP H0193173 A JPH0193173 A JP H0193173A
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- Pending
Links
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Landscapes
- Electrodes Of Semiconductors (AREA)
- Junction Field-Effect Transistors (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
産業上の利用分野
本発明は、ＧａＡｓ電界効果型トランジスタの製造方法
に関するものである。
に関するものである。
従来の技術
第６図は、従来の高融点金属をゲート電極に用いた、セ
ルフアライメント型ＧａＡｓ金属−半導体トランジスタ
（ＭＫＳＦＫＴ）の構造断面図を示す。
ルフアライメント型ＧａＡｓ金属−半導体トランジスタ
（ＭＫＳＦＫＴ）の構造断面図を示す。
１０．１１は、それぞれソース電極、ドレイン電＋
“ 極、８は、ｎ 注入領域、３は１、ｎ型活性層、６ば、
ＷＳｉからなる高融点金属シリサイドゲート電極、７は
、ゲート電極とｎ＋注入領域を離すための８１０２側壁
である。
“ 極、８は、ｎ 注入領域、３は１、ｎ型活性層、６ば、
ＷＳｉからなる高融点金属シリサイドゲート電極、７は
、ゲート電極とｎ＋注入領域を離すための８１０２側壁
である。
発明が解決しようとする問題点
こうした従来のＦＥＴでは、ｎ型活性層と、ゲート金属
のショットキー障壁φ、はせいぜい０．ａＶ程度で、ゲ
ート電極に印加できるゲート電圧は、Ｏ，ａ Ｖ以下と
なり、論理振幅も小さく、伝達コンダクタンスｇｍ も
小さかった。
のショットキー障壁φ、はせいぜい０．ａＶ程度で、ゲ
ート電極に印加できるゲート電圧は、Ｏ，ａ Ｖ以下と
なり、論理振幅も小さく、伝達コンダクタンスｇｍ も
小さかった。
問題点を解決するための手段
本発明は上記の問題に鑑みなされたもので、ｎ型ＧａＡ
ｓ活性層と、ゲート電極の間に、非常に界面準位の少な
いＧａＡｓ よシもバンドギャップの大きい極薄（３０
〜８０人程度）大黒ａＮ層を形成するものである。
ｓ活性層と、ゲート電極の間に、非常に界面準位の少な
いＧａＡｓ よシもバンドギャップの大きい極薄（３０
〜８０人程度）大黒ａＮ層を形成するものである。
作用
界面準位の少ない、極薄のＧＩＬＮ層の存在により、シ
ョットキー障壁φ、は、通常のＯ，ａＶより太き（１，
ａＶ程度となシ、しかも、金属−絶縁体一半導体（ＭＩ
Ｓ）型構造と同様の構造となシ、電子の蓄積層が形成さ
れ、ｇｍの増大もはかられる。
ョットキー障壁φ、は、通常のＯ，ａＶより太き（１，
ａＶ程度となシ、しかも、金属−絶縁体一半導体（ＭＩ
Ｓ）型構造と同様の構造となシ、電子の蓄積層が形成さ
れ、ｇｍの増大もはかられる。
実施例
以下に本発明の１実施例を示す０まず第１図ａに示すよ
うに、フォトレジスト膜２をマスクとして半絶縁性Ｇａ
Ａｓ基板１の所定の領域に ８１イオンを注入して、ｎ
型活性層３を形成する。次に第１図すに示すようにフォ
トレジスト膜２をアセトン等で除去した後、たとえばム
ｓＨ，（アルシン）雰囲気中で８２０℃、１５分間アニ
ールしてｎ型活性層３を活性化させる。
うに、フォトレジスト膜２をマスクとして半絶縁性Ｇａ
Ａｓ基板１の所定の領域に ８１イオンを注入して、ｎ
型活性層３を形成する。次に第１図すに示すようにフォ
トレジスト膜２をアセトン等で除去した後、たとえばム
ｓＨ，（アルシン）雰囲気中で８２０℃、１５分間アニ
ールしてｎ型活性層３を活性化させる。
、次に同図Ｃに示すように、ＮＨ３ガスプラズマ中で処
理し、約３０〜８００程度、ＧａムＳ表面を窒化してＧ
ａＮ ４に変化させる。次に同図ｄに示すように、全面
にｙｓｉ ｓを厚さ２０００人程度７パッタ蒸着を行な
い、次に同図ｅに示すように適当なマスクを用いてＣＦ
４１０２ ガスエツチングを行ないＷＳｉを加工して、
ゲート電極６を形成する。この時、ゲート電極直下以外
のＧａＮ層はＣＦ４１０２ガスによりエツチングされて
なくなる。次に同図ｆを示すように、ＳｉＯ２側壁７を
形成した後、フォトレジストをマスクとして所定の領域
にゲート電極に対してセルフアライメント的に８１
イオンを注入してｎ＋領域８を形成する。次に同図ｇに
示すようにフォトレジスト膜を除去後、ＳｉＯ２絶縁膜
９を６００人を全面に形成した後、Ｈ２雰囲気８００’
Ｃ，１５分間アニールしてｎ 領域８を活性化させると
同時に、ＧａＮ ４とＧａＡＳの界面準位を著しく減少
させる。次に同図りに示すように、所定の領域にＡｕｒ
ａ ／ムＵからなるソース電極１０、ドレイン″７Ｔｉ
極１１を形成してＦＥＴを完成させる。
理し、約３０〜８００程度、ＧａムＳ表面を窒化してＧ
ａＮ ４に変化させる。次に同図ｄに示すように、全面
にｙｓｉ ｓを厚さ２０００人程度７パッタ蒸着を行な
い、次に同図ｅに示すように適当なマスクを用いてＣＦ
４１０２ ガスエツチングを行ないＷＳｉを加工して、
ゲート電極６を形成する。この時、ゲート電極直下以外
のＧａＮ層はＣＦ４１０２ガスによりエツチングされて
なくなる。次に同図ｆを示すように、ＳｉＯ２側壁７を
形成した後、フォトレジストをマスクとして所定の領域
にゲート電極に対してセルフアライメント的に８１
イオンを注入してｎ＋領域８を形成する。次に同図ｇに
示すようにフォトレジスト膜を除去後、ＳｉＯ２絶縁膜
９を６００人を全面に形成した後、Ｈ２雰囲気８００’
Ｃ，１５分間アニールしてｎ 領域８を活性化させると
同時に、ＧａＮ ４とＧａＡＳの界面準位を著しく減少
させる。次に同図りに示すように、所定の領域にＡｕｒ
ａ ／ムＵからなるソース電極１０、ドレイン″７Ｔｉ
極１１を形成してＦＥＴを完成させる。
第２図は、ＨＨ，プラズマ中の処理時間と、形成でれる
ＧａＮの厚さの関係の１例を示したものである。基板温
度３６０℃、 ＮＨ，流量１５ｃｃ／分、−ＲＦパワー
１００Ｗ 、ガス圧０．３トールである。
ＧａＮの厚さの関係の１例を示したものである。基板温
度３６０℃、 ＮＨ，流量１５ｃｃ／分、−ＲＦパワー
１００Ｗ 、ガス圧０．３トールである。
これより、１００Å以下の膜厚の制御が容易にできるこ
とがわかる。
とがわかる。
第３図は、ＷＳｉとＧ＆ムＳの間のＧａＨの厚さとショ
ットキー障壁の高さφ８との関係を示したものである。
ットキー障壁の高さφ８との関係を示したものである。
φ、は約５０人で最大となり、１．８ｖと通常の２倍以
上の大きさが得られる。
上の大きさが得られる。
第４図は、ＧａＮの厚さ６０人の試料の界面準位密度の
熱処理温度依存性を示す０なお熱処理時間は１６分間と
固定したＯ同図よシ明らかなように、６５０℃以上の熱
処理で減少し、１０ 備 オーダーの非常に界面準位の
少ない良好な界面がこの熱処理により形成されているこ
とがわかる。
熱処理温度依存性を示す０なお熱処理時間は１６分間と
固定したＯ同図よシ明らかなように、６５０℃以上の熱
処理で減少し、１０ 備 オーダーの非常に界面準位の
少ない良好な界面がこの熱処理により形成されているこ
とがわかる。
第５図ａ、ｂは、本発明のＦＩＣＴと、従来のＧａＮを
形成しないＦＥＴのＩ−Ｖ特性を比較したものである。
形成しないＦＥＴのＩ−Ｖ特性を比較したものである。
なおゲート長Ｌｇは１μｍ 、ゲート幅Ｗｇ＝１０μｍ
、ｎ型活性層の注入条件はどちらもＳｉ” ６０ Ｋｅ
Ｖ 、 ２ Ｘ １０１２ｆｆ−２である。
、ｎ型活性層の注入条件はどちらもＳｉ” ６０ Ｋｅ
Ｖ 、 ２ Ｘ １０１２ｆｆ−２である。
これよシ、本発明のＦＩＴは、ゲート電圧が１．８ｖま
で印加しても良好なドレイン電流の増加を示し、最大の
ｇｍは、１．８ｖの時で２０００Ｉｎ！ｉ／ｍと、従来
ノＦ、Ｅ Ｔ ノ２００ ｍｓ／ｗｎ の１０倍”の値
が得られ高性能化がはかられていることがわかる０発明
の詳細 な説明したように、本発明の方法によればショットキー
障壁φ、の向上と、ｇｍの著しい増大をはかることがで
き、高性能のＦＥＴを製造することが可能である。
で印加しても良好なドレイン電流の増加を示し、最大の
ｇｍは、１．８ｖの時で２０００Ｉｎ！ｉ／ｍと、従来
ノＦ、Ｅ Ｔ ノ２００ ｍｓ／ｗｎ の１０倍”の値
が得られ高性能化がはかられていることがわかる０発明
の詳細 な説明したように、本発明の方法によればショットキー
障壁φ、の向上と、ｇｍの著しい増大をはかることがで
き、高性能のＦＥＴを製造することが可能である。
なお以上の説明では、ＧａＮの形成に関して、ＮＨ３ガ
スプラズマ処理を用いたが、その他、ＮＨ５ガス中のア
ニール、 ＮＨ，ガス中のレーザー照射等によシ形成さ
れたＧａＮでも同様であることはいうまでもない。
スプラズマ処理を用いたが、その他、ＮＨ５ガス中のア
ニール、 ＮＨ，ガス中のレーザー照射等によシ形成さ
れたＧａＮでも同様であることはいうまでもない。
第１図は本発明の１実施例の製造方法を示す工程図、第
２図はＧａＮの膜厚と、 １ｉＨ，ガスプラズマ処理時
間の関係を示す特性図、第３図はＧａＮの膜厚とショッ
トキー障壁φ、の関係を示す特性図、第４図は界面準位
密度と熱処理温度との関係を示す特性図、第６図は本発
明の製造方法によるＦＩＴと従来方法によるＦＥＴのＩ
−Ｖ特性の比較を示す特性図、第６図は従来の高融点金
属ゲートセルフアライメント型ＦＩＴの断面図である。 １・・・・・・半絶縁性ＧａＡｇ基板、２・・・・・・
７オトレジスト膜、３・・・・・・ｎ型活性層、４・・
・・・・ＧａＮ層、６・・・・・・ＷＳ工層、６・・・
・・・ゲート電極、７・・・・・・５１０２側壁、８・
・・・・・ｎ＋領領域９・・・・・・５ｉｎ２絶縁膜、
１０・・・・・・ソース電極、１１・・・・・・ドレイ
ン電極。 代理人の氏名 弁理士 中 尾、敏 男 ほか１名軒−
物Ｔ４ 第１図 第２図 ＮＨ３７Ｊ”スフ゛ラス°７処理Ｅ８間 （−〇第３図 ＧｃＬＮ 療４ ＜Ａ） 第４図 纂処理遇Ｋ（・Ｃ］ ｗ＆− 綜 ＡＱ−
２図はＧａＮの膜厚と、 １ｉＨ，ガスプラズマ処理時
間の関係を示す特性図、第３図はＧａＮの膜厚とショッ
トキー障壁φ、の関係を示す特性図、第４図は界面準位
密度と熱処理温度との関係を示す特性図、第６図は本発
明の製造方法によるＦＩＴと従来方法によるＦＥＴのＩ
−Ｖ特性の比較を示す特性図、第６図は従来の高融点金
属ゲートセルフアライメント型ＦＩＴの断面図である。 １・・・・・・半絶縁性ＧａＡｇ基板、２・・・・・・
７オトレジスト膜、３・・・・・・ｎ型活性層、４・・
・・・・ＧａＮ層、６・・・・・・ＷＳ工層、６・・・
・・・ゲート電極、７・・・・・・５１０２側壁、８・
・・・・・ｎ＋領領域９・・・・・・５ｉｎ２絶縁膜、
１０・・・・・・ソース電極、１１・・・・・・ドレイ
ン電極。 代理人の氏名 弁理士 中 尾、敏 男 ほか１名軒−
物Ｔ４ 第１図 第２図 ＮＨ３７Ｊ”スフ゛ラス°７処理Ｅ８間 （−〇第３図 ＧｃＬＮ 療４ ＜Ａ） 第４図 纂処理遇Ｋ（・Ｃ］ ｗ＆− 綜 ＡＱ−
Claims (1)
- ｎ型活性層の一主面上に、ＮＨ＿３処理を施して、Ｇ
ａＮを形成する工程と、前記ＧａＮ層上の所定の領域に
ゲート電極を形成する工程と、前記ＧａＮ層を６５０℃
以上の熱処理を施す工程を含むＧａＡｓ電界効果型トラ
ンジスタの製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP25102887A JPH0193173A (ja) | 1987-10-05 | 1987-10-05 | ＧａＡｓ電界効果型トランジスタの製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP25102887A JPH0193173A (ja) | 1987-10-05 | 1987-10-05 | ＧａＡｓ電界効果型トランジスタの製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0193173A true JPH0193173A (ja) | 1989-04-12 |
Family
ID=17216542
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP25102887A Pending JPH0193173A (ja) | 1987-10-05 | 1987-10-05 | ＧａＡｓ電界効果型トランジスタの製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0193173A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6774449B1 (en) | 1999-09-16 | 2004-08-10 | Matsushita Electric Industrial Co., Ltd. | Semiconductor device and method for fabricating the same |
-
1987
- 1987-10-05 JP JP25102887A patent/JPH0193173A/ja active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6774449B1 (en) | 1999-09-16 | 2004-08-10 | Matsushita Electric Industrial Co., Ltd. | Semiconductor device and method for fabricating the same |
| US6809352B2 (en) | 1999-09-16 | 2004-10-26 | Matsushita Electric Industrial Co., Ltd. | Palladium silicide (PdSi) schottky electrode for gallium nitride semiconductor devices |
| US6852612B2 (en) | 1999-09-16 | 2005-02-08 | Matsushita Electric Industrial Co., Ltd. | Semiconductor device and method for fabricating the same |
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