JPH11501463A - GaN−AlNをベース材料とする高電圧半導体装置の製造方法及び製造された半導体装置 - Google Patents

GaN−AlNをベース材料とする高電圧半導体装置の製造方法及び製造された半導体装置

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JPH11501463A JP9524138A JP52413897A JPH11501463A JP H11501463 A JPH11501463 A JP H11501463A JP 9524138 A JP9524138 A JP 9524138A JP 52413897 A JP52413897 A JP 52413897A JP H11501463 A JPH11501463 A JP H11501463A
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Abstract

(57)【要約】 本発明は、基板(1)上に一導電形GaN層(2)を形成し、この一導電形GaN層(2)上に半絶縁性のAlN層(3)を形成すると共に、前記一導電形GaN層(2)上にAlN層(3)の部分的に下側に反対導電形のGaN層(4,5)を形成する半導体装置を製造する技術に関するものである。この技術により、シリコン形の半導体よりも一層良好で同一の性能を有する高効率高パワー高電圧半導体装置が形成される。

Description

【発明の詳細な説明】 GaN−AlNをベース材料とする高電圧半導体装置の製造方法及び製造された 半導体装置 本発明は、特にGaN又はAlNをベースとするP−n接合構造を有する高電 圧半導体装置の構造及び形成を含むものである。 シリコンをベースとする半導体デバイスは、ダイオード、バイポーラトランジ スタ及び高電圧トランジスタに用いられているようなpn接合構造を規定するも のとして知られている。シリコン構造体は電気的特性及び光学特性に制限がある 。 現在においては、シリコンの特性を利用しない半導体デバイスを得る努力がな されている。特に、III−V族化合物が注目され、特にガリウムナイトライド( GaN)化合物が注目されている。 例えば、種々の高移動度トランジスタ、光放射ダイオード及びMIS型トラン ジスタが米国特許第5192987号及び5122845号並びに特開平3−2 73632号公報に開示されている。これらの先行文献は、n形導電層の空乏層 で動作するGaN型トランジスタ及びキャパシタを開示している。 一方、本発明は、高電力高電圧装置のような特定の目的の光波長で用いること ができる半導体デバイスを提供することにある。 この目的は、本発明において、基板上にp形GaN層を形成し、ゲート誘電体 用の半絶縁性材料としてアルミニウムナイトライド(AlN)を用いることによ り達成される。このAlNのゲート絶縁性材料はp形GaN上に形成され、n形 GaNはゲートの反対側のp形材料上に形成される。得られるpn接合は高い降 伏電圧により確立され、トランジスタ構造体においてソース−ドレイン間電圧を 一層大きな値にすることができる。 p形GaN層上に成長したAlNは半絶縁性であり、その厚さは臨界的な膜厚 すなわち2000Å以下である。AlNのゲート誘電体は、SiO2、Al23 又は好ましくはSi34のような種々のマスクのまわりを例えばリアクティビイ オンエッチング(RIE)によりエッチングすることにより規定される。選 択性イオンエッチングを用いてAlNゲート誘電体の直立したサイドウォールを 形成する。KOHのようなウェトエッチングを用いる場合、AlNゲート誘電体 のアンダーエッチングの防止が犠牲になる。しかしながら、このエッチングはA lNのゲート誘電体の下側のp形GaN層をエッチングしてゲート誘電体につい てアンダーエッチングすることができる。また、エピタキシャル構造体の層の表 面にある角度でビームが入射するイオンビームエッチングを用いることもできる 。このエッチングは、GaNのエッチングレートがAlNのエッチングレートよ りも速いことに依存している。 ゲート誘電体についてアンダーエッチングすることにより、ゲート誘電体の反 対側のゲート誘電体の下側にソース領域及びドレイン領域を形成することができ る。この形態及び基本的にゲートがソース,ドレインと重なり合うことによりゲ ート誘電体の下側に短いチャネル長が規定される。ソース及びドレイン領域は、 p形GaN層上にn+又はn−形のGaN層又はこれらの両方の層を再成長させ ることにより形成される。AlNのサイドウォールの成長速度はソース,ドレイ ンがゲートとオーバラップする形態を決定する。ソース領域及びドレイン領域の 形成は、例えばS又はSeのVI族の元素又はSi又はGeのVI族の元素を用いる イオン注入又は拡散のいずれかにより行うことができる。 本発明の技術により別の形式のFET装置を形成することもできる。例えば、 p形GaN層上にn形のGaNを再成長させることによりLDMOS形式のデバ イスを形成することができる。LDMISを形成するため、例えば始めにAlN ゲート誘電体の一方の側にn形のGaN層を形成し、次にn+形のGaN層をゲ ート誘電体の反対側に形成する。両方の層は部分的にゲート誘電体の下側に形成 する。続いて、n−形GaN層の一部の上にn+形のGaN層を再成長すること により、適当な電極を有するLDMIS装置が完成する。 本発明においては、種々の基板材料を用いることができ、基板材料としてのア イソレーション用に絶縁性サファイア(Al23)を用いるとデバイスとして有 用な透明なデバイスが得られる。絶縁性サファイァ基板を用いると、SOIデバ イスの利点が達成される。さらに、GaN及びサファイアは共に合理的に良好な 値の熱伝導率を有し、これはデバイスにおける良好な放熱の利点となる。Ga Nの可視光に対する透明性は、可視光のサブバンドギャップ特性によりリーク電 流のようなデバイスに入射する可視照明光による不所望な効果を除去する。或い は、SiC基板を用いる場合、その電気的特性及び熱的特性によりESDを抑制 する上で重要な導電性の厚い基板を用いる利点が達成される。SiC基板とGa N層との間にAlNバッファ層を用いることにより、デバイスの設計が厚い酸化 膜を用いるSiをベースとするSOIの設計と同様になる。 本発明により得られる利点は、GaN及びAlNの両方の各バントギャップ値 により生ずる。GaNは約3.4eVのバンドギャップエネルギーを有しAlN は約6.2eVのバンドギャップエネルギーを有している。従って、GaN−A lN系は約3.4から6.2eVまで変化することができる。これら2個の材料 は全組成範囲にわたって接近した格子整合が得られ、特に微量のInの添加によ り一層良好な格子整合が得られる。 エネルギーバンドギャップ差は伝導帯及び価電子帯の両方の不連続性について 明瞭である。エネルギーバンドギャップ値により、この材料系は可視光に対して 透明である。大きなバンドギャップの結果としてGaNは大きな値の降伏電界値 すなわち2〜5×106V/cmを有する。これに対してSiは5×105V/c mである。これにより、GaNのpn接合は一層大きな不純物濃度を有すること ができる。GaNとAlNの大きなエネルギーバンドギャップ値及び比較的安定 な性質により高温でも低いリーク電流で動作でき、従ってSiと共に使用するこ とができる。 高電圧で動作するデバイスにおいて、高電界条件下でのキャリァ移動性能は重 要な概念である。例えば順方向飽和電流はFETの高電界下のキャリァ飽和速度 により決定される。GaNは2×107の電子飽和速度を有し、この値はSiの 値に比べて好ましいものである。 6.2eVのバンドギャップを有するAlN材料はMOCVDにより半絶縁性 特性を持たせて成長させることができる。GaN上に成長したAlN層はIGF ETデバイス内の絶縁性ゲート誘電体として用いることができる。AlN/Ga Nヘテロ構造は、臨界膜厚以下のAlN膜厚を用いることにより又はInを添加 することにより良好な界面性能を有しており、ゲート電極と共に用いてGaN層 に反転層を形成することができる。得られるMISFETは高電圧で動作するこ とができる。LDMOSについての他の変形例も利用することができる。 GaN及びサファイヤ並びにSiの基板に対する良好な熱伝導体は、本発明に よる装置を高電力の用途に用いる観点において有益である。サファイヤ基板を用 いることは、SOIデバイスにSiを用いる場合と同一の利点が達成される。p n接合の反転リーク電流は、バンドギャップが小さい性質より、デバイスに入射 する可視光により明瞭に発生する。従って、本発明による装置は照明光の存在の もとで用いることができる。さらに、ゲート、ソース及びドレイン電極について 透明なITOコンタクト材料を用いることにより、可視光に対して透明なデバイ ス構造体として用いることができる。 本発明によるプロセスの変形例は、基板上にp形GaN層を形成し、このp形 層上にn形GaN層を形成し、n形層の一部をp形層の一部までエッチングし、 n形層及びp形層のエッチングされた部分上にAlN層を形成してゲート誘電体 を形成する方法を含む。さらにデバイス形成プロセスを行って本発明によるデバ イスが完成する。 以下図面を参照して本発明を詳細に説明する。 図1は本発明によるMISFETを示す。 図2、3、4及び5は図1の種々の製造工程を示す。 図6は本発明によるLDMIS−FETを示す。 図7、8、9及び10は図6に示す装置の種々の製造工程を示す。 図11A、11B及び11Cは本発明による別の技術による種々の工程を示す 。 本発明によるMIS型のトランジスタを図1に示す。この構造体は基板1上に GaNのp形層2を含み、基板1はサハァイヤ材料とすることができる。AlN のゲート誘電体層3を層2上に形成し、このゲート誘電体3をはさんで互いに対 向するようにn+形GaNの層4,5を形成する。このn+形GaN部分4及び 5はこのトランジスタ構造のソース領域及びドレイン領域を形成し、ITOのよ うな導電性材料の電極コンタクト6及び8をAlNのゲート誘電体3の互いに対 向する側に絶縁性延長部12の端部に形成する。ゲートコンタクト7をAlNの ゲート誘電体3と接触するように形成する。 この半導体構造体は、図2〜5に示すように本発明に基づいて製造する。図2 において、GaNのp形層2を基板1上に形成し、少なくとも半絶縁性のAlN の上側層3を層2上に形成する。アンドープドAlN誘電体及びp形GaNは、 AlN層がその臨界層厚以下の厚さに形成される位置においてヘテロ構造を形成 する。 AlN層3をSi34層でマスクし、次にエッチングを行ってゲート誘電体1 3の直立した壁部を形成する。リアクティブイオンエッチング技術により直立し た壁部が形成されるが、ゲート誘電体13の下側でのアンダーカットを犠牲にし てウェットエッチングを用いることができる。GaNのp形層2をライン10ま で除去して、図4に示すように、ゲート誘電体13の下側のGaN層2にアンダ ーエッチ部11を形成する。 選択性の等方性エッチングによるゲート誘電体13の下側の層2のアンダーカ ットにより、図5に示すように、n形GaNのソース領域及びドレイン領域をゲ ート誘電体の下側に形成することができる。ゲート誘電体13の下側のチャネル 領域の寸法は、ゲート領域がソース領域及びドレイン領域と重なり合うように制 御する。 次に、図1に示すように、マスキング層9の除去及び絶縁性材料の延長部12 の形成を経て本発明のトランジスタ構造体が完成する。 LDMOS型装置の場合、ドレイン領域と隣接するn形GaN層を成長させて 、図6に示すように、ゲート誘電体23の側部にn形ドリフト領域25を形成す る。次に、図6に示すように、n+形のGaNのソース領域24及びドレイン領 域26をゲート誘電体及びドリフト領域の側部に形成する。図7、8、9及び1 0に示すように、ゲート誘電体23を形成した後この装置の一方の側をゲート誘 電体と共にマスク33によりマスクする。次に、図7に示すように、ゲート誘電 体の一方の側にエッチング及びアンダカットを行う。その後、図8に示すように 、ゲート誘電体23の上記側及びゲート誘電体のその側のp形のGaN層22上 にn形のGaN層35を形成する。 次に、層22及びゲート誘電体上に形成されているマスキング層33を除去し 、ゲート誘電体及びn形層35の一部を覆う第2のマスキング層34を形成する 。 次に、p形GaN層22のマスクされていない部分についてエッチングを行い、 図9に示すようにn形層35と反対側及び層35で覆われていない部分において ゲート誘電体をアンダーカットする。 次に、図10に示すように、ゲート誘電体23と隣接する部分及びn形層35 のアンダーカットされた部分の両方にGaNのn+部分36を形成する。図6か ら明らかなように、適切なソース及びドレインコンタクト27,29をゲートコ ンタクト28と共にゲート誘電体から延在する絶縁性部分32と関連して形成す る。 本発明の製造プロセスの変形例として、図11Aに示すように、GaNのn形 層43を基板41上のp形層42上に成長させることができる。その後、図11 Bに示すようにn+層43を経てp形層42までエッチングを行って、キャビテ ィ44を形成する。最後に、キャビティ内及びn+層43の露出した表面上にA lNの層45を成長させる。さらに、図1及び6の装置に関して図示したライン に沿ってコンタクト形成を行うことができる。 別の変形例として、イオン注入又は拡散処理を行ってソース及びドレイン領域 を形成することもできる。ITOのような透明なコンタクト材料により本発明の の装置を可視光に対して透明にすることができる。

Claims (1)

  1. 【特許請求の範囲】 I.高電圧半導体デバイスを製造するに当たり、 基板(1)上に一導電型のGaN層(2)を形成する工程と、 前記GaN層(2)上にAlNの半絶縁層(3)を形成する工程と、 前記AlN層の一部分及び部分(11)をマスキングする工程と、 前記AlN層(3)及びAlN層(3)のマスクされた部分の下側のGaN 層(2)の部分(11)をエッチングする工程と、 前記一導電型のGaN層(2)上及びAlN層のマスクされた部分の下側の 区域に反対導電型GaN層(4,5)を形成してpn接合を形成する工程とを具 える高電圧半導体デバイスの製造方法。 2.請求項1に記載の方法において、前記一導電型のGaN層(2)をp形とし 、反対導電型のGaN層(4,5)をn形とした方法。 3.請求項1又は2に記載の方法において、前記反対導電型のGaN層(4,5 )をn+形とした方法。 4.請求項1、2又は3に記載の方法において、前記反対導電型のGaN層(4 ,5)の少なくとも一部分をn形とした方法。 5.さらに、前記各AlN層(3)及び前記反対導電型のGaN層(4,5)の AlN層(3)とは反対側の部分に電気的コンタクト27、28、29を形成す る工程を具える方法。 6.高電圧半導体デバイスを製造するに当たり、 基板(41)上に一導電型のGaN層(42)を形成する工程と、 前記一導電型のGaN層(42)上に反対導電型のGaN層(43)を形成 する工程と、 前記反対導電型のGaN層(43)を前記一導電型のGaN層(42)まで エッチングしてキャビティ(44)を形成する工程と、 前記反対導電型のGaN層(43)上に前記キャビティ(44)内まで半絶 縁性のAlN層(45)を形成する工程とを具える高電圧半導体デバイスの製造 方法。 7.さらに、前記各AlN層(45)及び前記反対導電型のGaN層(43)の 前記キャビティ(44)とは反対側の部分に電気的コンタクトを形成する工程を 具える方法。 8.基板(1)と、この基板(1)上の一導電型のGaN層(2)と、前記一導 電型のGaN層上(2)上の半絶縁性のAlN部分(3)と、前記一導電型のG aN層(2)上の前記半絶縁性のAlN層(3)の互いに対向する側及びAlN 層(3)の下側に部分的に形成した反対導電型のGaN層(4,5)とを具える 半導体デバイス。 9.請求項1から8までのいずれか1項に記載の半導体デバイスにおいて、前記 基板(1)をAl23とした半導体デバイス。
JP9524138A 1995-12-28 1996-12-06 GaN−AlNをベース材料とする高電圧半導体装置の製造方法及び製造された半導体装置 Ceased JPH11501463A (ja)

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