DE112020004635T5 - Verfahren zur Herstellung eines Halbleiterbauelements und das Halbleiterbauelement selbst - Google Patents

Verfahren zur Herstellung eines Halbleiterbauelements und das Halbleiterbauelement selbst Download PDF

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Eugene A. Fitzgerald
Kenneth Eng Kian Lee
Cheng Yeow Ng
Fayyaz Moiz Singaporewala
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New Silicon Corp Pte Ltd
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Abstract

Ein Verfahren zur Herstellung eines Halbleiterbauelements 200 wird beschrieben. Gemäß einer beschriebenen Ausführungsform umfasst das Verfahren: (i) Ausbilden einer Ill-V-Halbleitermaterialschicht 206, die eine Substratschicht 208 und eine an der Substratschicht 208 angebrachte Bauelementschicht 210 umfasst; und (ii) Ausbilden einer elektrisch leitfähigen Zwischenschicht 228 auf der Bauelementschicht 210 vor dem Verbinden der elektrisch leitfähigen Zwischenschicht 228 an eine teilweise bearbeitete CMOS-Bauelementschicht 204 mit mindestens einem Transistor 205.

Description

  • Technischer Bereich
  • Die vorliegende Offenbarung bezieht sich auf ein Verfahren zur Herstellung eines Halbleiterbauelements sowie auf das Halbleiterbauelement.
  • Hintergrund
  • Für die Integration integrierter CMOS-Schaltungen (Complementary Metal Oxide Semiconductor) mit anderen spezialisierten integrierten Schaltungen, z. B. solchen mit III-V-Bauelementen, wurden zahlreiche Methoden angewandt. Bei den meisten dieser Verfahren werden die integrierten Schaltungen auf einer Packungsebene zusammengeführt, wobei die III-V-Bauelemente parallel zu den CMOS-Bauelementen auf separaten Wafern bearbeitet und nach der Herstellung der Bauelemente auf Chip- oder Waferebene zusammengeführt und miteinander verbunden werden. Ein wünschenswerterer Ansatz besteht darin, diese integrierten Schaltungen monolithisch zu integrieren, wodurch sich die Packungsgröße und die Kosten verringern lassen. Im Gegensatz zur Integration auf Packungsebene werden bei der monolithischen Integration alle Bauelemente in verschiedenen aufeinanderfolgenden Schritten auf einem Wafer hergestellt und dann mit einem Back-End-Prozess, z. B. einem Back-End-Silizium-CMOS-Prozess, auf einmal zusammengeschaltet.
  • Verschiedene monolithische Verfahren zur Integration von III-V-Materialien in CMOS umfassen III-V-Bauelemente, die sichtbares Licht emittieren oder erkennen können. Ein Beispiel für ein solches monolithisches Verfahren ist in 1 dargestellt. 1 zeigt eine Side-by-Side-Konfiguration 100 einer oberen CMOS-„Front-End“-Transistorschicht und102 eines mehrschichtigen optoelektronischen III-V-Bauelements 104, das in einem bestehenden Verfahren verwendet wird. Man beachte, dass das „Back-End“ eines CMOS-Chips (z. B. Verbindungsschichten und Dielektrika, die CMOS-Transistoren der CMOS-Transistorschicht 102 mit dem optoelektronischen III-V-Bauelement 104 und anderen CMOS-Transistoren verbinden) der Einfachheit halber nicht dargestellt ist. In dieser Side-by-Side-Konfiguration 100 können die Silizium-CMOS-Transistorschicht 102 und das Ill-V-Bauelement 104 in der Draufsicht auf den Wafer (d. h. bei Betrachtung von der Oberseite des Wafers) nicht die gleiche Fläche einnehmen. Diese in 1 gezeigte Side-by-Side-Konfiguration 100 wird in der Regel verwendet, weil das Ill-V-Bauelement 104 bearbeitet wird, wenn eine obere Siliziumschicht (nicht gezeigt), die ursprünglich über den vergrabenen III-V-Epitaxiestapeln 106 lag, entfernt wird. Sobald die oberste Siliziumschicht über den vergrabenen Ill-V-Epitaxiestapeln 106 entfernt ist (z. B. durch Ätzen), können die vergrabenen Ill-V-Bauelementschichten 106 mit standardmäßigen Top-down-Prozessschritten wie Ätzen und Abscheiden bearbeitet werden, um das III-V-Bauelement 104 zu bilden. Es ist klar, dass diese Prozessschritte nicht durchgeführt werden können, wenn die vergrabenen Ill-V-Bauelementeschichten 106 zunächst mit der oberen Siliziumschicht bedeckt sind. Wie in 1 gezeigt, bleiben bei diesem Verfahren auch die vergrabenen Ill-V-Bauelementschichten 108 unter der oberen CMOS„Front-End“-Transistorschicht 102 unbearbeitet. Außerdem muss das III-V-Bauelement 104 von der Oberseite aus arbeiten (d. h. von der dem Siliziumsubstrat 110 gegenüberliegenden Seite), um die Absorption von sichtbarem Licht durch das Siliziumsubstrat 110 zu vermeiden, da ein effizienter Emissionsbereich 112 des III-V-Bauelements 104 unter einer oberen Siliziumschicht möglicherweise nicht vorhanden ist. Daher gibt es eine Begrenzung der Bauelementedichte für die monolithische Prozesskonfiguration 100 von 1.
  • Abgesehen von der Begrenzung der Bauelementedichte bedeutet die erforderliche Emission oder Detektion des optoelektronischen III-V-Bauelements 104 auf der Oberseite, dass ein solches optoelektronisches III-V-Bauelement 104, das in dieser Side-by-Side-Konfiguration, wie in 1 gezeigt, eingeführt wird, eingeschränktere Gestaltungsanforderungen hat. In einer Ausführungsform, in der das Ill-V-Bauelement 104 eine III-V-Leuchtdiode (LED) ist, ist es beispielsweise erforderlich, den Epitaxieschichtstapel 106, der die LED-Struktur definiert, und die Kontaktmetallisierung 114 auf der Oberseite der LED so zu gestalten, dass so viel Licht 116 wie möglich nach oben gerichtet werden kann. Wie in 1 gezeigt, muss beispielsweise die Kontaktmetallisierung 114 zur LED eine Öffnung aufweisen, d. h. ein Fenster im elektrischen Kontakt, um die Übertragung von Licht 116 aus der LED zu ermöglichen. Das Fenster in der Kontaktmetallisierung 114 wird durch eine Draufsicht 117 einer ringförmigen Form des Kontakts 114 veranschaulicht, wie in 1 dargestellt. Diese Notwendigkeit führt zu einem Kompromiss zwischen einer effizienten Strominjektion über eine gesamte LED und der Menge an Licht 116, die von der Oberseite der LED übertragen werden kann. Darüber hinaus müssen die Back-End-Verbindungen in der integrierten Siliziumschaltung (nicht dargestellt) um den LED-Emissionsbereich 112 herum geführt werden, damit diese Verbindungen das emittierte Licht 116 nicht blockieren.
  • Die Bedeutung des oben beschriebenen Kompromisses zwischen Strominjektion und Lichtemission auf der Oberseite der LED hängt weitgehend von der Fähigkeit des Stroms ab, sich in der oberen p+-Halbleiterschicht 118 der Ill-V-Bauelementeschichten 106 seitlich auszubreiten. In einer Ausführungsform, in der das III-V-Bauelement eine GaN-LED ist, ist die obere p+-GaN-Schicht typischerweise mit Magnesium (Mg) dotiert und hat im Vergleich zu n+-GaN oder einem Metall einen hohen lateralen Widerstand. Daher ist es in diesem Fall von erheblichem Nachteil, wenn die Metallisierung auf der Oberseite der GaN-LED entfällt. Daher führt die Side-by-Side-Konfiguration 100 des Standes der Technik sowohl zu einer Ineffizienz der LED als auch zu einer reduzierten, suboptimalen Bauelementedichte. Es ist daher wünschenswert, ein Verfahren zur Herstellung eines Halbleiterbauelements und eines Halbleiterbauelements bereitzustellen, das die oben genannten Probleme angeht und/oder eine nützliche Alternative bietet.
  • Darüber hinaus werden andere wünschenswerte Merkmale und Eigenschaften aus der nachfolgenden detaillierten Beschreibung und den beigefügten Ansprüchen in Verbindung mit den beigefügten Zeichnungen und diesem Hintergrund der Offenbarung ersichtlich.
  • Zusammenfassung
  • Aspekte der vorliegenden Anwendung beziehen sich auf ein Verfahren zur Herstellung eines Halbleiterbauelements und auch das Halbleiterbauelement, insbesondere ein Halbleiterbauelement, das eine elektrisch leitfähige Zwischenschicht enthält, die zwischen einer CMOS-Bauelementschicht und einer Ill-V-Bauelementschicht gebildet wird.
  • Gemäß einem ersten Aspekt wird ein Verfahren zur Herstellung eines Halbleiterbauelements bereitgestellt, das Folgendes umfasst: (i) Ausbilden einer III-V-Halbleitermaterialschicht, die eine Substratschicht und eine an der Substratschicht angebrachte Bauelementeschicht umfasst; und (ii) Ausbilden einer elektrisch leitfähigen Zwischenschicht auf der Bauelementeschicht vor dem Verbinden der elektrisch leitfähigen Zwischenschicht mit einer teilweise bearbeiteten CMOS-Bauelementeschicht mit mindestens einem Transistor.
  • Durch Ausbilden der elektrisch leitfähigen Zwischenschicht auf der Bauelementeschicht vor dem Verbinden der elektrisch leitfähigen Zwischenschicht mit der teilweise berarbeiteten CMOS-Bauelementeschicht wird der Kontaktwiderstand eines III-V-Bauelements, das in der Bauelementeschicht der III-V-Halbleitermaterialschicht enthalten ist, verringert. Durch die Bildung der elektrisch leitfähigen Zwischenschicht kann das in der Ill-V-Bauelementeschicht enthaltene III-V-Bauelement aufgrund der hohen lateralen Leitfähigkeit der elektrisch leitfähigen Zwischenschicht unter der teilweise bearbeiteten CMOS-Schicht angeordnet (oder von dieser bedeckt) werden. Dies führt zu einer Erhöhung der Bauelementedichte des Halbleiterbauelements, das CMOS- und III-V-Bauelemente integriert. Insbesondere hat die ultimative Dichte einer Ill-V+CMOS-Schaltung eine Grenze, die durch die von den Silizium-CMOS-Bauelementen belegte Fläche und die von den für die Verbindung der CMOS-Bauelemente mit den III-V-Bauelementen erforderlichen Zwischenverbindungen belegte Fläche definiert ist. Dabei wird davon ausgegangen, dass das III-V-Bauelement nur wenig Platz beansprucht. In Bezug auf die in 1 dargestellte Side-by-Side-Konfiguration 100 des Standes der Technik trifft die Annahme eines vernachlässigbaren Platzbedarfs des III-V-Bauelements nicht zu. Im Gegensatz dazu ermöglicht das vorliegende Verfahren, wie oben beschrieben, dass das III-V-Bauelement in der III-V-Bauelementeschicht unter der teilweise bearbeiteten CMOS-Schicht angeordnet wird, so dass die effektive Fläche für die Ill-V+CMOS-Schaltung nur die Silizium-CMOS-Fläche und die Fläche für die Verbindungen umfasst, um die ultimative Dichte für eine Ill-V+CMOS-Bauelementeschaltung zu erreichen.
  • Außerdem können mit einer höheren Bauelementedichte niedrigere Kosten für integrierte Schaltungen erzielt werden. Dies liegt daran, dass mit einer höheren Bauelementedichte mehr Chips pro Wafer hergestellt werden können, wodurch die Herstellungskosten für jede integrierte Schaltung sinken. Darüber hinaus bietet die Bildung der elektrisch leitfähigen Zwischenschicht einen höheren Freiheitsgrad bei der Gestaltung des Layouts der Back-End-Verbindungen, da das in der III-V-Bauelementeschicht enthaltene III-V-Bauelement unterhalb der teilweise bearbeiteten CMOS-Schicht angeordnet werden kann. Einzelheiten zum Layout und wie zumindest einige dieser Vorteile erreicht werden, werden im Folgenden in Bezug auf 2 erläutert.
  • Das Verfahren kann das Verbinden der elektrisch leitfähigen Zwischenschicht auf die teilweise bearbeitete CMOS-Bauelementeschicht umfassen.
  • Die Bildung der III-V-Halbleiterschicht kann die epitaktische Abscheidung der Bauelementeschicht auf der Substratschicht umfassen.
  • Die Bauelementeschicht kann ein optoelektronisches Bauelement mit einer oberen Bauelementeschicht, einer unteren Bauelementeschicht und einem aktiven optischen Bereich zwischen der oberen Bauelementeschicht und der unteren Bauelementeschicht enthalten, wobei die untere Bauelementeschicht an der Substratschicht befestigt ist und der Lichtdurchgang über die untere Bauelementeschicht erfolgt.
  • Die Substratschicht kann aus einem lichtdurchlässigen Substrat bestehen.
  • Das Verfahren kann das Entfernen der Substratschicht umfassen, nachdem die CMOS-Bauelementeschicht mit der elektrisch leitfähigen Zwischenschicht verbunden wurde.
  • Das Verfahren kann das Verbinden eines lichtdurchlässigen Substrats mit der unteren Bauelementoberfläche des optoelektronischen Bauelements nach dem Entfernen der Substratschicht umfassen. Nach dem Entfernen der Substratschicht dient das lichtdurchlässige Substrat als strukturelle Unterstützung für das Halbleiterbauelement und ermöglicht den Durchgang von Licht durch die untere Bauelementoberfläche.
  • Das Verfahren kann das Bilden von Durchkontaktierungen und Metallleitungen umfassen, um den mindestens einen Transistor der CMOS-Bauelementeschicht mit dem optoelektronischen Bauelement elektrisch zu verbinden.
  • Das Verfahren kann das Aufbringen eines Verbindungsmaterials auf die elektrisch leitfähige Zwischenschicht vor dem Verbinden der CMOS-Bauelementeschicht auf die elektrisch leitfähige Zwischenschicht umfassen, und das Verfahren kann das chemisch-mechanische Polieren des Verbindungsmaterials umfassen. Das Abscheiden eines Verbindungsmaterials und das chemisch-mechanische Polieren des Verbindungsmaterials verbessert vorteilhaft die Haftung zwischen der CMOS-Bauelementeschicht und der elektrisch leitfähigen Zwischenschicht, wenn die CMOS-Bauelementeschicht mit der elektrisch leitfähigen Zwischenschicht verbunden wird.
  • Die elektrisch leitfähige Zwischenschicht kann Indiumzinnoxid enthalten.
  • Gemäß einem zweiten Aspekt wird ein Halbleiterbauelement bereitgestellt, wobei das Halbleiterbauelement Folgendes umfasst: eine teilweise bearbeitete CMOS-Bauelementschicht mit mindestens einem Transistor; eine Ill-V-Halbleitermaterialschicht, die eine Substratschicht und eine an der Substratschicht angebrachte Bauelementeschicht umfasst; und eine elektrisch leitfähige Zwischenschicht, die an der teilweise bearbeiteten CMOS-Bauelementeschicht und der Bauelementeschicht angebracht und zwischen diese eingebettet ist.
  • Die Bauelementeschicht kann ein optoelektronisches Bauelement mit einer oberen Bauelementeschicht, einer unteren Bauelementeschicht und einem aktiven optischen Bereich zwischen der oberen Bauelementeschicht und der unteren Bauelementeschicht umfassen, wobei die untere Bauelementeschicht an der Substratschicht befestigt ist und der Lichtdurchgang über die untere Bauelementeschicht erfolgt.
  • Die Substratschicht kann ein lichtdurchlässiges Substrat enthalten. Das lichtdurchlässige Substrat dient der strukturellen Unterstützung des Halbleiterbauelements und ermöglicht den Durchgang von Licht durch die untere Bauelementoberfläche.
  • Es ist zu beachten, dass Merkmale, die sich auf einen Aspekt beziehen, auch auf die anderen Aspekte anwendbar sein können. Ausführungsformen stellen daher ein Verfahren zur Herstellung eines Halbleiterbauelements bereit, das die Bildung der elektrisch leitfähigen Zwischenschicht auf der Bauelementeschicht der III-V-Halbleitermaterialschicht vor dem Verbinden der elektrisch leitfähigen Zwischenschicht auf die teilweise bearbeitete CMOS-Bauelementeschicht umfasst. Dadurch wird vorteilhafterweise ein geringerer Kontaktwiderstand für das III-V-Bauelement in der Bauelementeschicht der Ill-V-Halbleitermaterialschicht erreicht. Durch die Bildung der elektrisch leitfähigen Zwischenschicht kann das in der III-V-Bauelementeschicht enthaltene III-V-Bauelement aufgrund der hohen lateralen Leitfähigkeit (z. B. weniger als 100 Ohm/sq) der elektrisch leitfähigen Zwischenschicht unterhalb der teilweise bearbeiteten CMOS-Schicht angeordnet werden. Dies führt zu einer Erhöhung der Bauelementedichte des Halbleiterbauelements, das CMOS- und III-V-Bauelemente integriert. Darüber hinaus können mit einer erhöhten Bauelementedichte niedrigere Kosten für integrierte Schaltungen erzielt werden. Darüber hinaus bietet die Bildung der elektrisch leitfähigen Zwischenschicht einen höheren Freiheitsgrad bei der Gestaltung des Layouts der Back-End-Verbindungen, da das in der Ill-V-Bauelementeschicht enthaltene III-V-Bauelement unterhalb der teilweise bearbeiteten CMOS-Schicht angeordnet werden kann.
  • Figurenliste
  • Die Ausführungsformen werden nun beispielhaft anhand der folgenden Zeichnungen beschrieben, in denen:
    • 1 zeigt eine schematische Struktur einer Side-by-Side-Konfiguration für die monolithische Integration von III-V- und CMOS-Bauelementen nach dem Stand der Technik;
    • 2 zeigt eine schematische Struktur eines Halbleiterbauelements, das CMOS- und III-V-Bauelemente gemäß einer ersten Ausführungsform integriert, wobei eine elektrisch leitfähige Zwischenschicht zwischen einer teilweise bearbeiteten CMOS-Bauelementeschicht und einer Bauelementeschicht der III-V-Halbleitermaterialschicht gebildet wird;
    • 3 zeigt eine schematische Struktur eines Halbleiterbauelements, das CMOS- und III-V-Bauelemente gemäß einer zweiten Ausführungsform integriert, wobei das III-V-Bauelement eine lichtemittierende Diode (LED) ist und mindestens eine Substratschicht der Ill-V-Halbleitermaterialschicht entfernt wurde, damit Licht von einer Unterseite des Halbleiterbauelements entweichen kann;
    • 4 zeigt eine schematische Struktur eines Halbleiterbauelements, das CMOS- und III-V-Bauelemente integriert, ähnlich der von 3, wobei jedoch die Substratschicht der Ill-V-Halbleitermaterialschicht durch ein lichtdurchlässiges Substrat ersetzt wird, anstatt sie zu entfernen, gemäß einer dritten Ausführungsform;
    • 5 ist ein Flussdiagramm, das die Schritte eines Verfahrens zur Herstellung der Halbleiterbauelemente der 2 bis gemäß4 einer Ausführungsform zeigt;
    • 6 zeigt eine Draufsicht auf ein Schaltungslayout, das der in 1 dargestellten Side-by-Side-Konfiguration entspricht;
    • 7 zeigt eine Draufsicht auf ein Schaltungslayout gemäß einer Ausführungsform, die Konfigurationen der Halbleiterbauelemente der 2 bis 4 enthält; und
    • 8 zeigt ein elektronenmikroskopisches (EM) Querschnittsbild eines tatsächlich hergestellten Halbleiterbauelements, wobei das Halbleiterbauelement eine ähnliche Struktur wie in 2 aufweist.
  • Ausführliche Beschreibung
  • Beispielhafte Ausführungsformen betreffen ein Verfahren zur Herstellung eines Halbleiterbauelements und auch das Halbleiterbauelement, insbesondere ein Halbleiterbauelement, das eine elektrisch leitfähige Zwischenschicht enthält, die zwischen einer CMOS-Bauelementschicht und einer III-V-Bauelementschicht ausgebildet ist.
  • Die 2 zeigt eine schematische Struktur 200 eines Halbleiterbauelements 202, das CMOS- und III-V-Bauelemente gemäß einer ersten Ausführungsform integriert. Je nach spezifischem Typ und/oder Anwendung des Ill-V-Bauelements, das in das Halbleiterbauelement integriert ist, gibt es Variationen der Struktur des Halbleiterbauelements 202, die in Bezug auf die 3 und 4 erläutert werden. In allen 2 bis 4 ist die Back End Metallisierung aus Gründen der Übersichtlichkeit nicht dargestellt.
  • Das Halbleiterbauelement 202 umfasst eine teilweise bearbeitete CMOS-Bauelementschicht 204 mit mindestens einem Transistor 205 und einer III-V-Halbleitermaterialschicht206. In der vorliegenden Ausführungsform umfasst die teilweise bearbeitete CMOS-Bauelementeschicht 204 Silizium-CMOS-Front-End-Transistoren, die auf einem Si(100)-Substrat ausgebildet sind und eine Dicke von etwa 1000 nm haben, obwohl auch andere Arten von CMOS-Bauelementen in der teilweise bearbeiteten CMOS-Bauelementeschicht 204 mit einer anderen Dicke enthalten sein können. Die III-V-Halbleitermaterialschicht 206 umfasst eine Substratschicht 208 und eine an der Substratschicht 208 befestigte Bauelementeschicht 210. In einer Ausführungsform wird die Bauelementeschicht epitaktisch auf der Substratschicht 208 abgeschieden, z. B. durch Molekularstrahlepitaxie (MBE) oder metallorganische chemische Gasphasenabscheidung (MOCVD). Die Substratschicht 208 besteht in der vorliegenden Ausführungsform aus einem Silizium-(Si)-(111)-Substrat, obwohl auch andere CMOS-kompatible Substrate verwendet werden können. Das Si(111)-Substrat ist etwa 725µm dick. In der vorliegenden Ausführungsform, wie in 2 dargestellt, umfasst das Halbleiterbauelement 202 optional auch eine Pufferschicht 212, die zwischen der Substratschicht 208 und der Bauelementeschicht 210 liegt. Die Pufferschicht 212 dient dazu, die Ausbreitung von Defekten zu verringern, die z. B. infolge von Gitterfehlanpassungen zwischen der Substratschicht 208 und der Bauelementeschicht 210 entstehen. Die Pufferschicht 212 wird üblicherweise in III-V-auf-Silizium-Substraten verwendet, z. B. in einer GaN-basierten Bauelementeschicht auf einem Siliziumsubstrat, und zwar aufgrund der unterschiedlichen Kristallgitterkonstanten dieser Schichten. Beispielsweise kann die Pufferschicht 212 in einem GaN-auf-Silizium-Substrat Unterpufferschichten 214, 216 enthalten, wie eine abgestufte AIGaN-Pufferschicht 214 und einen undotierten GaN-Puffer 216. In einem anderen Beispiel kann für ein GaAsauf-Silizium-Substrat eine Ge/GaAs-Pufferschicht 212 verwendet werden. In anderen Ausführungsformen ist eine Pufferschicht 212 nicht erforderlich, so dass die Substratschicht 208 direkt mit der Bauelementeschicht 210 verbunden werden kann.
  • Die Bauelementeschicht 210 enthält ein III-V-Bauelement 217. Das III-V-Bauelement 217 kann ein elektronisches Bauelement oder ein optoelektronisches Bauelement sein. Ein elektronisches III-V-Bauelement und ein optoelektronisches III-V-Bauelement können eine ähnliche Bauelementestruktur aufweisen, mit der Ausnahme, dass das optoelektronische III-V-Bauelement, das Licht empfängt und überträgt, zumindest einen teilweise unblockierten aktiven optischen Bereich zum Aussenden und/oder Empfangen von Licht benötigt. In der vorliegenden Ausführungsform, wie in 2 gezeigt, umfasst das III-V-Bauelement 217 eine aktive Schicht 218, die zwischen einer oberen Bauelement-Elektrodenschicht 220 und einer unteren Bauelement-Elektrodenschicht 222 gebildet wird. Wie in 2 gezeigt, umfasst die aktive Schicht 218 mehrere Materialschichten, z. B. eine aktive elektronische Schicht für ein elektronisches Bauelement (z. B. einen Heterojunction-Bipolartransistor (HBT) oder einen Transistor mit hoher Elektronenbeweglichkeit (HEMT)) oder eine aktive optoelektronische Schicht für ein optoelektronisches Bauelement (z. B. eine lichtemittierende Diode oder einen Laser). In einer Ausführungsform, in der das III-V-Bauelement ein GaAs-HBT ist, können die obere Bauelemente-Elektrodenschicht 220 und die untere Bauelemente-Elektrodenschicht 222 jeweils eine n-dotierte GaAs-Schicht enthalten. Die obere Bauelementeelektrodenschicht 220 bildet daher eine obere Bauelementoberfläche 224 und die untere Bauelementeelektrodenschicht 222 bildet eine untere Bauelementoberfläche 226. Wie in 2 dargestellt, sind die obere Bauelementoberfläche 224 und die untere Bauelementoberfläche 226 der vorliegenden Ausführungsform ebene Oberflächen. Bei der vorliegenden Ausführungsform, bei der die Substratschicht 208 das Si(111)-Substrat enthält, das nicht optisch transparent ist, enthält das III-V-Bauelement 217 ein elektronisches Bauelement, das kein Licht empfangen und/oder aussenden muss. Wie ein Fachmann jedoch weiß, bedeutet die Tatsache, dass die Zwischenverbindungen (z. B. Wolframstecker/-pads 232) nicht durch die CMOS-Bauelementeschicht 204 blockiert werden, dass es Lücken zwischen der CMOS-Bauelementeschicht 204 und den Zwischenverbindungen geben kann, selbst wenn die Substratschicht 208 das Si(111)-Substrat enthält und das Ill-V-Bauelement vollständig unter der CMOS-Bauelementeschicht 204 liegt. Daher kann auch in diesem Fall Licht aus diesen Lücken gestreut werden. So ist es möglich, dass in einigen Ausführungsformen, selbst wenn die Substratschicht 208 das Si(111)-Substrat enthält, das III-V-Bauelement 217 ein optoelektronisches Bauelement enthält. Die Lichtemission ist in diesen Ausführungsformen zwar geringer, kann aber für bestimmte Anwendungen immer noch ausreichend sein (z. B. wenn das Licht als Indikator oder für schwache Beleuchtung verwendet wird). In einer anderen Ausführungsform umfasst die Substratschicht 208 der III-V-Halbleiterschicht 206 ein lichtdurchlässiges oder optisch transparentes Substrat. In dieser Ausführungsform kann das III-V-Bauelement 217 ein optoelektronisches Bauelement enthalten, da Licht durch das lichtdurchlässige oder optisch transparente Substrat an der Unterseite des III-V-Bauelements 217 emittiert oder empfangen werden kann. Ausführungsformen, bei denen die III-V-Bauelementeschicht 210 ein optoelektronisches III-V-Bauelement, wie z. B. eine LED, umfasst, werden in Bezug auf die 3 und 4 unten erörtert.
  • Wie in 2 dargestellt, wird eine elektrisch leitfähige Zwischenschicht 228 an der Bauelementeschicht 210 angebracht und zwischen der teilweise bearbeiteten CMOS-Bauelementeschicht 204 und der Bauelementeschicht 210 eingefügt. Diese elektrisch leitfähige Zwischenschicht 228 wird über der Bauelementeschicht 210 angebracht, bevor die Front-End-CMOS-Schicht 204 auf die Ill-V-Halbleitermaterialschicht 206 übertragen wird, da es nicht möglich ist, die elektrisch leitfähige Zwischenschicht 228 seitlich auszubilden, sobald die Front-End-CMOS-Schicht 204 vorhanden ist, da es für den Rest des Herstellungsprozesses keinen Prozesszugang zur Ill-V-Bauelementeschicht 210 in Bereichen gibt, in denen die Front-End-CMOS-Schicht 204 verbleibt. Obwohl die elektrisch leitfähige Zwischenschicht 228 in 2 als eine einzige Schicht dargestellt ist, kann die elektrisch leitfähige Zwischenschicht 228 auch mehrere leitfähige Schichten umfassen. Die elektrisch leitfähige Zwischenschicht 228 kann aus einem Metall oder einem leitfähigen Oxid wie Indium-Zinn-Oxid (ITO) oder einer Kombination aus beidem bestehen.
  • In der vorliegenden Ausführungsform wird ein Verbindungsmaterial 230, wie z. B. Siliziumdioxid (SiO2), auf die elektrisch leitfähige Zwischenschicht 228 aufgebracht, bevor die teilweise bearbeitete CMOS-Bauelementeschicht 204 mit der elektrisch leitfähigen Zwischenschicht 228 verbunden wird. Das Verbindungsmaterial 230 kann chemisch-mechanisch poliert werden, bevor die teilweise bearbeitete CMOS-Bauelementeschicht 204 mit der elektrisch leitfähigen Zwischenschicht 228 verbunden wird. Das Verbindungsmaterial 230 kann eine Dicke von etwa 500 nm haben.
  • Sobald die teilweise bearbeitete CMOS-Bauelementeschicht 204 mit der III-V-Halbleitermaterialschicht 206 verbunden ist (siehe 2), kann auf jeder der oberen und unteren Bauelementeelektrodenschichten 220, 222 ein leitfähiger Stecker 232 (z. B. Wolframstecker) zur elektrischen Kontaktierung des Ill-V-Bauelements 217 gebildet werden. Eine obere Fläche dieser leitfähigen Stecker 232 ist annähernd koplanar mit den Silizium-CMOS-Front-End-Transistoren der teilweise bearbeiteten CMOS-Bauelementeschicht 204, wie in 2 gezeigt. Das integrierte Halbleiterbauelement 202 kann dann mit einem anderen isolierenden Material 234 (z. B. SiO2) eingekapselt werden. Eine typische Dicke dieses Isoliermaterials 234, das über der CMOS-Bauelementeschicht 204 gebildet wird, beträgt etwa 800 nm. Back-End-Silizium-CMOS-Prozesse können durchgeführt werden, um den mindestens einen Transistor 205 der CMOS-Bauelementeschicht 204 mit dem Ill-V-Bauelement 217 zu verbinden, um eine integrierte Schaltung zu bilden. So können beispielsweise Durchkontaktierungen und Metallleitungen gebildet werden, um den mindestens einen Transistor 205 der teilweise bearbeiteten CMOS-Bauelementeschicht 204 mit dem III-V-Bauelement 217 elektrisch zu verbinden. Dies kann die Bildung eines weiteren leitfähigen Steckers (z. B. eines Metallsteckers) entweder auf dem mindestens einen Transistor 205 oder auf dem leitfähigen Stecker umfassen, der die Bauelementeelektrodenschichten 220, 222 des III-V-Bauelements 217 elektrisch kontaktiert.
  • Wie in 2 dargestellt, kann ein wesentlicher Teil der III-V-Bauelementeschicht 210 mit der teilweise bearbeiteten CMOS-Bauelementeschicht 204 überlappt werden. Mit anderen Worten, es kann eine höhere Bauelementedichte erreicht werden als bei der zuvor in 1 gezeigten Side-by-Side-Konfiguration. Dieser Vorteil wird durch die elektrisch leitfähige Zwischenschicht 228 erreicht, die zwischen der teilweise bearbeiteten CMOS-Bauelementeschicht 204 und der Ill-V-Bauelementeschicht 210 gebildet wird, wobei eine hohe laterale Leitfähigkeit der elektrisch leitfähigen Zwischenschicht 228 es ermöglicht, dass die gebildeten leitfähigen Stecker 232 einen kleinen Bereich des Ill-V-Bauelements kontaktieren, der sich über den Rand der CMOS-Bauelementeschicht 204 hinaus erstreckt. Der Rest des Ill-V-Bauelements kann sich dann unterhalb der CMOS-Bauelementeschicht 204 befinden.
  • 3 zeigt eine schematische Struktur 300 eines Halbleiterbauelements 302, das CMOS- und III-V-Bauelemente gemäß einer zweiten Ausführungsform integriert. Ähnliche Merkmale sind mit der gleichen numerischen Referenz gekennzeichnet. Die in 3 gezeigte zweite Ausführungsform des Halbleiterbauelements 302 hat eine ähnliche Struktur wie das in 2 gezeigte Halbleiterbauelement 202, mit Ausnahme der Entfernung der Substratschicht 208.
  • In der vorliegenden Ausführungsform ist das III-V-Bauelement 304 des Halbleiterbauelements 302 ein optoelektronisches Bauelement wie eine lichtemittierende Diode (LED). In diesem Fall kann die aktive Schicht 306 des III-V-Bauelements 304, die zwischen der oberen Bauelemente-Elektrodenschicht 308 und der unteren Bauelemente-Elektrodenschicht 310 gebildet wird, eine aktive optische Schicht enthalten, die eine Vielzahl von Quantenmulden zum Emittieren von Licht umfasst. Ein Beispiel für eine Vielzahl von Quantenmulden sind mehrere abwechselnde Schichten aus (AI)GaN- und InGaN-Schichten. In dieser Ausführungsform enthält die obere Bauelemente-Elektrodenschicht 308 eine p-dotierte GaN-Schicht, wie z. B. eine Mgdotierte GaN-Schicht, und die untere Bauelemente-Elektrodenschicht 310 enthält eine n-dotierte GaN-Schicht, wie z. B. eine Si-dotierte GaN-Schicht. Die obere Bauelemente-Elektrodenschicht 308 bildet daher eine obere Bauelementoberfläche und die untere Bauelemente-Elektrodenschicht 310 bildet eine untere Bauelementoberfläche, wobei die aktive optische Schicht 306 einen aktiven optischen Bereich für das Halbleiterbauelement bildet. Obwohl in dieser Ausführungsform ein GaN-basiertes Bauelement verwendet wird, können auch andere III-V-Halbleiterbauelemente verwendet werden, z. B. GaAs-basierte Bauelemente.
  • Bei der vorliegenden Ausführungsform, bei der das III-V-Bauelement 304 ein optoelektronisches Bauelement ist, wurde die Substratschicht 208 entfernt, damit Licht 312 von dem III-V-Bauelement 304 (z. B. von dem aktiven optischen Bereich des III-V-Bauelements 304) über die untere Bauelementoberfläche 226 von einer Unterseite 314 des Halbleiterbauelements 302 übertragen werden kann. In der vorliegenden Ausführungsform ist eine Oberseite 316 des Halbleiterbauelements 302 mit einem Trägerwafer oder einer Trägerstruktur (nicht dargestellt) verbunden, um die Struktur 300 mechanisch zu unterstützen. Der Trägerwafer ist über einer Oberseite der Back-End-Metallisierung bzw. der Zwischenverbindungen (in 3 nicht dargestellt) gebondet, die für die elektrische Verbindung der CMOS- und III-V-Bauelemente gebildet werden. Bei der Herstellung von Chips aus der Struktur 300 muss ein Wafer (z. B. mit einem Durchmesser von 200 mm), der die Struktur 300 enthält, in einzelne Chips (z. B. mehrere mm × mehrere mm) zerlegt werden. Da diese einzelnen Chips viel kleiner sind, kann der Trägerwafer dünner werden. Bei Ausführungen, bei denen die Chips auf einen Halter/PCB montiert werden, kann der Rest des Trägerwafers vollständig entfernt werden.
  • Ferner ist in der vorliegenden Ausführungsform, in der das Ill-V-Bauelement 304 ein optoelektronisches Bauelement wie eine LED ist, ein höherer Freiheitsgrad bei der Gestaltung eines Layouts der Back-End-Verbindungen (in der Figur nicht dargestellt3) möglich, da bei der Gestaltung des Layouts der Back-End-Verbindungen nicht mehr die mit der Lichtemission des III-V-Bauelements 304 verbundenen Probleme berücksichtigt werden müssen (z. B. ob die Back-End-Verbindungen die Lichtemission des III-V-Bauelements 304 blockieren können). Darüber hinaus kann die gesamte Unterseite 314 des Halbleiterbauelements 302 für die Übertragung von Licht genutzt werden, wodurch sich die effektive optische Fläche des III-V-Bauelements vergrößert.
  • 4 zeigt eine schematische Struktur 400 eines Halbleiterbauelements 402, das CMOS- und III-V-Bauelemente ähnlich wie in 3 integriert, wobei jedoch die Substratschicht 208 gemäß einer dritten Ausführungsform durch ein lichtdurchlässiges Substrat 404 ersetzt wird, anstatt sie zu entfernen. Wie in 4 dargestellt, ist das lichtdurchlässige Substrat 404 über die Pufferschicht 212 mit einer unteren Bauelementoberfläche 405 des III-V-Bauelements 406 verbunden. In einer anderen Ausführungsform, in der keine Pufferschicht 212 vorhanden ist, wird das lichtdurchlässige Substrat 404 direkt an die untere Bauelementoberfläche 405 gebondet. In beiden Fällen gilt das lichtdurchlässige Substrat 404 als an die untere Bauelementoberfläche 405 gebondet.
  • Das lichtdurchlässige Substrat 404 kann ein Glassubstrat oder eine andere Art von optisch transparentem Substrat sein. In diesem Fall kann Licht 408 durch das lichtdurchlässige Substrat 404 an einer Unterseite 410 des Halbleiterbauelements 402 übertragen werden. Bei einer Ausführungsform, bei der das III-V-Bauelement 406 ein Photodetektor ist, kann Licht jeder Wellenlänge von der Unterseite 410 direkt auf den Photodetektor auftreffen, da die Substratschicht 208 der Ausführungsform von 2 entfernt wurde. Bei der Ausführungsform von 2, bei der die Substratschicht 208 ein Siliziumsubstrat ist, bedeutet die Entfernung des Siliziumsubstrats, dass Photonen mit einer Energie, die höher ist als die Energie der Siliziumbandlücke (~1,1 eV), übertragen werden können.
  • In einer Ausführungsform, in der das III-V-Bauelement 406 eine Diode ist, die Licht emittieren und detektieren kann, ermöglicht ein zusätzlicher Vorteil der monolithischen Integration, dass die CMOS-Schaltung der CMOS-Bauelementeschicht 204 zwischen der Implementierung eines Treiberstroms durch die Diode 406 und der Detektion eines Stroms in der Diode 406 umschalten kann. Somit kann eine Diodenanordnung sowohl als Detektor als auch als Emitter fungieren, da die CMOS-Schaltung für jeden Modus neu konfiguriert werden kann.
  • Die in 4 gezeigte Struktur 400 kann auf der Grundlage der Struktur 300 von 3 hergestellt werden. Wie in 3 beschrieben, umfasst die Struktur 300 von 3 den Trägerwafer (nicht dargestellt), der an der oberen Oberfläche 316 des Halbleiterbauelements 302 befestigt ist. Die Trägerwafer ist an der oberen Oberfläche 316 befestigt, um der Struktur 300 vor dem Entfernen des Substrats 208 mechanische Festigkeit zu verleihen. In der vorliegenden Ausführungsform, wie in 4 gezeigt, ist ein Ausgangspunkt für die Herstellung der Struktur 400 daher das Vorhandensein eines Trägerwafers, der an einer oberen Oberfläche 412 der Struktur 400 befestigt ist, und das Fehlen des Substrats 208 in der Struktur 400. Wie oben beschrieben, wird das lichtdurchlässige Substrat 404 dann an die untere Bauelementoberfläche 405 des III-V-Bauelements 406 gebondet, um die Struktur 400 zu bilden, wie in 4 dargestellt. Sobald das lichtdurchlässige Substrat 404 an die untere Bauelementoberfläche 405 gebondet ist, kann der zuvor an der oberen Oberfläche 412 befestigte Trägerwafer entfernt werden oder beibehalten werden. Ähnlich wie bei der in 3 gezeigten Ausführungsform ist auch bei der in 4 gezeigten Ausführungsform die erreichbare Bauteildichte höher als bei der in 1 gezeigten Side-by-Side-Konfiguration. Ferner hat die vorliegende Ausführungsform von 4 ähnliche Vorteile wie die Ausführungsform gemäß 3, wie z. B. die Verringerung der Kontaktwiderstände zum III-V-Bauelement 406 und die Bereitstellung einer größeren effektiven optisch aktiven Fläche durch die Unterseite 410 des Halbleiterbauelements 402.
  • Obwohl in den 2, 3 und 4 nur zwei Kontakte (z.B. Source- und Drain-Kontakte) des III-V-Bauelements 217, 304, 406 dargestellt sind, können ein oder mehrere zusätzliche Kontakte (z.B. ein Gate-Kontakt) für das III-V-Bauelement 217, 304, 406 ausgebildet werden.
  • 5 ist ein Flussdiagramm, das die Schritte eines Verfahrens 500 zur Herstellung der Halbleiterbauelemente 202, 302, 402 der 2 bis 4 gemäß einer Ausführungsform zeigt. Insbesondere haben alle Halbleiterbauelemente 202, 302, 402 einen ähnlichen Prozessablauf von Schritt 502 bis Schritt 512. Die Herstellung des Halbleiterbauelements 302 aus 3 wird jedoch mit einem Schritt 514 fortgesetzt, und die Herstellung des Halbleiterbauelements 402 aus 4 wird mit dem Schritt 514 und einem Schritt 516 fortgesetzt. Der Unterschied zwischen diesen verschiedenen Ausführungsformen wird in der folgenden Beschreibung deutlich gemacht.
  • In Schritt 502 wird eine Ill-V-Halbleitermaterialschicht 206 gebildet, die eine Substratschicht 208 und eine an der Substratschicht 208 befestigte Bauelementeschicht 210 umfasst. Das Bilden des III-V-Halbleitermaterials umfasst das epitaktische Abscheiden der Bauelementeschicht 210 auf der Substratschicht 208. Die gebildete III-V-Bauelementeschicht 210 ist vorzugsweise von hoher Qualität und weist eine geringe Teilchen- und Defektdichte auf. In der vorliegenden Ausführungsform besteht die Substratschicht 208 aus einem Siliziumsubstrat und die III-V-Halbleiter-Bauelementeschicht 210 ist auf GaN-Basis, wobei die GaN-Bauelementeschicht 210 auf dem Siliziumsubstrat 208 unter Verwendung einer metallorganischen chemischen Gasphasenabscheidung (MOCVD) abgeschieden wird. Die III-V-Halbleitermaterialschicht 206 kann daher in der vorliegenden Ausführungsform als III-V-Halbleiter-auf-Si-Substrat betrachtet werden. Wie in Bezug auf die 2 bis 4 erörtert, umfasst die Bauelementeschicht 210 eine aktive Schicht 218, 306, die entweder eine elektrisch aktive Schicht oder eine optisch aktive Schicht des III-V-Bauelements 217, 304, 406 bilden kann. Getrennt davon wird ein CMOS-kompatibler Wafer durch einen Front-End-CMOS-Prozess geschickt. Der CMOS-kompatible Wafer umfasst in der vorliegenden Ausführungsform einen Silizium (Si)-Wafer, kann aber auch einen Germanium (Ge) -Wafer enthalten. Nach dem Front-End-CMOS-Prozess werden auf einer Oberfläche des CMOS-kompatiblen Wafers Bauelementestrukturen mit Transistoren und Isolationsbereichen gebildet. In diesem Stadium werden keine größeren Verbindungen zwischen den Bauelementen auf dem CMOS-kompatiblen Wafer hergestellt. An einer Oberseite des CMOS-kompatiblen Wafers (d. h. der Seite des CMOS-kompatiblen Wafers, auf der die Bauelementestrukturen gebildet werden) wird ein Handle-Wafer angebracht, bevor der CMOS-kompatible Wafer an der Unterseite (d. h. der Seite des Wafersubstrats) geätzt wird, um die teilweise bearbeitete CMOS-Bauelementeschicht 204 zu bilden. Bei der vorliegenden Ausführungsform wird die teilweise bearbeitete CMOS-Bauelementeschicht 204 auf eine Dicke von weniger als 1 µm, vorzugsweise auf etwa 800 nm, geätzt. Der Handle-Wafer bietet daher eine mechanische Stütze für die relativ dünne teilbearbeitete CMOS-Bauelementeschicht 204. Die Verfahren, die beim Ätzen der teilweise bearbeiteten CMOS-Bauelementeschicht 204 zum Einsatz kommen, werden hier der Kürze halber nicht näher erläutert, doch werden die relevanten Verfahren in dem US-Patent 10,049,947 erörtert, das hier in vollem Umfang einbezogen wird. Die teilweise bearbeitete CMOS-Bauelementeschicht 204 enthält mindestens einen Transistor 205.
  • In einem Schritt 504 wird eine elektrisch leitfähige Zwischenschicht 228 auf der Bauelementschicht 210 gebildet. Vorzugsweise hat die elektrisch leitfähige Zwischenschicht 228 eine elektrische Leitfähigkeit ähnlich der eines Metalls, so dass der laterale Widerstand der elektrisch leitfähigen Zwischenschicht 228 minimiert wird. Die elektrisch leitfähige Zwischenschicht 228 kann daher jedes elektrisch leitfähige Material enthalten, solange der laterale Widerstand der elektrisch leitfähigen Zwischenschicht 228 innerhalb eines akzeptablen Bereichs liegt (z. B. weniger als 100 Ohm/sq), um die Leistung des Ill-V-Bauelements 217, 304, 406 nicht zu beeinträchtigen. Die elektrisch leitfähige Zwischenschicht 228 kann eine oder mehrere Schichten aus Metallen, metallischen und/oder leitfähigen Oxiden wie Indiumzinnoxid (ITO) in beliebiger Kombination umfassen.
  • In einem Schritt 506 wird auf die elektrisch leitfähige Zwischenschicht 228 ein Verbindungsmaterial 230 aufgebracht. Das Verbindungsmaterial 230 beinhaltet in der vorliegenden Ausführungsform Siliziumdioxid (SiO2). In anderen Ausführungsformen kann das Verbindungsmaterial 230 ein oder mehrere andere geeignete Verbindungsmaterialien wie Aluminiumoxid (AlOx) und Siliziumnitrid (SiNx) umfassen. In einigen Ausführungsformen wird die elektrisch leitfähige Zwischenschicht 228 direkt mit der teilweise bearbeiteten CMOS-Bauelementeschicht 204 verbunden, ohne dass das Verbindungsmaterial 230 benötigt wird. In diesen Fällen werden der Schritt 506 und der darauf folgende Schritt 508 nicht durchgeführt.
  • In einem Schritt 508 wird das Verbindungsmaterial 230 chemisch-mechanisch poliert. Dadurch wird sichergestellt, dass eine ebene Oberfläche des Verbindungsmaterials 230 vor einem nachfolgenden Verbindungsprozess erreicht wird, um eine eventuelle Verbindungsfestigkeit zwischen der elektrisch leitfähigen Zwischenschicht 228 und der teilweise bearbeiteten CMOS-Bauelementeschicht 204 zu verbessern. In der vorliegenden Ausführungsform wird vor dem Verbinden der teilweise bearbeiteten CMOS-Bauelementeschicht 204 an die elektrisch leitfähige Zwischenschicht 228 über das Verbindungsmaterial 230 die teilweise bearbeitete CMOS-Bauelementeschicht 204 an einem Handle-Wafer befestigt, so dass die Oberfläche der teilweise bearbeiteten CMOS-Bauelementeschicht 204, auf der der mindestens eine Transistor 205 ausgebildet ist, dem Handle-Wafer zugewandt ist. In der vorliegenden Ausführungsform ist der Handle-Wafer derselbe Handle-Wafer wie derjenige, der zuvor an der teilweise bearbeiteten CMOS-Bauelementeschicht 204 angebracht wurde, wie im Schritt 502 beschrieben, so dass kein zusätzlicher Schritt erforderlich ist, um den Handle-Wafer in diesem Stadium anzubringen. In einer Ausführungsform kann ein Bindungsoxid und/oder -nitrid auch auf einer Unterseite der teilweise bearbeiteten CMOS-Bauelementeschicht 204 (d. h. auf einer dem Handle-Wafer in Bezug auf die teilweise bearbeitete CMOS-Bauelementeschicht 204 gegenüberliegenden Seite) abgeschieden werden.
  • In einem Schritt 510 wird die elektrisch leitfähige Zwischenschicht 228 mit der teilweise bearbeiteten CMOS-Bauelementeschicht 204 verbunden. In der vorliegenden Ausführungsform wird die teilweise bearbeitete CMOS-Bauelementeschicht 204 über das Verbindungsmaterial 230 mit der elektrisch leitfähigen Zwischenschicht 228 verbunden. Bei einer Ausführungsform, bei der eine weitere Bindungsoxid- oder Nitridschicht auf der Unterseite der teilweise bearbeiteten CMOS-Bauelementeschicht 204, wie oben beschrieben, abgeschieden wird, wird diese weitere Bindungsoxid- oder Nitridschicht mit dem auf der elektrisch leitfähigen Zwischenschicht 228 abgeschiedenen Verbindungsmaterial 230 verbunden, um die teilweise bearbeitete CMOS-Bauelementeschicht 204 mit der elektrisch leitfähigen Zwischenschicht 228 zu verbinden. In der vorliegenden Ausführungsform, bei der die teilweise bearbeitete CMOS-Bauelementeschicht 204 vor diesem Verbindungsschritt 510 an dem Griffsubstrat angebracht wird, wird das Griffsubstrat nach diesem Verbindungsschritt 510 entfernt. In einigen Ausführungsformen, wie oben beschrieben, wird die elektrisch leitfähige Zwischenschicht 228 direkt auf die teilweise bearbeitete CMOS-Bauelementeschicht 204 gebondet.
  • In einem Schritt 512 werden Durchkontaktierungen und Metallleitungen/-verbindungen gebildet, um den mindestens einen Transistor 205 der CMOS-Bauelementeschicht 204 mit dem Ill-V-Bauelement 217, 304, 406 elektrisch zu verbinden. In den vorliegenden Ausführungsformen, wie in den 2 bis 4 dargestellt, werden Kontaktstecker 232 (z. B. Wolframstecker) auf den Kontakten des Ill-V-Bauelements so ausgebildet, dass eine obere Fläche der Kontaktstecker 232 annähernd koplanar mit dem mindestens einen Transistor 205 ist, der auf der teilweise bearbeiteten CMOS-Bauelementeschicht 204 ausgebildet ist. Anschließend kann ein Back-End-CMOS-Prozess beginnen, um Verbindungen zwischen dem mindestens einen Transistor 205 der teilweise bearbeiteten CMOS-Bauelementeschicht 204 und den III-V-Bauelementen 217, 304, 406 herzustellen, um eine integrierte Schaltung zu bilden. Die Verbindungen können beispielsweise auf den Kontaktflächen des mindestens einen Transistors 205 und den Kontaktsteckern 232 der III-V-Bauelemente gebildet werden, um diese Bauelemente zu verbinden. Es können mehrere Ebenen von Metallen verwendet werden, um ein komplexes Netz von Verbindungen zwischen den III-V-Bauelementen und dem mindestens einen Transistor der CMOS-Bauelementeschicht 204 zu bilden.
  • Der Verfahrensablauf teilt sich hier für die in den 2 bis 4 dargestellten Halbleiterbauelemente auf. Die folgenden Schritte 514 und 516 beziehen sich auf Ausführungsformen, bei denen das III-V-Bauelement 304, 406 ein optoelektronisches Bauelement ist. Bei der Ausführungsform von 2 müssen die Schritte 514 und 516 nicht durchgeführt werden.
  • In Schritt 514 wird die Substratschicht 208 entfernt. Der Schritt 514 wird durchgeführt, nachdem die CMOS-Bauelementeschicht 204 im Schritt 510 an die elektrisch leitfähige Zwischenschicht 228 gebondet wurde. Bei den Ausführungsformen der 3 und 4 wird der vorliegende Schritt 514 durchgeführt, um die Substratschicht 208 zu entfernen, damit Licht 312, 408 von der Unterseite 314, 410 des Halbleiterbauelements 302, 402 übertragen und/oder empfangen werden kann. Vor dem Schritt 514 wird eine Oberseite 316, 412 des Halbleiterbauelements 302, 402 an einem Trägerwafer oder einer Trägerstruktur (nicht gezeigt) befestigt, um eine zusätzliche strukturelle Unterstützung zu bieten, da die Substratschicht 208 in diesen Ausführungsformen entfernt wird. Die Back-End-Zwischenverbindungen/Pads können durch den/die Trägerwafer oder - struktur an der Oberseite 316, 412 des Halbleiterbauelements 302, 402 erreicht werden, während Licht von der Unterseite 314, 410 des Halbleiterbauelements 302, 402 emittiert oder empfangen wird.
  • Der in 3 dargestellte Verfahrensablauf für das Halbleiterbauelement 302 endet in Schritt 514, in dem die Substratschicht 208 entfernt wird. Bei der Ausführungsform von 4 gibt es einen zusätzlichen Verfahrensschritt, um das lichtdurchlässige Substrat 404 mit der unteren Bauelementoberfläche des405 III-V-Bauelements 406 zu verbinden.
  • Im Schritt 516 wird das lichtdurchlässige Substrat 404 an die untere Bauelementoberfläche 405 des III-V-Bauelements 406 gebondet, nachdem die Substratschicht 208 im Schritt 514 entfernt wurde, wobei die untere Bauelementoberfläche 405 eine Oberfläche ist, die zuvor an der Substratschicht 208 befestigt wurde. Das lichtdurchlässige Substrat 404 ist ein optisch transparentes Substrat und kann ein Glassubstrat umfassen. In der in 4 gezeigten Ausführungsform ist die untere Bauelementoberfläche 405 zuvor über die Pufferschicht 212 mit der Substratschicht 208 verbunden worden. In diesem Fall ist das durchlässige Substrat 404 über die Pufferschicht 212 mit der unteren Bauelementoberfläche 405 des III-V-Bauelements 406 verbunden. In einer Ausführungsform, in der das Halbleiterbauelement 402 keine Pufferschicht 212 enthält, ist die untere Bauelementoberfläche 405 direkt mit der Substratschicht 208 verbunden. In diesem Fall ist das lichtdurchlässige Substrat 404 direkt an die untere Bauelementoberfläche 405 des III-V-Bauelements 406 gebondet. In beiden Fällen kann man sagen, dass das lichtdurchlässige Substrat 404 mit der unteren Bauelementoberfläche 405 verbunden ist und dass die untere Bauelementoberfläche 405 eine Oberfläche ist, die zuvor mit der Substratschicht 208 verbunden wurde. Optional kann ein Verbindungsmaterial wie ein Bindungsoxid oder ein Bindungsnitrid oder eine Kombination aus beiden vor dem Schritt 516 auf einer Unterseite des Ill-V-Bauelements 406 gebildet werden, um diesen Verbindungsprozessschritt zu unterstützen. In einer Ausführungsform kann auch ein anderes Verbindungsmaterial auf einer Oberfläche des lichtdurchlässigen Substrats 404 vor dem Schritt 516 gebildet werden, um eine Verbindungsfestigkeit des lichtdurchlässigen Substrats 404 mit der unteren Bauelementoberfläche 405 des III-V-Bauelements 406 zu verbessern. In diesem Fall wird das lichtdurchlässige Substrat 404 an die untere Bauelementoberfläche 405 des III-V-Bauelements 406 über das auf der Unterseite des III-V-Bauelements 406 gebildete Verbindungsmaterial und das andere auf der Oberfläche des lichtdurchlässigen Substrats 404 gebildete Verbindungsmaterial geklebt. Nach der Durchführung des Schritts 516 kann der/die an der Oberseite 410 des Halbleiterbauelements 402 angebrachte Trägerwafer oder -struktur optional entfernt werden, da das lichtdurchlässige Substrat 404 dem Halbleiterbauelement 402 eine ausreichende strukturelle Unterstützung bietet.
  • Die 6 und 7 zeigen, wie die Größe eines Pixel-Footprints durch eine Implementierung der vorliegenden Offenbarung reduziert werden kann, beispielsweise durch Verwendung der in 3 oder 4 gezeigten Ausführungsformen.
  • 6 zeigt eine Draufsicht auf ein Schaltungslayout 600 gemäß der Side-by-Side-Konfiguration, die im Stand der Technik von 1 verwendet wird. In dieser Konfiguration des Standes der Technik können die CMOS-Treiber 602 und die CMOS-Steuerschaltung 604 nicht über dem Pixel angeordnet werden, da die Side-by-Side-Konfiguration übernommen wird. In diesem Fall sind die LED-CMOS-Steuerschaltung 604 und die Treiber 602 neben der aktiven LED-Fläche 606 platziert, wodurch eine Gesamtfläche des Pixels von etwa 100µm × 100µm entsteht.
  • 7 zeigt eine Draufsicht auf ein Schaltungslayout 700 unter Verwendung der in 3 oder 4 gezeigten Ausführungsformen, das eine elektrisch leitfähige Zwischenschicht 228 zwischen der teilweise bearbeiteten CMOS-Bauelementeschicht 204 und der Bauelementeschicht der Ill-V-Halbleitermaterialschicht enthält. In dieser Ausführungsform ist das III-V-Bauelement 304, 406 ein optoelektronisches Bauelement wie eine LED, und das Pixel 706 enthält die CMOS-Treiber 702, die CMOS-Steuerschaltung 704 und den aktiven Bereich der LED. Wie in 7 gezeigt, kann die CMOS-Steuerschaltung 704 in der vorliegenden Ausführungsform auf dem LED-Pixelbereich 706 platziert werden, wodurch die Gesamtpixelfläche auf etwa 100 um × 70 um verringert und der Pixel-Footprint um etwa 30 % reduziert wird. Wie der Fachmann weiß, stellt das in 7 gezeigte Schaltungslayout 700 eine Ausführungsform dar. In einer anderen Ausführungsform kann die von den CMOS-Treibern und der CMOS-Steuerschaltung belegte Fläche ähnlich groß sein wie die aktive Fläche des III-V-Bauelements. In diesem Fall kann eine Verringerung des Pixel-Footprints um nahezu 50 % erreicht werden.
  • 8 zeigt ein elektronenmikroskopisches (EM) Querschnittsbild eines tatsächlich hergestellten Halbleiterbauelements, wobei das Halbleiterbauelement eine ähnliche Struktur wie in 2 aufweist. Wie in 8 dargestellt, umfasst das integrierte Halbleiterbauelement 802 eine CMOS-Bauelementschicht 804, eine III-V-Bauelementschicht 806 und eine Substratschicht 808. In diesem Beispiel ist die CMOS-Bauelementeschicht 804 eine Silizium-CMOS-Bauelementeschicht, die III-V-Bauelementeschicht 806 ist eine GaN-basierte Schicht mit einer GaN-LED, und die Substratschicht 808 umfasst ein Siliziumsubstrat. Die durch eine helle Linie dargestellte Schicht 810, die sich zwischen der Silizium-CMOS-Bauelementeschicht 804 und der III-V-Bauelementeschicht 806 befindet, ist eine elektrisch leitfähige Zwischenschicht 810. Darüber hinaus sind, wie in 8 gezeigt, auf dem integrierten Halbleiterbauelement 802 Schaltungszwischenverbindungen 812 ausgebildet, um die Silizium-CMOS-Bauelemente der Silizium-CMOS-Bauelementschicht 804 mit der GaN-LED der III-V-Bauelementschicht 806 zu verbinden. 8 zeigt insbesondere eine Anordnung der Silizium-CMOS-Bauelementeschicht 804, die auf dem GaN-LED-Bauelement angeordnet ist, um den in 7 gezeigten reduzierten Pixel-Footprint zu erreichen.
  • Alternative Ausführungsformen der Erfindung umfassen: (i) ein Teil einer Fläche (z.B. die Hälfte der Fläche) des Ill-V-Bauelements wird durch die teilweise bearbeitete CMOS-Bauelementeschicht bedeckt, während die übrige Fläche des III-V-Bauelements unbedeckt ist, und (ii) alle Kontakte (d.h. ein Source-Kontakt, ein Drain-Kontakt und/oder ein Gate-Kontakt) des Ill-V-Bauelements können auf der oberen Bauelementoberfläche 224 ausgebildet sein.
  • Für (i) oben, obwohl die Dichte einer Ill-V+CMOS-Bauelementeschaltung im Vergleich zu einer Ausführungsform, bei der sich das Ill-V-Bauelement unter der teilweise bearbeiteten CMOS-Bauelementeschicht befindet (z. B. wie in der Ausführungsform der 2, 3 und 4 gezeigt), möglicherweise nicht maximiert wird, wird die Dichte dennoch erhöht, während die Lichtextraktion von der oberen Bauelementoberfläche 224 weiterhin möglich ist. Dieser Kompromiss kann für bestimmte Anwendungen sinnvoll sein.
  • Obwohl nur bestimmte Ausführungsformen der vorliegenden Erfindung im Detail beschrieben wurden, sind viele Variationen gemäß den beigefügten Ansprüchen möglich. Es wird beispielsweise deutlich, dass bestimmte Verfahrensschritte, wie der Schritt 508, optional sind. Ferner können Merkmale, die in Bezug auf eine Ausführungsform beschrieben sind, in eine oder mehrere andere Ausführungsformen integriert werden und umgekehrt.
  • ZITATE ENTHALTEN IN DER BESCHREIBUNG
  • Diese Liste der vom Anmelder aufgeführten Dokumente wurde automatisiert erzeugt und ist ausschließlich zur besseren Information des Lesers aufgenommen. Die Liste ist nicht Bestandteil der deutschen Patent- bzw. Gebrauchsmusteranmeldung. Das DPMA übernimmt keinerlei Haftung für etwaige Fehler oder Auslassungen.
  • Zitierte Patentliteratur
    • US 10049947 [0043]

Claims (13)

  1. Verfahren zur Herstellung eines Halbleiterbauelements, umfassend (i) Ausbilden einer III-V-Halbleitermaterialschicht, die eine Substratschicht und eine an der Substratschicht befestigte Bauelementschicht umfasst; und (ii) Ausbilden einer elektrisch leitfähigen Zwischenschicht auf der Bauelementschicht bevor die elektrisch leitfähige Zwischenschicht mit einer teilweise bearbeiteten CMOS-Bauelementschicht mit mindestens einem Transistor verbunden wird.
  2. Verfahren nach Anspruch 1, das ferner Verbinden der leitfähigen Zwischenschicht mit der teilweise bearbeiteten CMOS-Bauelementschicht umfasst.
  3. Verfahren nach Anspruch 1 oder 2, wobei Ausbilden der III-V-Halbleitermaterialschicht epitaktisches Aufbringen der Bauelementschicht auf der Substratschicht umfasst.
  4. Verfahren nach einem vorhergehenden Anspruch, wobei die Bauelementschicht ein optoelektronisches Bauelement mit einer oberen Bauelementoberfläche, einer unteren Bauelementoberfläche und einem aktiven optischen Bereich zwischen der oberen Bauelementoberfläche und der unteren Bauelementoberfläche enthält, wobei die untere Bauelementoberfläche an der Substratschicht befestigt ist und Durchgang von Licht über die untere Bauelementoberfläche erfolgt.
  5. Verfahren nach Anspruch 4, wobei die Substratschicht ein lichtdurchlässiges Substrat enthält.
  6. Verfahren nach Anspruch 4, ferner umfassend Entfernen der Substratschicht, nachdem die CMOS-Bauelementschicht mit der elektrisch leitfähigen Zwischenschicht verbunden wurde.
  7. Verfahren nach Anspruch 6, ferner umfassend Verbinden eines lichtdurchlässigen Substrats mit der unteren Bauelementoberfläche des optoelektronischen Bauelements nach Entfernen der Substratschicht.
  8. Verfahren nach einem der Ansprüche 4 bis 7, ferner umfassend Ausbilden von Durchkontaktierungen und Metallleitungen, um den mindestens einen Transistor der CMOS-Bauelementschicht mit dem optoelektronischen Bauelement elektrisch zu verbinden.
  9. Verfahren nach einem vorhergehenden Anspruch, ferner umfassend Aufbringen eines Verbindungsmaterials auf die elektrisch leitfähige Zwischenschicht bevor die CMOS-Bauelementschicht mit der elektrisch leitfähigen Zwischenschichtverbunden wird, und das Verfahren ferner umfassend chemisch-mechanisches Polieren des Verbindungsmaterials.
  10. Verfahren nach einem vorhergehenden Anspruch, wobei die elektrisch leitfähige Zwischenschicht Indiumzinnoxid enthält.
  11. Halbleiterbauelement, umfassend eine teilweise bearbeitete CMOS-Bauelementschicht mit mindestens einem Transistor; eine Ill-V-Halbleitermaterialschicht, die eine Substratschicht und eine an der Substratschicht befestigte Bauelementschicht umfasst; und eine elektrisch leitfähige Zwischenschicht, die an und zwischen der teilweise bearbeiteten CMOS-Bauelementschicht und der Bauelementschicht angebracht ist.
  12. Halbleiterbauelement nach Anspruch 11, wobei die Bauelementschicht ein optoelektronisches Bauelement mit einer oberen Bauelementoberfläche, einer unteren Bauelementoberfläche und einem aktiven optischen Bereich zwischen der oberen Bauelementoberfläche und der unteren Bauelementoberfläche enthält, wobei die untere Bauelementoberfläche an der Substratschicht befestigt ist und Durchgang von Licht über die untere Bauelementoberfläche erfolgt.
  13. Halbleiterbauelement nach Anspruch 12, wobei die Substratschicht ein lichtdurchlässiges Substrat enthält.
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