WO2014095556A1 - Verfahren zum herstellen von optoelektronischen halbleiterchips und optoelektronischer halbleiterchip - Google Patents

Verfahren zum herstellen von optoelektronischen halbleiterchips und optoelektronischer halbleiterchip Download PDF

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WO2014095556A1
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semiconductor
carrier
pixels
layer sequence
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Alexander F. PFEUFFER
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Osram Opto Semiconductors Gmbh
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    • H01L33/62—Arrangements for conducting electric current to or from the semiconductor body, e.g. lead-frames, wire-bonds or solder balls

Definitions

  • the present application relates to a method for
  • One object is to provide a method with which
  • Optoelectronic semiconductor chips each having a plurality of pixels can be produced in a simple and reliable manner. Furthermore, a should
  • Optoelectronic semiconductor chip can be specified, which is characterized by a good controllability of the individual pixels. This task is done, inter alia, by a procedure
  • a plurality of optoelectronic semiconductor chips are produced, each having a plurality of pixels.
  • a semiconductor layer sequence with one for generation is produced, each having a plurality of pixels.
  • the first semiconductor layer is expediently of the second with respect to the conductivity type
  • the first semiconductor layer is p-type and the second semiconductor layer is n-type or vice versa.
  • the second semiconductor layer is n-type or vice versa.
  • a carrier with a plurality of first connection surfaces with a plurality of first connection surfaces
  • the carrier may have at least one second connection surface.
  • a control circuit for controlling the pixels of the finished semiconductor chip is integrated in the carrier. In the operation of the finished semiconductor chip, charge carriers can be injected into the active area via the first connection area assigned to the picture element and the second connection area from opposite sides of the active area and recombine there with the emission of radiation. In the case of a radiation receiver, charge carriers generated in the active region by radiation absorption can be removed from the active region.
  • the control circuit is
  • the semiconductor layer sequence is attached to the carrier.
  • the first semiconductor layer is electrically conductively connected to the first connection surfaces.
  • the first semiconductor layer extends continuously over a plurality of first connection surfaces, in particular over the entire area over all first connection surfaces.
  • the first semiconductor layer can therefore be attached to the carrier in unstructured form. In particular, the first semiconductor layer after the
  • separating trenches extend through the semiconductor layer sequence.
  • the isolation trenches can be the semiconductor layer sequence in the vertical direction
  • the vertical direction is a direction that is perpendicular to a main extension plane of the semiconductor layers of the semiconductor layer sequence.
  • the separation trenches are formed by wet-chemical etching or dry chemical etching.
  • the separating trenches are formed after the
  • the pixels are formed only after at least one semiconductor layer of the semiconductor layer sequence already with the first pad of the carrier and in particular with the integrated into the carrier
  • Control circuit is electrically connected.
  • a contact layer is formed.
  • the contact layer electrically conductively connects the second semiconductor layer to the second pad of the carrier.
  • the carrier points
  • the carrier has a second connection area for each pixel.
  • the carrier is singulated into the plurality of semiconductor chips, the semiconductor chips each having a plurality of pixels.
  • the singulation of the carrier takes place in semiconductor chips, after the
  • a semiconductor layer sequence having an active region provided for generating and / or detecting radiation, which is formed between a first semiconductor layer and a second semiconductor layer, is provided.
  • a carrier having a plurality of first pads is
  • the semiconductor layer sequence is attached to the carrier so that the first semiconductor layer is electrically conductively connected to the first connection surfaces.
  • separating trenches are formed in the semiconductor layer sequence attached to the carrier. wherein the isolation trenches extend through the semiconductor layer sequence.
  • the carrier is singulated into the plurality of semiconductor chips each having a plurality of pixels.
  • the production of the semiconductor chips in the wafer assembly and the wafer composite is in
  • pixels of a semiconductor layer sequence relative to the associated pads of a carrier can therefore be dispensed with.
  • finely adjusted is meant in particular that the maximum deviation in the accuracy of the positioning is at most as large, preferably at most half as large, as a center distance between two adjacent pixels.
  • the semiconductor layer sequence when attached to the carrier is at least in the region from which the semiconductor chips
  • the semiconductor layer sequence is in the lateral direction, that is to say in a direction along the main plane of extension of the semiconductor layer
  • an adjustment takes place in the formation of the separation trenches relative to
  • a mask for photolithography for defining the isolation trenches on the side facing away from the carrier of the semiconductor layer sequence relative to the
  • Connecting surfaces of the carrier is thereby simplified.
  • the semiconductor layer sequence is provided with a metallic intermediate layer before being attached to the carrier.
  • the metallic intermediate layer can be single-layered or multi-layered
  • the metallic intermediate layer in particular directly adjoins the semiconductor layer sequence.
  • the metallic intermediate layer is prefabricated by means of vapor deposition or sputtering
  • the metallic intermediate layer is after the attachment of the
  • the metallic intermediate layer is in the range of
  • Dividing trenches cut so that adjacent pixels are not electrically connected to one another via the metallic intermediate layer.
  • the metallic intermediate layer may be any metallic intermediate layer.
  • Pads can be made applying the contact layer.
  • alignment windows are in the metallic intermediate layer before the semiconductor layer sequence is attached to the carrier
  • the adjustment windows extend in the vertical direction in particular completely through the metallic
  • Adjustment window is preferably larger than the
  • the semiconductor layer sequence is in particular so
  • the alignment marks on the carrier overlap with the adjustment windows.
  • the semiconductor layer sequence is epitaxially on a
  • Semiconductor layer sequence can be deposited by a MOCVD or MBE method.
  • the growth substrate is in particular prior to forming the separation trenches of the
  • Semiconductor layer sequence removed. For example, removing the growth substrate after attaching the
  • Growth substrate may be, for example, mechanically, for example by means of grinding, lapping or polishing and / or chemically, for example by wet-chemical or dry-chemical etching,
  • LLO laser stripping method
  • the growth substrate and the carrier are preferably
  • Expansion coefficients differ from one another by no more than 10%. Particularly preferably contain
  • silicon is suitable. But it can also find another material application, for example
  • Silicon carbide gallium arsenide or sapphire.
  • An optoelectronic semiconductor chip has, according to at least one embodiment, a semiconductor layer sequence with an active region provided for generating and / or receiving radiation, which is arranged between a first and a second semiconductor layer
  • the semiconductor layer sequence is subdivided into a plurality of pixels.
  • the semiconductor chip has a carrier on which the semiconductor layer sequence is arranged and which has a drive circuit for the individual pixels.
  • the drive circuit is designed in particular as an active matrix circuit.
  • the carrier has a first one for each pixel
  • the contact layer covers a radiation passage area facing away from the carrier
  • the semiconductor chip has a semiconductor layer sequence, which includes one for generating and / or receiving radiation
  • Region between a first semiconductor layer and a second semiconductor layer is arranged.
  • Semiconductor layer sequence is divided into a plurality of pixels.
  • the semiconductor chip has a carrier, on which the semiconductor layer sequence is arranged and which has a drive circuit for the individual pixels.
  • the carrier has a first connection surface, which is electrically conductively connected to the first semiconductor layer of the pixels.
  • Semiconductor layer is electrically conductively connected via a contact layer with a second pad, wherein the contact layer faces away from the carrier
  • Radiation passage area at least partially covered.
  • the pixels of the semiconductor layer sequence in the vertical direction at least partially taper with increasing Distance from the vehicle.
  • the base area of the pixels facing the carrier is thus larger than the base area of the pixels
  • Pixels having such a shape can be produced by forming isolation trenches by wet-chemical etching in the production, after the semiconductor layer sequence is already attached to the carrier. But it can also be another method, such as a dry chemical etching or mechanical
  • the second semiconductor layer of each pixel is electrically conductively connected to at least one second connection area assigned to the pixel via the contact layer.
  • Each pixel is thus assigned a first pad and a second pad, so that the pixels are completely electrically independent contactable.
  • the first connection surface extends around the at least one second interface
  • the first connection surface is formed like a frame.
  • Each pixel may also be associated with two or more second pads.
  • the at least one second connection area is in one
  • Pad surface has on at least one side surface or in at least one corner on a recess in which the first pad a greater distance from the edge of the
  • the first connection area extends at least along two edges of the second connection area.
  • the first connection surface may be the second connection surface
  • running pad can be configured, for example, L-shaped.
  • each pixel has at least one recess in the
  • the contact layer extends from the second connection area through the recess to the second semiconductor layer.
  • the recess thus serves for electrical contacting of the second semiconductor layer.
  • the contact layer is guided over a side surface of the recess.
  • the second semiconductor layers of at least two adjacent pixels are electrically conductively connected to one another via the contact layer.
  • the contact layer or at least a sub-layer of the contact layer may be the pixels
  • the contact layer can also have a radiation window on the radiation passage surfaces of the pixels through which the radiation to be generated or received during operation passes through.
  • the pixels are separated from one another by separating trenches, wherein the contact layer is in regions in the separation trenches runs.
  • the contact layer can be formed radiopaque.
  • the contact layer has a metallic layer, which runs in the form of a lattice in the separation trenches. A surface facing away from the carrier of the metallic layer in the
  • Divider trenches can be between the carrier and the
  • Radiation passage surface may be formed.
  • the metallic layer can protrude beyond the semiconductor layer sequence in the vertical direction and on the
  • Radiation passage surface of the pixels to be arranged Radiation passage surface of the pixels to be arranged.
  • the contact layer has a TCO material.
  • TCO materials are transparent conductive oxides
  • ITO indium tin oxide
  • SnO tin oxide
  • ZnO zinc oxide
  • the method described above is suitable for the production of the described semiconductor chip.
  • the method mentioned features can therefore be used for the semiconductor chip and vice versa.
  • Figures 1A to 1K a first embodiment of a
  • Figures 1A, 1B and 1F to 1K and in plan view ( Figures IC to IE); Figures 2A to 2C, a second embodiment of a
  • Semiconductor layer sequence 2 is provided, wherein between a p-type first semiconductor layer 21 and a n- conductive second semiconductor layer 22, an active region 20 is provided, which is provided for receiving and / or generating radiation.
  • the active area can be
  • PN junction for example as a PN junction or as one
  • MQW Multiple quantum well
  • the semiconductor layer sequence 2 in particular the active
  • Area 20 preferably contains an I I I-V compound semiconductor material.
  • the semiconductor layer sequence can be
  • the first semiconductor layer may be n-type and the second semiconductor layer may be p-type.
  • the first semiconductor layer, the second semiconductor layer and the active region may each have a multilayer structure. This is not explicitly shown for the sake of simplicity.
  • the semiconductor layer sequence is preferably epitaxially deposited on a growth substrate 23, for example by means of MOCVD or MBE.
  • Semiconductor layer sequence 2 deposited a metallic intermediate layer, for example by means of vapor deposition or
  • the metallic intermediate layer has a multilayer structure and, by way of example, has a mirror layer 31 facing the semiconductor layer sequence 2, a barrier layer 32 and a connection metallization 33.
  • a layer containing silver or silver is suitable
  • barrier layer for example, a layer of titanium-tungsten-nitride is suitable.
  • gold is suitable for the terminal metallization.
  • other materials may also be used, for example rhodium also has a high reflectivity in the visible spectral range.
  • the barrier layer 32 can also be dispensed with.
  • the structure of the metallic intermediate layer can be varied within wide limits with regard to the sequence of layers, layer thicknesses and materials.
  • a layer containing a TCO material may be formed in the metallic intermediate layer 3 or between the semiconductor layer sequence 2 and the metallic intermediate layer 3.
  • the metallic intermediate layer 3 is formed such that it has adjustment windows 35 (FIG. 1C).
  • Adjustment windows extend completely through the metallic intermediate layer in the vertical direction.
  • Attachment is preferably by means of a
  • Connecting layer such as a solder layer or a
  • a control circuit for the individual pixels is integrated, such as an active matrix control circuit.
  • the control circuit may be formed, for example, in CMOS technology in the carrier.
  • first connection surfaces 51 and second connection surfaces 52 are illustrated in the figures. In the embodiment shown is for Each pixel 25 exactly one first pad 51 and a second pad 52 is provided.
  • Pad 51 surrounds the second pad 52 frame-shaped.
  • the first semiconductor layer 21 is both with the first one
  • the first semiconductor layer thus connects the first connection surfaces with the second connection surfaces. An electrical separation takes place only at a later stage of manufacture.
  • the carrier has a plurality of chip regions 56 arranged next to one another in plan view.
  • the chip areas are each ready for one
  • Each chip area 56 has each one corresponding to the number of pixels
  • connection surfaces in particular the second
  • Pads 52 be provided with a coating.
  • Rhodium for example, is suitable for this purpose because of its high reflectivity in the visible spectral range.
  • the lateral extent of the alignment marks is smaller than the pitch in which the semiconductor chips
  • the alignment marks can also be larger than the pitch, in which the semiconductor chips are arranged.
  • Alignment marks equal to the center distances between the
  • Positioning also be greater than a pitch between adjacent pixels. In essence, that is
  • Adjustment window 35 predetermined. Particularly low are the
  • Adjustment windows are significantly larger than the Justagemarken.
  • the growth substrate 23 becomes as in FIG.
  • Compound semiconductor material such as Al x In y Gai- x - y N with
  • Semiconductor layer sequence 2 are suitable as a growth substrate, for example sapphire or silicon.
  • a mechanical method such as grinding, lapping or polishing and / or a chemical process, such as a wet or
  • Growth substrate for example a sapphire growth substrate, is also suitable for a laser stripping process.
  • the growth substrate 23 can also already be removed before the semiconductor layer sequence 2 is attached to the carrier 5. In this case, the semiconductor layer sequence before the
  • a radiation passage area 24 of the semiconductor layer sequence 2 facing away from the carrier 5 becomes, as in FIG. 1H
  • a wet-chemical etching method for example by means of KOH, is suitable for the formation of pyramid-shaped or truncated pyramid-shaped depressions in the second semiconductor layer 22.
  • the roughening serves for better radiation decoupling in the
  • the roughening can be applied over the entire surface of the entire surface
  • Semiconductor layer sequence 2 separating trenches 27 are formed, which define the individual pixels 25 of the semiconductor chips 1.
  • the separating trenches preferably extend in the vertical direction through the semiconductor layer sequence 2 and the
  • Pixels which are connected to one another before forming the separation trenches 27 via the metallic intermediate layer 3, are electrically isolated from each other by the formation of the isolation trenches 27.
  • semiconductor layer sequence 2 and the intermediate layers 3 extend therethrough. In the region of the recesses 28, the second connection surfaces 52 are exposed. In addition, in this production step, chip trenches 29 are formed, which are the semiconductor layer sequences of the later individual ones
  • Photolithographic process in which the adjustment relative to the Justagemarken 55 takes place on the carrier 5. This step is the first fine photolithographic
  • the adjustment tolerance is at most half as large as the center distance between two adjacent pixels 25.
  • an insulating layer 4 is applied over the entire surface of the semiconductor layer sequence 2. As shown in Fig. 1J, the insulating layer 4 is patterned by a second finely divided photolithographic process.
  • the structured insulation layer has a
  • the insulation layer 4 has a trench opening 43.
  • the material of the carrier 5 is free for the separation of the semiconductor chips.
  • Insulation layer is for example an oxide, such as silica or titanium oxide, a nitride, for example
  • Silicon nitride or an oxynitride, for example
  • the insulating layer 4 serves in particular as a dielectric encapsulation for protecting the
  • Interlayer 3 from moisture. For example, the degradation of a silver-containing mirror layer can thus be avoided.
  • a contact layer 6 is formed which electrically conductively connects the second pad 52 in the region of the contact opening 42 with the second semiconductor layer 22.
  • the contact layer 6 covers the radiation passage area 24 in regions. At the side edges of the recess 28, in particular at the level of the active region 20, is between the contact layer 6 and the semiconductor layer sequence 2 to avoid a
  • a TCO material such as ITO, ZnO or SnO 2 .
  • ITO indium Tin oxide
  • ZnO zinc oxide
  • SnO 2 a metal for the contact layer 6.
  • a separating trench 57 is formed, which is the carrier
  • semiconductor chips can be produced with only three finely divided photolithographic processes, each having a plurality of pixels, wherein the pixels can each be individually contacted and controlled by means of an active matrix circuit.
  • Fine adjustment of a pre-structured in pixels semiconductor layer sequence relative to a carrier with a drive circuit is not required. Contrary to the usual procedure takes place in the attachment of
  • Semiconductor layer sequence 2 via the first semiconductor layer 21 is an undesirable electrically conductive connection between the first pad 51 and the second
  • the semiconductor chip 1 completed by the singulation is shown in FIG. 1K in a section.
  • Semiconductor chip is suitable for example for a
  • Display device for an adaptive headlight system or for a photo light of a mobile device or a camera.
  • the second is
  • Pad 51 is arranged.
  • a uniform energization of the second semiconductor layer 22 can be effected in a simple manner.
  • each pixel 25 has a plurality of second connection surfaces 52.
  • Pads 52 can be reduced in cross-section compared to a single pad. Compared to a single central contact area, this reduces the risk of a darker disturbing effect
  • the second connection surface 52 is in an edge region 511 of the first Pad 51 is arranged. In this embodiment, only at one edge of the pixel 25 is a darker one
  • the second connection surfaces 52 are each arranged in the corner regions 512 of the first connection surface 51.
  • a second pad 52 is provided.
  • the second contact surface 52 runs around the first contact surface 51 along the entire circumference.
  • Pad 52 formed L-shaped and extends along second edges of the first pad 51.
  • Embodiment according to Figure 5C are the first
  • FIGS. 2A to 2C or 3A and 3B A second and third exemplary embodiment of a method for producing optoelectronic semiconductor chips is shown in FIGS. 2A to 2C or 3A and 3B by means of intermediate steps shown schematically in a sectional view. These two further exemplary embodiments differ essentially from the first exemplary embodiment by the type of contacting of the second semiconductor layer 22.
  • each semiconductor chip 1 has only a second pad 52, which is electrically connected to all pixels 25.
  • the contact layer adjoins the region at least in certain regions
  • Radiation passage area 24 is electrically conductively connected to the second semiconductor layer 22.
  • the contact layer 6 is patterned such that it has a trench opening 63 at the point at which the singulation of the semiconductor chips takes place later
  • a surface 610 of the metallic layer 61 facing away from the carrier 5 extends in a vertical direction between the carrier 5 and the radiation passage area 24.
  • the metallic layer 21 covers the
  • optical crosstalk between the pixels can be reduced by means of the metallic layer 61 in the separation trenches 27 between the pixels 25.
  • the singulation of the semiconductor chips can be done as described in connection with the first embodiment.
  • a completed semiconductor chip 1 is shown in FIG. 2C.
  • the contact layer 6 for all pixels 25 of a semiconductor chip 1 on.
  • the contact layer 6 is formed in one layer as a metallic layer.
  • Radiation passage surface 24 so free of metallic material, so that the radiation windows each define that portion of the pixels from which the radiation generated during operation exits or in which the radiation to be detected enters. A finished one

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Abstract

Es wird ein Verfahren zum Herstellen einer Mehrzahl von optoelektronischen Halbleiterchips (1), die jeweils eine Mehrzahl von Bildpunkten (25) aufweisen, angegeben. Eine Halbleiterschichtenfolge (2) mit einem zur Erzeugung und/oder Detektion von Strahlung vorgesehenen aktiven Bereich (20), der zwischen einer ersten Halbleiterschicht (21) und einer zweiten Halbleiterschicht (22) ausgebildet ist, wird bereitgestellt. Die Halbleiterschichtenfolge wird an einem Träger (5) mit einer Mehrzahl von ersten Anschlussflächen (51) befestigt, so dass die erste Halbleiterschicht mit den ersten Anschlussflächen elektrisch leitend verbunden wird. Trenngräben (27) werden in der am Träger befestigten Halbleiterschichtenfolge zur Ausbildung der Bildpunkte ausgebildet, wobei sich die Trenngräben durch die Halbleiterschichtenfolge hindurch erstrecken. Eine Kontaktschicht (6) wird ausgebildet, die die zweite Halbleiterschicht elektrisch leitend mit einer zweiten Anschlussfläche (52) des Trägers verbindet. Der Träger wird in die Mehrzahl von Halbleiterchips, die jeweils eine Mehrzahl von Bildpunkten aufweisen, vereinzelt. Weiterhin wird ein optoelektronischer Halbleiterchip (1) angegeben.

Description

Beschreibung
Verfahren zum Herstellen von optoelektronischen
Halbleiterchips und optoelektronischer Halbleiterchip
Die vorliegende Anmeldung betrifft ein Verfahren zum
Herstellen einer Mehrzahl von optoelektronischen Chips, die jeweils eine Mehrzahl von Bildpunkten aufweisen, sowie einen solchen optoelektronischen Halbleiterchip.
Bei der Herstellung von Anzeigevorrichtungen auf der Basis von Lumineszenzdioden werden hohe Anforderungen an die
Justagegenauigkeit gestellt, beispielsweise bei der
Positionierung der Strahlungsemittierenden Schichten relativ zu einem Ansteuerschaltkreis für die Anzeigevorrichtung.
Eine Aufgabe ist es, ein Verfahren anzugeben, mit dem
optoelektronische Halbleiterchips, die jeweils eine Mehrzahl von Bildpunkten aufweisen, auf einfache und zuverlässige Weise hergestellt werden können. Weiterhin soll ein
optoelektronischer Halbleiterchip angegeben werden, der sich durch eine gute Ansteuerbarkeit der einzelnen Bildpunkte aus zeichnet . Diese Aufgabe wird unter anderem durch ein Verfahren
beziehungsweise durch einen optoelektronischen Halbleiterchip gemäß den unabhängigen Patentansprüchen gelöst.
Ausgestaltungen und Weiterbildungen sind Gegenstand der abhängigen Patentansprüche.
Bei dem Verfahren wird eine Mehrzahl von optoelektronischen Halbleiterchips hergestellt, die jeweils eine Mehrzahl von Bildpunkten aufweisen. Gemäß zumindest einer Ausführungsform des Verfahrens wird eine Halbleiterschichtenfolge mit einem zur Erzeugung
und/oder Detektion von Strahlung vorgesehenen aktiven
Bereich, der zwischen einer ersten Halbleiterschicht und einer zweiten Halbleiterschicht ausgebildet ist,
bereitgestellt. Die erste Halbleiterschicht ist bezüglich des Leitungstyps zweckmäßigerweise von der zweiten
Halbleiterschicht verschieden. Beispielsweise ist die erste Halbleiterschicht p-leitend und die zweite Halbleiterschicht n-leitend oder umgekehrt. Beispielsweise ist die
Halbleiterschichtenfolge zur Erzeugung und/oder Detektion von Strahlung im infraroten, sichtbaren oder ultravioletten
Spektralbereich vorgesehen. Gemäß zumindest einer Ausführungsform des Verfahrens wird ein Träger mit einer Mehrzahl von ersten Anschlussflächen
bereitgestellt. Weiterhin kann der Träger zumindest eine zweite Anschlussfläche aufweisen. Vorzugsweise ist in den Träger eine Steuerschaltung zur Ansteuerung der Bildpunkte des fertig gestellten Halbleiterchips integriert. Im Betrieb des fertig gestellten Halbleiterchips können Ladungsträger über die dem Bildpunkt zugeordnete erste Anschlussfläche und die zweite Anschlussfläche von entgegengesetzten Seiten des aktiven Bereichs in den aktiven Bereich injiziert werden und dort unter Emission von Strahlung rekombinieren. Im Fall eines Strahlungsempfängers können im aktiven Bereich durch Strahlungsabsorption generierte Ladungsträger aus dem aktiven Bereich abgeführt werden. Die Steuerschaltung ist
vorzugsweise als eine Aktiv-Matrix-Schaltung ausgebildet, sodass jeder Bildpunkt einzeln ansteuerbar ist und mehrere Bildpunkte, insbesondere alle Bildpunkte, gleichzeitig betrieben werden können. Gemäß zumindest einer Ausführungsform des Verfahrens wird die Halbleiterschichtenfolge an dem Träger befestigt.
Insbesondere wird die erste Halbleiterschicht mit den ersten Anschlussflächen elektrisch leitend verbunden. Vorzugsweise erstreckt sich die erste Halbleiterschicht durchgängig über mehrere erste Anschlussflächen, insbesondere vollflächig über alle erste Anschlussflächen. Die erste Halbleiterschicht kann also in unstrukturierter Form an dem Träger befestigt werden. Insbesondere kann die erste Halbleiterschicht nach dem
Befestigen an dem Träger zumindest eine erste Anschlussfläche und eine zweite Anschlussfläche elektrisch leitend
miteinander verbinden. Die für den Betrieb erforderliche elektrische Trennung der Anschlussflächen erfolgt in einem späteren Stadium des Verfahrens.
Gemäß zumindest einer Ausführungsform des Verfahrens werden zur Ausbildung der Bildpunkte Trenngräben in der
Halbleiterschichtenfolge ausgebildet, wobei sich die
Trenngräben insbesondere durch die Halbleiterschichtenfolge hindurch erstrecken. Beispielsweise können die Trenngräben die Halbleiterschichtenfolge in vertikaler Richtung
vollständig durchtrennen. Die vertikale Richtung ist eine Richtung, die senkrecht zu einer Haupterstreckungsebene der Halbleiterschichten der Halbleiterschichtenfolge verläuft. Beispielsweise werden die Trenngräben mittels nasschemischen Ätzens oder trockenchemischen Ätzens ausgebildet.
Gemäß zumindest einer Ausführungsform des Verfahrens werden die Trenngräben ausgebildet, nachdem die
Halbleiterschichtenfolge bereits am Träger befestigt ist. Die Bildpunkte werden also erst nach der Befestigung der
Halbleiterschichtenfolge an dem Träger definiert.
Insbesondere werden die Bildpunkte erst ausgebildet, nachdem zumindest eine Halbleiterschicht der Halbleiterschichtenfolge bereits mit der ersten Anschlussfläche des Trägers und insbesondere mit der in den Träger integrierten
Steuerschaltung elektrisch leitend verbunden ist.
Gemäß zumindest einer Ausführungsform des Verfahrens wird eine KontaktSchicht ausgebildet. Die KontaktSchicht verbindet die zweite Halbleiterschicht elektrisch leitend mit der zweiten Anschlussfläche des Trägers. Der Träger weist
insbesondere für jeden Halbleiterchip zumindest eine zweite Anschlussfläche auf. Beispielsweise weist der Träger für jeden Bildpunkt jeweils eine zweite Anschlussfläche auf.
Gemäß zumindest einer Ausführungsform des Verfahrens wird der Träger in die Mehrzahl von Halbleiterchips vereinzelt, wobei die Halbleiterchips jeweils eine Mehrzahl von Bildpunkten aufweisen. Zweckmäßigerweise erfolgt das Vereinzeln des Trägers in Halbleiterchips, nachdem die
Halbleiterschichtenfolge bereits an dem Träger befestigt und mittels der KontaktSchicht elektrisch leitend mit dem Träger verbunden ist.
In mindestens einer Ausführungsform des Verfahrens wird eine Halbleiterschichtenfolge mit einem zur Erzeugung und/oder Detektion von Strahlung vorgesehenen aktiven Bereich, der zwischen einer ersten Halbleiterschicht und einer zweiten Halbleiterschicht ausgebildet ist, bereitgestellt. Ein Träger mit einer Mehrzahl von ersten Anschlussflächen wird
bereitgestellt. Die Halbleiterschichtenfolge wird an dem Träger befestigt, sodass die erste Halbleiterschicht mit den ersten Anschlussflächen elektrisch leitend verbunden wird. Zur Ausbildung der Bildpunkte werden Trenngräben in der am Träger befestigten Halbleiterschichtenfolge ausgebildet, wobei sich die Trenngräben durch die Halbleiterschichtenfolge hindurch erstrecken. Eine KontaktSchicht , die die zweite Halbleiterschicht elektrisch leitend mit einer zweiten
Anschlussfläche des Trägers verbindet, wird ausgebildet. Der Träger wird in die Mehrzahl von Halbleiterchips, die jeweils eine Mehrzahl von Bildpunkten aufweisen, vereinzelt.
Insbesondere erfolgt die Herstellung der Halbleiterchips im Waferverbund und der Waferverbund wird im
Vereinzelungsschritt zerteilt.
Das Befestigen der Halbleiterschichtenfolge an dem Träger, das Ausbilden der Trenngräben, das Ausbilden der
KontaktSchicht und das Vereinzeln des Trägers erfolgt
vorzugsweise in der angegebenen Reihenfolge. Die Trenngräben werden also erst ausgebildet, nachdem die
Halbleiterschichtenfolge bereits an dem Träger befestigt ist. Auf eine fein ustierte Positionierung von bereits
ausgebildeten Bildpunkten einer Halbleiterschichtenfolge relativ zu den zugehörigen Anschlussflächen eines Trägers kann also verzichtet werden. Unter „feinjustiert" wird insbesondere verstanden, dass die maximale Abweichung in der Genauigkeit der Positionierung höchstens so groß, bevorzugt höchstens halb so groß, ist wie ein Mittenabstand zwischen zwei benachbarten Bildpunkten.
Gemäß zumindest einer Ausführungsform des Verfahrens ist die Halbleiterschichtenfolge beim Befestigen an dem Träger zumindest in dem Bereich, aus dem die Halbleiterchips
hervorgehen, frei von Ausnehmungen. Mit anderen Worten ist die Halbleiterschichtenfolge in lateraler Richtung, also in einer entlang der Haupterstreckungsebene der
Halbleiterschichten der Halbleiterschichtenfolge verlaufenden Richtung, unstrukturiert. Insbesondere wird vor dem Befestigen der Halbleiterschichtenfolge an dem Träger kein photolithografischer Schritt zum Entfernen von Material der Halbleiterschichtenfolge für die Ausbildung von Trenngräben zwischen den Bildpunkten durchgeführt.
Gemäß zumindest einer Ausführungsform des Verfahrens erfolgt eine Justage beim Ausbilden der Trenngräben relativ zu
Justagemarken, die auf dem Träger ausgebildet sind.
Beispielsweise kann eine Maske für die Photolithografie zur Definition der Trenngräben auf der dem Träger abgewandten Seite der Halbleiterschichtenfolge bezogen auf die
Justagemarken positioniert werden. Eine fein ustierte
Ausbildung der Bildpunkte relativ zu den zugehörigen
Anschlussflächen des Trägers wird dadurch vereinfacht.
Gemäß zumindest einer Ausführungsform des Verfahrens wird die Halbleiterschichtenfolge vor dem Befestigen an dem Träger mit einer metallischen Zwischenschicht versehen. Die metallische Zwischenschicht kann einschichtig oder mehrschichtig
ausgebildet sein. Die metallische Zwischenschicht grenzt insbesondere unmittelbar an die Halbleiterschichtenfolge an. Beispielsweise wird die metallische Zwischenschicht mittels Aufdampfens oder Aufsputterns auf die vorgefertigte
Halbleiterschichtenfolge aufgebracht .
Gemäß zumindest einer Ausführungsform des Verfahrens wird die metallische Zwischenschicht nach dem Befestigen der
Halbleiterschichtenfolge an dem Träger und vor dem Vereinzeln des Trägers in die Halbleiterchips durchtrennt. Insbesondere wird die metallische Zwischenschicht im Bereich der
Trenngräben durchtrennt, sodass benachbarte Bildpunkte nicht über die metallische Zwischenschicht elektrisch leitend miteinander verbunden sind. Alternativ oder zusätzlich wird die metallische
Zwischenschicht im Bereich der zweiten Anschlussflächen durchtrennt. In dem so freigelegten Bereich der zweiten
Anschlussflächen kann das Aufbringen der KontaktSchicht erfolgen.
Gemäß zumindest einer Ausführungsform des Verfahrens werden vor dem Befestigen der Halbleiterschichtenfolge an dem Träger Justagefenster in der metallischen Zwischenschicht
ausgebildet. Die Justagefenster erstrecken sich in vertikaler Richtung insbesondere vollständig durch die metallische
Zwischenschicht hindurch. Eine Querschnittsfläche der
Justagefenster ist vorzugsweise größer als die
Querschnittsfläche der Justagemarken .
Beim Befestigen der Halbleiterschichtenfolge an dem Träger wird die Halbleiterschichtenfolge insbesondere so
positioniert, dass die Justagemarken auf dem Träger mit den Justagefenstern überlappen. Beispielsweise erfolgt die
Positionierung so, dass die Justagemarken jeweils vollständig innerhalb der Justagefenster angeordnet sind. Mittels der Justagefenster sind die Justagemarken durch die metallische Zwischenschicht hindurch optisch erkennbar. Gemäß zumindest einer Ausführungsform des Verfahrens ist die Halbleiterschichtenfolge epitaktisch auf einem
Aufwachssubstrat abgeschieden. Beispielsweise kann die
Halbleiterschichtenfolge durch ein MOCVD- oder MBE-Verfahren abgeschieden werden. Das Aufwachssubstrat wird insbesondere vor dem Ausbilden der Trenngräben von der
Halbleiterschichtenfolge entfernt. Beispielsweise erfolgt das Entfernen des Aufwachssubstrats nach dem Befestigen der
Halbleiterschichtenfolge an dem Träger und vor dem Ausbilden der Trenngräben in der Halbleiterschichtenfolge. Das
Aufwachssubstrat kann beispielsweise mechanisch, etwa mittels Schleifens, Läppens oder Polierens und/oder chemisch, etwa mittels nasschemischen oder trockenchemischen Ätzens,
entfernt werden. Alternativ kann ein Laserablöseverfahren (Laser Lift Off, LLO) Anwendung finden.
Das Aufwachssubstrat und der Träger sind vorzugsweise
bezüglich ihres thermischen Ausdehnungskoeffizienten
aneinander angepasst, das heißt die thermischen
Ausdehnungskoeffizienten unterscheiden sich voneinander höchstens um 10 %. Besonders bevorzugt enthalten das
Aufwachssubstrat und der Träger dasselbe Material.
Insbesondere eignet sich Silizium. Es kann aber auch ein anderes Material Anwendung finden, beispielsweise
Siliziumkarbid, Galliumarsenid oder Saphir.
Ein optoelektronischer Halbleiterchip weist gemäß zumindest einer Ausführungsform eine Halbleiterschichtenfolge mit einem zum Erzeugen und/oder Empfangen von Strahlung vorgesehenen aktiven Bereich auf, der zwischen einer ersten
Halbleiterschicht und einer zweiten Halbleiterschicht
angeordnet ist. Die Halbleiterschichtenfolge ist in eine Mehrzahl von Bildpunkten unterteilt.
Gemäß zumindest einer Ausführungsform des optoelektronischen Halbleiterchips weist der Halbleiterchip einen Träger auf, auf dem die Halbleiterschichtenfolge angeordnet ist und der eine Ansteuerschaltung für die einzelnen Bildpunkte aufweist. Die Ansteuerschaltung ist insbesondere als eine Aktiv-Matrix- Schaltung ausgebildet. Gemäß zumindest einer Ausführungsform des Halbleiterchips weist der Träger für jeden Bildpunkt eine erste
Anschlussfläche auf, die mit der ersten Halbleiterschicht der Bildpunkte elektrisch leitend verbunden ist.
Gemäß zumindest einer Ausführungsform ist die zweite
Halbleiterschicht über eine KontaktSchicht mit einer zweiten Anschlussfläche des Trägers elektrisch leitend verbunden. Insbesondere bedeckt die KontaktSchicht eine vom Träger abgewandte Strahlungsdurchtrittsfläche der
Halbleiterschichtenfolge zumindest bereichsweise.
In mindestens einer Ausführungsform des Halbleiterchips weist der Halbleiterchip eine Halbleiterschichtenfolge auf, die einen zum Erzeugen und/oder Empfangen von Strahlung
vorgesehenen aktiven Bereich aufweist, wobei der aktive
Bereich zwischen einer ersten Halbleiterschicht und einer zweiten Halbleiterschicht angeordnet ist. Die
Halbleiterschichtenfolge ist in eine Mehrzahl von Bildpunkten unterteilt. Der Halbleiterchip weist einen Träger auf, auf dem die Halbleiterschichtenfolge angeordnet ist und der eine Ansteuerschaltung für die einzelnen Bildpunkte aufweist. Der Träger weist für jeden Bildpunkt eine erste Anschlussfläche auf, die mit der ersten Halbleiterschicht der Bildpunkte elektrisch leitend verbunden ist. Die zweite
Halbleiterschicht ist über eine KontaktSchicht mit einer zweiten Anschlussfläche elektrisch leitend verbunden ist, wobei die KontaktSchicht eine vom Träger abgewandte
Strahlungsdurchtrittsfläche zumindest bereichsweise bedeckt.
Gemäß zumindest einer Ausführungsform des Halbleiterchips verjüngen sich die Bildpunkte der Halbleiterschichtenfolge in vertikaler Richtung zumindest bereichsweise mit zunehmendem Abstand vom Träger. Die dem Träger zugewandte Grundfläche der Bildpunkte ist also größer als die Grundfläche der
Strahlungsdurchtrittsfläche . Bildpunkte mit einer derartigen Form lassen sich bei der Herstellung durch Ausbilden von Trenngräben mittels nasschemischen Ätzens herstellen, nachdem die Halbleiterschichtenfolge bereits an dem Träger befestigt ist. Es kann aber auch ein anderes Verfahren, beispielsweise ein trockenchemisches Ätzverfahren oder mechanisches
Rücksputtern Anwendung finden.
Gemäß zumindest einer Ausführungsform des Halbleiterchips ist die zweite Halbleiterschicht eines jeden Bildpunkts über die KontaktSchicht jeweils elektrisch leitend mit zumindest einer dem Bildpunkt zugeordneten zweiten Anschlussfläche verbunden. Jedem Bildpunkt ist also eine erste Anschlussfläche und eine zweite Anschlussfläche zugeordnet, sodass die Bildpunkte völlig unabhängig voneinander elektrisch kontaktierbar sind.
Gemäß zumindest einer Ausführungsform des Halbleiterchips umläuft die erste Anschlussfläche die zumindest eine zweite
Anschlussfläche. Beispielsweise ist die erste Anschlussfläche rahmenartig ausgebildet. Jedem Bildpunkt können auch zwei oder mehr zweite Anschlussflächen zugeordnet sein. Gemäß zumindest einer Ausführungsform des Halbleiterchips ist die zumindest eine zweite Anschlussfläche in einem
Randbereich oder in einem Eckbereich der ersten
Anschlussfläche angeordnet. Das heißt die erste
Anschlussfläche weist an zumindest einer Seitenfläche oder in zumindest einer Ecke eine Einbuchtung auf, in der die erste Anschlussfläche einen größeren Abstand zum Rand des
Bildpunkts aufweist als an zumindest einer anderen Stelle der ersten Anschlussfläche. Gemäß zumindest einer Ausführungsform des Halbleiterchips verläuft die erste Anschlussfläche zumindest entlang zweier Ränder der zweiten Anschlussfläche. Insbesondere kann die erste Anschlussfläche die zweite Anschlussfläche
vollumfänglich umlaufen. Eine entlang zweier Ränder
verlaufende Anschlussfläche kann beispielsweise L-förmig ausgestaltet sein.
Gemäß zumindest einer Ausführungsform des Halbleiterchips weist jeder Bildpunkt zumindest eine Aussparung in der
Halbleiterschichtenfolge auf. Die KontaktSchicht erstreckt sich von der zweiten Anschlussfläche durch die Aussparung zur zweiten Halbleiterschicht. Die Aussparung dient also der elektrischen Kontaktierung der zweiten Halbleiterschicht. Insbesondere ist die KontaktSchicht über eine Seitenfläche der Aussparung geführt.
Gemäß zumindest einer Ausführungsform des Halbleiterchips sind die zweiten Halbleiterschichten von zumindest zwei benachbarten Bildpunkten über die KontaktSchicht elektrisch leitend miteinander verbunden. Insbesondere kann die
KontaktSchicht eine gemeinsame KontaktSchicht für alle
Bildpunkte bilden. Die KontaktSchicht oder zumindest eine Teilschicht der KontaktSchicht kann die Bildpunkte
vollständig überdecken. Alternativ kann die KontaktSchicht auch auf den Strahlungsdurchtrittsflächen der Bildpunkte jeweils ein Strahlungsfenster aufweisen, durch das die im Betrieb zu erzeugende oder empfangende Strahlung hindurch tritt .
Gemäß zumindest einer Ausführungsform des Halbleiterchips sind die Bildpunkte durch Trenngräben voneinander getrennt, wobei die KontaktSchicht bereichsweise in den Trenngräben verläuft. Insbesondere in den Trenngräben kann die KontaktSchicht strahlungsundurchlässig ausgebildet sein.
Gemäß zumindest einer Ausführungsform des Halbleiterchips weist die KontaktSchicht eine metallische Schicht auf, die gitterförmig in den Trenngräben verläuft. Eine vom Träger abgewandte Oberfläche der metallischen Schicht in den
Trenngräben kann zwischen dem Träger und der
Strahlungsdurchtrittsfläche ausgebildet sein. Alternativ kann die metallische Schicht die Halbleiterschichtenfolge in vertikaler Richtung überragen und auf der
Strahlungsdurchtrittsfläche der Bildpunkte angeordnet sein.
Gemäß zumindest einer Ausführungsform des Halbleiterchips weist die KontaktSchicht ein TCO-Material auf. TCO- Materialien sind transparente leitfähige Oxide,
beispielsweise Indium-Zinn-Oxid (ITO), Zinnoxid (SnO) oder Zinkoxid (ZnO) . Eine solche KontaktSchicht kann die
Strahlungsdurchtrittsflächen der Bildpunkte großflächig oder auch vollständig überdecken.
Für die Herstellung des beschriebenen Halbleiterchips eignet sich insbesondere das weiter oben beschriebene Verfahren. Im Zusammenhang mit dem Verfahren angeführte Merkmale können daher auch für den Halbleiterchip herangezogen werden und umgekehrt .
Weitere Merkmale, Ausgestaltungen und Zweckmäßigkeiten ergeben sich aus der folgenden Beschreibung der
Ausführungsbeispiele in Verbindung mit den Figuren. Es zeigen:
Figuren 1A bis 1K ein erstes Ausführungsbeispiel für ein
Verfahren zum Herstellen von optoelektronischen Halbleiterchips anhand von Zwischenschritten, dargestellt in schematischer Schnittansicht
(Figuren 1A, 1B und 1F bis 1K) sowie in Aufsicht (Figuren IC bis IE) ; Figuren 2A bis 2C ein zweites Ausführungsbeispiel für ein
Verfahren anhand von schematisch in Schnittansicht dargestellten Zwischenschritten;
Figuren 3A und 3B ein drittes Ausführungsbeispiel für ein
Verfahren zum Herstellen von optoelektronischen Halbleiterchips; und
Figuren 4A bis 4C sowie 5A bis 5C jeweils
Ausführungsbeispiele für die Ausgestaltung der Anschlussflächen auf dem Träger.
Gleiche, gleichartige oder gleich wirkende Elemente sind in den Figuren mit denselben Bezugszeichen versehen. Die Figuren und die Größenverhältnisse der in den Figuren dargestellten Elemente untereinander sind nicht als
maßstäblich zu betrachten. Vielmehr können einzelne Elemente zur besseren Darstellbarkeit und/oder zum besseren
Verständnis übertrieben groß dargestellt sein.
Wie in Figur 1A dargestellt, wird eine
Halbleiterschichtenfolge 2 bereitgestellt, wobei zwischen einer p-leitenden ersten Halbleiterschicht 21 und einer n- leitenden zweiten Halbleiterschicht 22 ein aktiver Bereich 20 ausgebildet ist, der zum Empfangen und/oder Erzeugen von Strahlung vorgesehen ist. Der aktive Bereich kann
beispielsweise als ein pn-Übergang oder als eine
Mehrfachquantentopf (multi quantum well, MQW) -Struktur
ausgebildet sein.
Die Halbleiterschichtenfolge 2, insbesondere der aktive
Bereich 20, enthält vorzugsweise ein I I I-V-Verbindungs- Halbleitermaterial. Die Halbleiterschichtenfolge kann
selbstverständlich bezüglich des Leitungstyps auch invertiert sein, das heißt die erste Halbleiterschicht kann n-leitend und die zweite Halbleiterschicht p-leitend ausgebildet sein. Die erste Halbleiterschicht, die zweite Halbleiterschicht und der aktive Bereich können jeweils mehrschichtig ausgebildet sein. Dies ist zur vereinfachten Darstellung nicht explizit gezeigt. Die Halbleiterschichtenfolge wird vorzugsweise epitaktisch, beispielsweise mittels MOCVD oder MBE auf einem Aufwachssubstrat 23 abgeschieden.
Nach dem Abschluss der Epitaxie wird auf der dem
Aufwachssubstrat 23 abgewandten Seite der
Halbleiterschichtenfolge 2 eine metallische Zwischenschicht abgeschieden, beispielsweise mittels Aufdampfens oder
Aufsputterns (Figur 1B) . In dem gezeigten Ausführungsbeispiel ist die metallische Zwischenschicht mehrschichtig ausgebildet und weist exemplarisch eine der Halbleiterschichtenfolge 2 zugewandte Spiegelschicht 31, eine Barriereschicht 32 und eine Anschlussmetallisierung 33 auf. Beispielsweise eignet sich eine Schicht, die Silber enthält oder aus Silber
besteht, als Spiegelschicht. Als Barriereschicht eignet sich beispielsweise eine Schicht aus Titan-Wolfram-Nitrid. Für die Anschlussmetallisierung eignet sich beispielsweise Gold. Es können aber auch andere Materialien Anwendung finden, beispielsweise zeichnet sich Rhodium ebenfalls durch eine hohe Reflektivität im sichtbaren Spektralbereich aus. In diesem Fall kann auf die Barriereschicht 32 auch verzichtet werden.
Der Aufbau der metallischen Zwischenschicht ist hinsichtlich der Schichtabfolgen, Schichtdicken und Materialien in weiten Grenzen variierbar. Beispielsweise kann in der metallischen Zwischenschicht 3 oder zwischen der Halbleiterschichtenfolge 2 und der metallischen Zwischenschicht 3 eine ein TCO- Material enthaltende Schicht ausgebildet sein.
Die metallische Zwischenschicht 3 wird derart ausgebildet, dass diese Justagefenster 35 aufweist (Figur IC) . Die
Justagefenster erstrecken sich in vertikaler Richtung vollständig durch die metallische Zwischenschicht hindurch.
Wie in Figur 1F dargestellt, wird die
Halbleiterschichtenfolge 2 mit der metallischen
Zwischenschicht 3 an einem Träger 5 befestigt. Die
Befestigung erfolgt vorzugsweise mittels einer
Verbindungsschicht, etwa einer Lotschicht oder einer
elektrisch leitfähigen Klebeschicht (in Figur 1F nicht explizit dargestellt).
In den Träger ist eine Steuerschaltung für die einzelnen Bildpunkte integriert, etwa eine Aktiv-Matrix- Steuerschaltung. Die Steuerschaltung kann beispielsweise in CMOS-Technik im Träger ausgebildet sein. Zur vereinfachten Darstellung sind in den Figuren lediglich eine Mehrzahl von ersten Anschlussflächen 51 und zweiten Anschlussflächen 52 dargestellt. In dem gezeigten Ausführungsbeispiel ist für jeden Bildpunkt 25 genau eine erste Anschlussfläche 51 und eine zweite Anschlussfläche 52 vorgesehen. Die erste
Anschlussfläche 51 umläuft die zweite Anschlussfläche 52 rahmenförmig . In dem in Figur 1F dargestellten Stadium ist die erste Halbleiterschicht 21 sowohl mit den ersten
Anschlussflächen 51 als auch mit den zweiten Anschlussflächen 52 elektrisch leitend verbunden. Die erste Halbleiterschicht verbindet also die ersten Anschlussflächen mit den zweiten Anschlussflächen. Eine elektrische Trennung erfolgt erst in einem späteren Stadium der Herstellung.
Wie in Figur 1D dargestellt, weist der Träger in Aufsicht eine Mehrzahl von nebeneinander angeordneten Chipbereichen 56 auf. Die Chipbereiche sind jeweils für einen fertig
gestellten Halbleiterchip vorgesehen. Jeder Chipbereich 56 weist entsprechend der Anzahl der Bildpunkte jedes
Halbleiterchips erste Anschlussflächen 51 und zweite
Anschlussflächen 52 auf. Zur Erhöhung der Reflektivität können die Anschlussflächen, insbesondere die zweiten
Anschlussflächen 52, mit einer Beschichtung versehen sein. Hierfür eignet sich beispielsweise Rhodium aufgrund seiner hohen Reflektivität im sichtbaren Spektralbereich.
Zusätzlich sind auf dem Träger 5 Justagemarken 55
ausgebildet. Die laterale Ausdehnung der Justagemarken ist kleiner als das Rastermaß, in dem die Halbleiterchips
angeordnet sind, sodass für jede Justiermarke 55 jeweils bei der Herstellung nur ein Halbleiterchip verloren geht. Die Justiermarken können jedoch auch größer als das Rastermaß sein, in dem die Halbleiterchips angeordnet sind.
Selbstverständlich ist auch denkbar, die Justiermarken so im Randbereich des Trägers anzuordnen, dass keine für
Halbleiterchips nutzbare Fläche verloren geht. Zweckmäßigerweise sind die Mittenabstände benachbarter
Justiermarken gleich den Mittenabständen zwischen den
zugehörigen Justagefestern 35. Beim Befestigen der Halbleiterschichtenfolge 2 an dem Träger 5 werden die Justagefenster 35 und die Justagemarken 55 so zueinander positioniert, dass die Justagemarken 55 mit den Justagefenstern 35 überlappen und vorzugsweise vollständig innerhalb der Justagefenster angeordnet sind (Figur IE) . Die Halbleiterschichtenfolge 2 ist bei diesem Justageschritt selbst noch lateral völlig unstrukturiert, sodass die
Anforderungen an die Justagegenauigkeit vergleichsweise gering sind. Insbesondere kann die Justagetoleranz beim
Positionieren auch größer sein als ein Mittenabstand zwischen benachbarten Bildpunkten. Im Wesentlichen ist die
erforderliche Justagegenauigkeit durch die Größe der
Justagefenster 35 vorgegeben. Besonders gering sind die
Anforderungen an die Justagegenauigkeit, wenn die
Justagefenster deutlich größer sind als die Justagemarken.
Nach dem Befestigen der Halbleiterschichtenfolge 2 an dem Träger 5 wird das Aufwachssubstrat 23 wie in Figur IG
dargestellt entfernt. Bei einer auf nitridischem
Verbindungshalbleitermaterial, etwa Alx Iny Gai-x-y N mit
O ^ x ^ l, O ^ y ^ l und x + y < 1, basierenden
Halbleiterschichtenfolge 2 eignen sich als Aufwachssubstrat beispielsweise Saphir oder Silizium. Für das Entfernen des Aufwachssubstrats eignet sich beispielsweise ein mechanisches Verfahren, etwa Schleifen, Läppen oder Polieren und/oder ein chemisches Verfahren, beispielsweise ein nass- oder
trockenchemisches Ätzen. Abhängig vom Material des
Aufwachssubstrats , beispielsweise bei einem Saphir- Aufwachssubstrat , eignet sich auch ein Laserablöseverfahren. Von dem beschriebenen Ausführungsbeispiel abweichend kann das Aufwachssubstrat 23 auch bereits entfernt werden, bevor die Halbleiterschichtenfolge 2 an dem Träger 5 befestigt wird. In diesem Fall wird die Halbleiterschichtenfolge vor dem
Befestigen an dem Träger 5 vorzugsweise an einem Hilfsträger befestigt, der nach dem Befestigen der
Halbleiterschichtenfolge 2 an dem Träger 5 entfernt wird.
Eine dem Träger 5 abgewandte Strahlungsdurchtrittsfläche 24 der Halbleiterschichtenfolge 2 wird, wie in Figur 1H
dargestellt, mit einer Aufrauung 26 versehen. Beispielsweise eignet sich ein nasschemisches Ätzverfahren, etwa mittels KOH für das Ausbilden von pyramiden- oder pyramidenstumpf- förmigen Vertiefungen in der zweiten Halbleiterschicht 22. Die Aufrauung dient der besseren Strahlungsauskopplung im
Falle eines Strahlungsemittierenden Halbleiterchips bzw. der verbesserten Strahlungseinkopplung für den Fall eines
Strahlungsempfangenden Halbleiterchips. Die Aufrauung kann vollflächig über der gesamten Fläche der
Halbleiterschichtenfolge 2 durchgeführt werden. Ein
photolithografisches Verfahren ist hierfür also nicht
erforderlich .
Wie in Figur II dargestellt, werden in der
Halbleiterschichtenfolge 2 Trenngräben 27 ausgebildet, die die einzelnen Bildpunkte 25 der Halbleiterchips 1 definieren. Die Trenngräben erstrecken sich vorzugsweise in vertikaler Richtung durch die Halbleiterschichtenfolge 2 und die
metallische Zwischenschicht 3 vollständig hindurch. Die ersten Anschlussflächen 51 der nebeneinander angeordneten
Bildpunkte, die vor dem Ausbilden der Trenngräben 27 über die metallische Zwischenschicht 3 miteinander verbunden sind, werden durch das Ausbilden der Trenngräben 27 elektrisch voneinander isoliert.
In dem gleichen Verfahrensschritt werden Aussparungen 28 ausgebildet, die sich ebenfalls durch die
Halbleiterschichtenfolge 2 und die Zwischenschichten 3 hindurch erstrecken. Im Bereich der Aussparungen 28 werden die zweiten Anschlussflächen 52 freigelegt. Zusätzlich werden in diesem Herstellungsschritt Chipgräben 29 ausgebildet, die die Halbleiterschichtenfolgen der späteren einzelnen
Halbleiterchips voneinander trennen. Auf diese Weise ist gewährleistet, dass beim späteren Vereinzeln der
Halbleiterchips nur das Material des Trägers 5 durchtrennt werden muss. Das Ausbilden der einzelnen Bildpunkte durch das Bilden der Trenngräben 27 erfolgt mittels eines
photolithografischen Verfahrens, bei dem die Justage relativ zu den Justagemarken 55 auf dem Träger 5 erfolgt. Dieser Schritt ist der erste fein ustierte photolithografische
Schritt des Verfahrens. Vorzugsweise ist die Justagetoleranz höchstens halb so groß wie der Mittenabstand zwischen zwei benachbarten Bildpunkten 25.
Im Bereich der Trenngräben 27 wird das Material der
Halbleiterschichtenfolge 2 vorzugsweise mittels eines
nasschemischen Verfahrens entfernt. Dadurch entstehen schräge Seitenflanken, sodass der Querschnitt der Bildpunkte 25 in vertikaler Richtung zumindest bereichsweise mit zunehmendem Abstand vom Träger 5 abnimmt. Es kann aber auch ein anderes Verfahren, beispielsweise ein trockenchemisches Ätzverfahren oder mechanisches Rücksputtern für das Ausbilden der
Trenngräben Anwendung finden. Nachfolgend wird eine Isolationsschicht 4 vollflächig auf die Halbleiterschichtenfolge 2 aufgebracht. Wie in Figur 1J gezeigt, wird die Isolationsschicht 4 mittels eines zweiten fein ustierten photolithografischen Verfahrens strukturiert. Die strukturierte Isolationsschicht weist eine
Anschlussöffnung 41 auf, in der die zweite Anschlussfläche 52 freigelegt ist. Weiterhin weist die Isolationsschicht 4 für jeden Bildpunkt 25 zumindest eine Kontaktöffnung 42 auf, in der die zweite Halbleiterschicht 22 frei liegt.
Ferner weist die Isolationsschicht 4 eine Grabenöffnung 43 auf. In dieser Grabenöffnung liegt das Material des Trägers 5 für die Vereinzelung der Halbleiterchips frei. Für die
Isolationsschicht eignet sich beispielsweise ein Oxid, etwa Siliziumoxid oder Titanoxid, ein Nitrid, beispielsweise
Siliziumnitrid, oder ein Oxinitrid, beispielsweise
Siliziumoxinitrid . Die Isolationsschicht 4 dient insbesondere als eine dielektrische Kapselung zum Schutz der
Halbleiterschichtenfolge 2 und der metallischen
Zwischenschicht 3 vor Feuchtigkeit. Beispielsweise kann so die Degradation einer silberhaltigen Spiegelschicht vermieden werden .
Wie in Figur 1K dargestellt, wird eine KontaktSchicht 6 ausgebildet, die die zweite Anschlussfläche 52 im Bereich der Kontaktöffnung 42 mit der zweiten Halbleiterschicht 22 elektrisch leitend verbindet. Die KontaktSchicht 6 bedeckt die Strahlungsdurchtrittsfläche 24 bereichsweise. An den Seitenflanken der Aussparung 28, insbesondere auf Höhe des aktiven Bereichs 20, ist zwischen der KontaktSchicht 6 und der Halbleiterschichtenfolge 2 zur Vermeidung eines
elektrischen Kurzschlusses die Isolationsschicht 4
angeordnet. Für die KontaktSchicht 6 eignet sich insbesondere ein TCO-Material, etwa ITO, ZnO oder Sn02. Auf diese Weise kann eine Abschattung der Strahlungsdurchtrittsfläche 24 vermieden werden. Alternativ oder ergänzend kann auch ein Metall für die KontaktSchicht 6 Anwendung finden. Die
Strukturierung der KontaktSchicht 6 erfolgt mittels eines dritten fein ustierten photolithographischen Prozesses.
Nachfolgend erfolgt eine Vereinzelung des Waferverbunds mit Träger 5 und Halbleiterschichtenfolge 2 in einzelne
Halbleiterchips 1 entlang der Chipgräben 29. Hierfür wird ein Vereinzelungsgraben 57 ausgebildet, der den Träger
vollständig durchtrennt. Für das Vereinzeln eignen sich beispielsweise ein Sägeverfahren oder ein
Lasertrennverfahren .
Mit dem beschriebenen Verfahren können mit lediglich drei fein ustierten Photolithografie-Prozessen Halbleiterchips hergestellt werden, die jeweils eine Mehrzahl von Bildpunkten aufweisen, wobei die Bildpunkte jeweils mittels einer Aktiv- Matrix-Schaltung einzeln kontaktierbar und ansteuerbar sind.
Insbesondere ist eine aufwändige und fehleranfällige
Feinjustage einer bereits in Bildpunkte vorstrukturierten Halbleiterschichtenfolge relativ zu einem Träger mit einer Ansteuerschaltung nicht erforderlich. Entgegen der üblichen Vorgehensweise erfolgt bei der Befestigung der
Halbleiterschichtenfolge 2 über die erste Halbleiterschicht 21 eine an sich ungewünschte elektrisch leitende Verbindung zwischen der ersten Anschlussfläche 51 und der zweiten
Anschlussfläche 52. Die für den Betrieb erforderliche elektrische Trennung erfolgt erst nach der Befestigung an dem Träger. Weiterhin können alle feinjustierten
Fertigungsschritte erfolgen, nachdem die Halbleiterschichtenfolge 2 bereits an dem Träger 5 befestigt ist .
Der durch das Vereinzeln fertig gestellte Halbleiterchip 1 ist in Figur 1K in einem Ausschnitt gezeigt. Der
Halbleiterchip eignet sich beispielsweise für eine
Anzeigevorrichtung, für ein adaptives Frontscheinwerfer- System oder für ein Fotolicht eines Mobilfunkgerätes oder einer Kamera.
In dem gezeigten Ausführungsbeispiel ist die zweite
Anschlussfläche 52 mittig innerhalb der ersten
Anschlussfläche 51 angeordnet. Bei einer mittigen Anordnung der zweiten Anschlussfläche kann auf einfache Weise eine gleichmäßige Bestromung der zweiten Halbleiterschicht 22 erfolgen .
Alternative Ausgestaltungen der ersten Anschlussfläche 51 und der zweiten Anschlussfläche 52 sind in den Figuren 4A bis 4C und 5A bis 5C gezeigt. Bei dem in Figur 4A dargestellten
Ausführungsbeispiel weist jeder Bildpunkt 25 eine Mehrzahl von zweiten Anschlussflächen 52 auf. Die zweiten
Anschlussflächen 52 können bezüglich ihres Querschnitts so im Vergleich zu einer einzigen Anschlussfläche verringert werden. Im Vergleich zu einer einzigen mittigen Kontaktfläche ist so die Gefahr reduziert, dass ein störender dunkler
Bereich in der Mitte der Bildpunkte auftritt. Ein solcher dunkler Bereich kann insbesondere störend sein, wenn dem Halbleiterchip 1 in Abstrahlrichtung eine abbildende Optik nachgeordnet ist.
Bei dem in Figur 4B dargestellten Ausführungsbeispiel ist die zweite Anschlussfläche 52 in einem Randbereich 511 der ersten Anschlussfläche 51 angeordnet. Bei dieser Ausgestaltung tritt lediglich an einem Rand des Bildpunkts 25 ein dunklerer
Bereich auf. Allerdings kann dies zu einer vergleichsweise ungleichmäßigen Bestromung der Bildpunkte 25 in lateraler Richtung führen.
Zur Vermeidung einer ungleichmäßigen Bestromung sind bei dem in Figur 4C dargestellten Ausführungsbeispiel die zweiten Anschlussflächen 52 jeweils in den Eckbereichen 512 der ersten Anschlussfläche 51 angeordnet. Es kann jedoch auch ausreichend sein, wenn nicht in allen Eckbereichen,
beispielsweise nur in einer Ecke oder nur in zwei Ecken, eine zweite Anschlussfläche 52 vorgesehen ist. Bei der in Figur 5A dargestellten Variante umläuft die zweite Kontaktfläche 52 die erste Kontaktfläche 51 entlang des gesamten Umfangs. Dadurch kann eine homogene Bestromung ohne einen dunkleren Mittenbereich der Bildpunkte 25 erzielt werden. Allerdings erfordert diese Ausgestaltung besonders hohe Justagegenauigkeiten und ein besonders hohes Maß an Strukturtreue .
Diese Anforderungen können vermindert werden, wenn die zweite Anschlussfläche 52 nicht entlang aller Ränder der ersten Anschlussfläche 51 verläuft. In Figur 5B ist die zweite
Anschlussfläche 52 L-förmig ausgebildet und verläuft entlang zweiter Ränder der ersten Anschlussfläche 51. In dem
Ausführungsbeispiel gemäß Figur 5C sind die erste
Anschlussfläche 51 und die zweite Anschlussfläche 52
nebeneinander angeordnet, sodass die zweite Anschlussfläche nur entlang einer Kante der ersten Anschlussfläche verläuft. Ein zweites und drittes Ausführungsbeispiel für ein Verfahren zur Herstellung von optoelektronischen Halbleiterchips ist in den Figuren 2A bis 2C bzw. 3A und 3B anhand von schematisch in Schnittansicht dargestellten Zwischenschritten gezeigt. Diese beiden weiteren Ausführungsbeispiele unterscheiden sich vom ersten Ausführungsbeispiel im Wesentlichen durch die Art der Kontaktierung der zweiten Halbleiterschicht 22.
Insbesondere kann das Befestigen der Halbleiterschichtenfolge 2 an dem Träger 5 wie im Zusammenhang mit den Figuren 1H bis II beschrieben erfolgen. Der Träger 5 unterscheidet sich bei den weiteren Ausführungsbeispielen lediglich dadurch, dass jeder Halbleiterchip 1 nur eine zweite Anschlussfläche 52 aufweist, die mit allen Bildpunkten 25 elektrisch leitend verbunden ist.
Hierfür wird, wie in Figur 2A dargestellt, eine
KontaktSchicht 6 vollflächig auf der Halbleiterschichtenfolge
2 aufgebracht. Auf der Strahlungsdurchtrittsfläche 24 grenzt die KontaktSchicht zumindest bereichsweise an die
Strahlungsdurchtrittsfläche 24 an und ist mit der zweiten Halbleiterschicht 22 elektrisch leitend verbunden. Wie in Figur 2B dargestellt, wird die KontaktSchicht 6 strukturiert, sodass diese an der Stelle, an der später die Vereinzelung der Halbleiterchips erfolgt, eine Grabenöffnung 63 der
KontaktSchicht ausgebildet wird. Zur Verbesserung der
Querleitfähigkeit der KontaktSchicht 6 wird eine metallische Schicht 61 in den Trenngräben 27 zwischen benachbarten
Bildpunkten ausgebildet. Weiterhin kann die metallische
Schicht auch entlang der Randbereiche der Halbleiterchips verlaufen. Eine dem Träger 5 abgewandte Oberfläche 610 der metallischen Schicht 61 verläuft in vertikaler Richtung zwischen dem Träger 5 und der Strahlungsdurchtrittsfläche 24. Die metallische Schicht 21 bedeckt die
Strahlungsdurchtrittsfläche 24 also nicht. Zusätzlich zur verbesserten Querleitfähigkeit kann mittels der metallischen Schicht 61 in den Trenngräben 27 zwischen den Bildpunkten 25 ein optisches Übersprechen zwischen den Bildpunkten reduziert werden .
Das Vereinzeln der Halbleiterchips kann wie im Zusammenhang mit dem ersten Ausführungsbeispiel beschrieben erfolgen. Ein fertig gestellter Halbleiterchip 1 ist in Figur 2C gezeigt.
Das in den Figuren 3A und 3B dargestellte dritte
Ausführungsbeispiel weist ebenfalls eine gemeinsame
KontaktSchicht 6 für alle Bildpunkte 25 eines Halbleiterchips 1 auf. Im Unterschied zum zweiten Ausführungsbeispiel ist die KontaktSchicht 6 einschichtig als eine metallische Schicht ausgebildet. Zur Strahlungsauskopplung weist die
KontaktSchicht 6 jeweils auf den Strahlungsdurchtrittsflächen 24 der Halbleiterchips ein Strahlungsfenster 62 auf. Im
Bereich des Strahlungsfensters ist die
Strahlungsdurchtrittsfläche 24 also frei von metallischem Material, so dass die Strahlungsfenster jeweils denjenigen Bereich der Bildpunkte definieren, aus dem die im Betrieb erzeugte Strahlung austritt beziehungsweise in dem die zu detektierende Strahlung eintritt. Ein fertig gestellter
Halbleiterchip gemäß dem dritten Ausführungsbeispiel ist in Figur 3B gezeigt.
Diese Patentanmeldung beansprucht die Priorität der deutschen Patentanmeldung 10 2012 112 530.9, deren Offenbarungsgehalt hiermit durch Rückbezug aufgenommen wird. Die Erfindung ist nicht durch die Beschreibung anhand der Ausführungsbeispiele beschränkt. Vielmehr umfasst die
Erfindung jedes neue Merkmal sowie jede Kombination von Merkmalen, was insbesondere jede Kombination von Merkmalen i den Patentansprüchen beinhaltet, auch wenn dieses Merkmal oder diese Kombination selbst nicht explizit in den
Patentansprüchen oder den Ausführungsbeispielen angegeben ist .

Claims

Patentansprüche
1. Verfahren zum Herstellen einer Mehrzahl von
optoelektronischen Halbleiterchips (1), die jeweils eine Mehrzahl von Bildpunkten (25) aufweisen, mit den Schritten: a) Bereitstellen einer Halbleiterschichtenfolge (2) mit einem zur Erzeugung und/oder Detektion von Strahlung vorgesehenen aktiven Bereich (20), der zwischen einer ersten
Halbleiterschicht (21) und einer zweiten Halbleiterschicht (22) ausgebildet ist;
b) Bereitstellen eines Trägers (5) mit einer Mehrzahl von ersten Anschlussflächen (51);
c) Befestigen der Halbleiterschichtenfolge an dem Träger, so dass die erste Halbleiterschicht mit den ersten
Anschlussflächen elektrisch leitend verbunden wird;
d) Ausbilden von Trenngräben (27) in der an dem Träger befestigten Halbleiterschichtenfolge zur Ausbildung der Bildpunkte, wobei sich die Trenngräben durch die
Halbleiterschichtenfolge hindurch erstrecken;
e) Ausbilden einer KontaktSchicht (6), die die zweite
Halbleiterschicht elektrisch leitend mit einer zweiten
Anschlussfläche (52) des Trägers verbindet; und
f) Vereinzeln des Trägers in die Mehrzahl von
Halbleiterchips, die jeweils eine Mehrzahl von Bildpunkten aufweisen.
2. Verfahren nach Anspruch 1,
wobei die Halbleiterschichtenfolge in Schritt c) im Bereich der Halbleiterchips frei von Ausnehmungen ist.
3. Verfahren nach einem der vorhergehenden Ansprüche, wobei eine Justage beim Ausbilden der Trenngräben relativ zu Justagemarken (55), die auf dem Träger ausgebildet sind, erfolgt .
4. Verfahren nach einem der vorhergehenden Ansprüche,
wobei die Halbleiterschichtenfolge vor Schritt c) mit einer metallischen Zwischenschicht (3) versehen wird.
5. Verfahren nach Anspruch 4,
wobei die metallische Zwischenschicht (3) zwischen Schritt c) und Schritt f) durchtrennt wird.
6. Verfahren nach Anspruch 1 oder 2,
wobei
-die Halbleiterschichtenfolge vor Schritt c) mit einer metallischen Zwischenschicht (3) versehen wird;
- in der metallischen Zwischenschicht vor Schritt c)
Justagefenster (35) ausgebildet werden; und
- die Halbleiterschichtenfolge in Schritt c) so relativ zum Träger positioniert wird, dass Justagemarken (55) auf dem
Träger mit den Justagefenstern (35) überlappen.
7. Verfahren nach einem der vorhergehenden Ansprüche,
wobei die Halbleiterschichtenfolge epitaktisch auf einem Aufwachssubstrat (23) abgeschieden ist und das
Aufwachssubstrat vor Schritt d) entfernt wird.
8. Optoelektronischer Halbleiterchip (1) mit einer
Halbleiterschichtenfolge (2), die einen zum Erzeugen und/oder Empfangen von Strahlung vorgesehenen aktiven Bereich (20) aufweist, der zwischen einer ersten Halbleiterschicht (21) und einer zweiten Halbleiterschicht (22) angeordnet ist, wobei - die Halbleiterschichtenfolge in eine Mehrzahl von Bildpunkten (25) unterteilt ist;
- der Halbleiterchip einen Träger (5) aufweist, auf dem die Halbleiterschichtenfolge angeordnet ist und der eine
Ansteuerschaltung für die einzelnen Bildpunkte (25) aufweist;
- der Träger für jeden Bildpunkt eine erste Anschlussfläche aufweist, die mit der ersten Halbleiterschicht der Bildpunkte elektrisch leitend verbunden ist; und
- die zweite Halbleiterschicht über eine KontaktSchicht (6) mit einer zweiten Anschlussfläche (52) elektrisch leitend verbunden ist, wobei die KontaktSchicht eine vom Träger abgewandte Strahlungsdurchtrittsfläche (24) zumindest
bereichsweise bedeckt.
9. Halbleiterchip nach Anspruch 8,
wobei sich die Bildpunkte der Halbleiterschichtenfolge zumindest bereichsweise mit zunehmendem Abstand vom Träger ver üngen .
10. Halbleiterchip nach Anspruch 8 oder 9,
wobei die zweite Halbleiterschicht eines jeden Bildpunkts über die KontaktSchicht jeweils elektrisch leitend mit zumindest einer dem Bildpunkt zugeordneten zweiten
Anschlussfläche verbunden ist.
11. Halbleiterchip nach Anspruch 8 oder 9,
wobei die erste Anschlussfläche die zumindest eine zweite Anschlussfläche umläuft.
12. Halbleiterchip nach einem der Ansprüche 8 bis 10,
wobei die zumindest eine zweite Anschlussfläche in einem Randbereich (511) oder in einem Eckbereich (512) der ersten Anschlussfläche angeordnet ist.
13. Halbleiterchip nach einem der Ansprüche 8 bis 10, wobei die erste Anschlussfläche entlang zumindest zweier Ränder der zweiten Anschlussfläche verläuft.
14. Halbleiterchip nach einem der Ansprüche 8 bis 13, wobei jeder Bildpunkt zumindest eine Aussparung (28) in der Halbleiterschichtenfolge aufweist und sich die KontaktSchicht von der zweiten Anschlussfläche durch die Aussparung zur zweiten Halbleiterschicht erstreckt.
15. Halbleiterchip nach Anspruch 8 oder 9,
wobei die zweiten Halbleiterschichten von zumindest zwei benachbarten Bildpunkten über die KontaktSchicht elektrisch leitend miteinander verbunden sind.
16. Halbleiterchip nach einem der Ansprüche 8 bis 15, wobei die Bildpunkte durch Trenngräben (27) voneinander getrennt sind und die KontaktSchicht bereichsweise in den Trenngräben verläuft.
17. Halbleiterchip nach Anspruch 16,
wobei die KontaktSchicht eine metallische Schicht (61) aufweist, die gitterförmig in den Trenngräben verläuft.
18. Halbleiterchip nach einem der Ansprüche 8 bis 17, wobei die KontaktSchicht ein TCO-Material aufweist.
19. Optoelektronischer Halbleiterchip nach einem der
Ansprüche 8 bis 18, der nach einem der Ansprüche 1 bis 7 hergestellt ist.
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