WO2014019865A1 - Verfahren zur herstellung einer mehrzahl von optoelektronischen halbleiterchips und optoelektronischer halbleiterchip - Google Patents

Verfahren zur herstellung einer mehrzahl von optoelektronischen halbleiterchips und optoelektronischer halbleiterchip Download PDF

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Definitions

  • the present application relates to a method for
  • Light-emitting diode semiconductor chips often have an electrical contact on the front side for electrical contacting
  • An object is to provide a method for producing an optoelectronic semiconductor chip, with which semiconductor chips can be produced in a simple and cost-effective manner, which are characterized by good optoelectronic
  • Optoelectronic semiconductor chip can be specified, which is characterized by high efficiency and at the same time allows a compact design of the housing.
  • a semiconductor layer sequence with an active area provided for generating and / or receiving radiation which is arranged between a first semiconductor layer and a second semiconductor layer deposited on a growth substrate.
  • the semiconductor layer sequence is attached to a carrier.
  • the fastening takes place, for example, by means of a connecting layer, for example a solder layer or an adhesive layer.
  • the attachment of the semiconductor layer sequence takes place on the
  • a plurality of recesses are formed which extend through the carrier, the second semiconductor layer and the active region into the first semiconductor layer.
  • first contacts are formed, wherein the first contacts in the region of the recesses are each electrically conductively connected to the first semiconductor layer.
  • Semiconductor layer sequence is in the plurality of
  • each semiconductor chip having at least one recess.
  • Each semiconductor chip can also have two or more recesses
  • the first semiconductor layer arranged on the side of the active region facing away from the carrier is separated from the first main surface of the first semiconductor layer
  • Carrier can be contacted electrically. On an electrical contact on a side facing away from the carrier Radiation exit surface of the semiconductor layer sequence for the external electrical contacting can be dispensed with. Preferably, the recesses are formed after the semiconductor layer sequence has already been attached to the carrier. At the time of attachment of the
  • Semiconductor layer sequence on the carrier therefore does not have any recesses which extend from the carrier through the active region into the first semiconductor layer and are provided for electrical contacting of the first semiconductor layer.
  • the semiconductor layer sequence already has trenches before being fastened to the carrier
  • the recesses are formed by means of an anisotropic etching process.
  • Reactive ion etching is suitable. Reactive ion etching is also referred to as the "Bosch process”.
  • Cross section of the recesses can be achieved in the lateral direction.
  • the aspect ratio is preferably at least 5: 1, more preferably at least 10: 1.
  • Aspect ratio can also be significantly larger
  • the aspect ratio can be up to 50: 1.
  • the side surfaces of the recesses preferably extend perpendicular to the main plane of extension.
  • the recesses can be formed in a continuous process step by means of an anisotropic etching process, in particular by means of reactive ion etching.
  • Sub-step can be formed by means of an isotropic etching process and in a second sub-step by means of an anisotropic etching process. Unlike an anisotropic
  • Etching process performs an isotropic etching process to form oblique side surfaces of the recesses.
  • the side surfaces thus do not extend at least in regions perpendicular to a main extension plane of the semiconductor layers
  • the described two-stage design of the recesses is preferably carried out such that only material of the carrier is removed in the first sub-step. After the first sub-step, the recess thus does not extend completely through the carrier.
  • the recesses are formed such that the cross section of the recesses at the level of one of
  • Semiconductor layer sequence facing the second main surface of the carrier is equal to or substantially equal to the cross section of the recesses at the level of the active region.
  • a substantially identical cross-section is understood to mean that the cross-sectional areas do not exceed 10%
  • the carrier is thinned. This is preferably done after attaching the semiconductor layer sequence to the carrier and further
  • the thinning is preferably carried out mechanically, for example by grinding. Alternatively, it is also possible to use a chemical process.
  • an insulating layer is applied before the formation of the first contacts, which completely covers the side surfaces of the recesses in particular.
  • Isolation layer can be formed in a single deposition process so that it is directly adjacent to the active region and to the first main surface of the carrier.
  • the insulating layer is preferably arranged between the first main surface and the first contact, so that the first contact does not adjoin the carrier.
  • a first contact layer is applied which directly adjoins the first semiconductor layer and which extends from the first semiconductor layer without interruption to the first main surface of the carrier.
  • interruption-free means that the first contact layer forms a continuous current path from the first semiconductor layer to the first main surface of the carrier, so that the first semiconductor layer is externally electrically conductive from the first main surface of the carrier
  • the first contact layer for example, a PVD (Physical Vapor Deposition) method, for example sputtering, or a CVD (Chemical Vapor
  • the first contact layer can also be applied by means of an ALD (Atomic Layer Deposition) method.
  • ALD Atomic Layer Deposition
  • Such an ALD procedure can also be performed multiple times to be consistent
  • An ALD process can reduce the use of materials, in particular in comparison to a sputtering process.
  • the recesses do not have to be completely filled with contact material. Rather, the recesses may each have one or more cavities.
  • the recesses can be filled,
  • the filling is preferably carried out by means of a galvanic process. But it can also be another method
  • PVD method for example, a PVD method or a CVD method
  • the growth substrate is removed.
  • the growth substrate can be removed mechanically or chemically, for example.
  • LLO Laser Lift Off
  • a semiconductor chip in which the growth substrate is removed is also referred to as a thin-film semiconductor chip.
  • the carrier serves for the mechanical stabilization of the
  • Growth substrate is preferably after the
  • Semiconductor layer sequence is already attached to the carrier.
  • the attachment of the semiconductor layer sequence to the carrier can take place, for example, in a wafer bonding process.
  • Recesses extend through the mirror layer
  • the carrier can therefore also be radiation-impermeable to radiation generated in the active region or to be detected by the active region.
  • the mirror layer preferably contains a metal or a metallic one
  • Silver or a silver-containing alloy is particularly suitable for the visible spectral range. Furthermore, for the visible, especially red, to infrared Spectral range, for example, zinc, for example in the form of a zinc-containing alloy.
  • An optoelectronic semiconductor chip has, according to one embodiment, a semiconductor body and a carrier to which the semiconductor body is attached.
  • the semiconductor chip has a recess that extends from a first main surface of the carrier facing away from the semiconductor body through the carrier, the second semiconductor layer and the active region into the first
  • a first contact is arranged, which is electrically conductively connected in the region of the at least one recess with the first semiconductor layer.
  • Main surface on a second contact which is electrically connected via the carrier with the second semiconductor layer.
  • the carrier preferably contains a semiconductor material, in particular silicon. Silicon is large and
  • the carrier is suitably doped.
  • the semiconductor body may also have more than one active region.
  • the at least one recess preferably extends through all active areas.
  • the first semiconductor layer is thus that layer which is arranged on the side of the active region furthest away from the carrier on the side facing away from the carrier.
  • the recess has a subregion in which a cross section of the recess widens toward the first main surface of the carrier.
  • the recess may thus be funnel-shaped. The production of an electrically conductive connection between the first contact and the first semiconductor layer is thereby simplified.
  • the recess can also be continuous
  • a mirror layer is arranged between the carrier and the semiconductor body. The risk of radiation absorption in the carrier is thereby reduced.
  • FIGS. 1A to 1H show an exemplary embodiment of a method for producing optoelectronic devices
  • Figure 2 shows a second embodiment of a
  • FIGS. 1A to 1H Production of optoelectronic semiconductor chips is shown schematically with reference to FIGS. 1A to 1H.
  • Figure 1A on a growth substrate 29 a
  • Semiconductor layer sequence has a growth substrate facing first semiconductor layer 21, an active region 20 and on a side facing away from the first semiconductor layer 21 of the active region, a second semiconductor layer 22.
  • the first semiconductor layer may be n-type and the second semiconductor layer may be p-type
  • the first semiconductor layer and the second semiconductor layer may each have a plurality
  • Partial layers include.
  • Luminescence diode described about a light emitting diode.
  • the method is also suitable for the production of a laser diode or a radiation detector with a for
  • the semiconductor layer sequence 2 in particular the active
  • Area 20 preferably contains a III-V compound semiconductor material.
  • III-V compound semiconductor materials are known for
  • III-V compound semiconductor materials in particular from mentioned Material systems, can continue at the
  • the active region 20 preferably comprises a pn junction, a double heterostructure, a single quantum well (SQW) or, more preferably, a
  • MQW Multiple quantum well structure
  • Quantization includes quantum wells, quantum wires and quantum dots and any combination of these structures.
  • epitaxial deposition for example by means of
  • MOCVD Metal Organic Chemical Vapor deposition
  • MBE Metal Organic Chemical Vapor Deposition
  • LPE Low-Ethyl-N-oxide-semiconductor
  • a semiconductor layer sequence based on Al x In y Ga- x - y N is suitable for example sapphire,
  • Silicon carbide or silicon are Silicon carbide or silicon.
  • a mirror layer 3 is applied, for example by means of vapor deposition or
  • the mirror layer preferably contains a metal or a metallic alloy.
  • a metal or a metallic alloy for example, silver or a silver-containing alloy is characterized by a particularly high reflectivity in the visible spectral range.
  • the mirror layer can also contain nickel, chromium, palladium, rhodium, aluminum, zinc or gold or have a metallic alloy with at least one of the metals mentioned.
  • Spectral range is for example a gold-zinc alloy.
  • the growth substrate 29 with the semiconductor layer sequence 2 is in a wafer bonding process by means of a
  • Connection layer 4 for example, a solder layer or an electrically conductive adhesive layer attached to a support 5.
  • the carrier 5 has one of the
  • the carrier 5 is particularly suitable silicon due to the good microstructure. However, it is also possible to use another material, in particular another semiconductor material such as, for example, germanium or gallium arsenide.
  • the carrier is doped and has the same conductivity type as the second semiconductor layer 22. The electrical contacting of the second semiconductor layer via the carrier is thus simplified.
  • the carrier may be thinned from the first main surface 51 to reduce the thickness of the carrier 5. Thinning can be achieved by means of a mechanical process,
  • the carrier 5 may already have a thickness of at most 50 ym before thinning.
  • the effort of thinning can be reduced. Deviating from this, however, the thickness can also be greater than 50 ⁇ m, for example between 50 ⁇ m inclusive and 300 ⁇ m inclusive.
  • the growth substrate 29 is removed.
  • a silicon growth substrate this is particularly suitable
  • Silicon carbide or sapphire can also be removed by means of an LLO process.
  • a radiation exit surface of the semiconductor layer sequence 2 facing away from the carrier is provided with a structuring 25.
  • Decoupling efficiency for the radiation generated during operation in the active region 20 can be increased.
  • the structuring can be carried out, for example, by means of a chemical process,
  • the structuring can be irregular or regular
  • recesses 6 are formed from the first main surface 51 of the carrier 5 and extend through the carrier 5 and the active region 20 into the first semiconductor layer 21.
  • Anisotropic etching process for example, reactive
  • Ion etching in particular reactive ion etching.
  • the aspect ratio is preferably at least 5: 1,
  • the aspect ratio may be even higher, for example 20: 1 or more, in particular up to 50: 1.
  • the recesses 6 can
  • Deviating from the recesses can also be formed in two stages, the recesses in a first sub-step by means of an isotropic
  • Etching process for example, a wet-chemical
  • the first sub-step is performed so that the recess formed thereby does not extend completely through the carrier 5 therethrough.
  • an anisotropic etching process is performed in the second sub-step. As a result, as shown by the dashed line 61 in FIG.
  • the formation of the recess is preferably such that the cross-section of Recesses in the region of the second main surface 52 of the
  • Support and the cross section of the recesses in the region of the active region 20 is equal to or at least substantially equal.
  • a border is the
  • Insulation layer such as a silicon oxide layer, applied, which covers the side surfaces 65 of the recesses 6 and the first main surface of the carrier 5.
  • Insulation layer for example, by means of a CVD
  • the insulation layer 7 is thus a layer that the
  • Recesses 6 partially to the carrier 5 and
  • Area 20 and the second semiconductor layer 22 and of the carrier 5 achieved by means of a continuous layer produced in a single deposition step.
  • Figure IE in the
  • a terminal window 60 is formed, in which the first semiconductor layer 21 is exposed. This happens preferably by means of a further anisotropic etching step, in particular a further DRIE etching step.
  • a first contact layer 81 is applied, via which the first semiconductor layer 21 is electrically contactable from the rear side, that is to say the first main surface 51 of the carrier.
  • the first contact layer can be applied by means of vapor deposition or by means of a PVD process, for example sputtering.
  • a PVD process for example sputtering.
  • an ALD method is also suitable, which can in particular also be carried out several times in succession in order to achieve continuous coverage of the side surfaces of the recesses 6 with a sufficient electrical conductivity.
  • the recesses 6 can be filled by means of a second electrically conductive contact layer 82.
  • the second contact layer may contain, for example, aluminum or nickel or consist of such a material. This can be done, for example, by means of a galvanic
  • the recesses 6 can also remain at least partially unfilled, ie the finished semiconductor chip has one or more cavities in the region of the recesses.
  • the second contact layer 82 is also the first main surface 51 of the carrier 5 is coated.
  • a first contact 8 for external electrical contacting of the first semiconductor layer and a second contact 9 are formed on the first main surface 51, which is electrically conductively connected to the second semiconductor layer sequence 22 via the carrier 5.
  • the separation can for example by a
  • the two electrical contacts can thus be produced in a common deposition step.
  • charge carriers from opposite directions can be injected into the active region 20 and recombine there with the emission of radiation.
  • Semiconductor chips for example by means of soldering, such as by reflow soldering, on the first contact 8 and the second contact 9 in each case a bump (93) are applied, for example, gold or a gold-containing alloy, such as AuSn, NiAu: Sn or InAuSn.
  • the carrier 5 with the semiconductor layer sequence 2 is separated into semiconductor chips, so that each semiconductor chip has at least one recess 6, as shown in FIG.
  • the separation is preferably carried out by means of laser cutting. But it can also be a mechanical process, such as sawing, scratches,
  • Break, stealth dicing or columns find application.
  • the semiconductor layer sequence can already be subdivided by trenches into individual semiconductor bodies, the singulation taking place along the trenches.
  • the recess is in supervision completely within the formed by the semiconductor layer sequence
  • the recess is along its entire circumference of material
  • the semiconductor chip may also have two or more recesses.
  • a so-called flip-chip in which the growth substrate remains in the finished semiconductor chip, a lateral radiation extraction on the side surface of the through the semiconductor layer sequence second
  • the semiconductor chip therefore represents, to a good approximation, a pure surface emitter with a Lambertian radiation characteristic.
  • FIG. 1H Semiconductor chips 1 according to a first exemplary embodiment are shown in FIG. 1H.
  • the semiconductor chip has two laterally arranged side by side in the lateral direction Contacts 8, 9 on. The electrical contact of the
  • Semiconductor chips 1 can be mounted in a housing or on a connection carrier, for example a printed circuit board, directly during the manufacture of the mounting in the housing
  • Top contact can therefore be dispensed with, whereby the manufacturing costs and the need for gold can be reduced. Designs with a particularly low
  • the dimension of the semiconductor chip in the vertical direction is at most 200.mu.m, for example, between 120.mu.m inclusive and 180.mu.
  • the dimension of the semiconductor chip in the vertical direction is at most 200.mu.m, for example, between 120.mu.m inclusive and 180.mu.
  • a second exemplary embodiment of a semiconductor chip is shown schematically in a sectional view in FIG. This second embodiment essentially corresponds to the first described in connection with FIG.
  • this portion 61 can be carried out as described in connection with Figure IC. Furthermore, on the carrier 5 opposite
  • the conversion element is intended to at least partially convert radiation generated in operation in the active region 20 into secondary radiation, so that the mixed radiation, in particular mixed light appearing white to the human eye, is radiated.
  • the conversion element 95 may, for example in the form of a
  • Platelets be formed by means of a
  • Fixing layer 96 is attached to the semiconductor body 2.
  • the conversion element 95 may have the same basic shape as the carrier 5. On a recess for the
  • the conversion element can also protrude over the semiconductor chip in the lateral direction at least in regions or along the entire circumference.
  • Conversion element is radiated past, is thereby reduced.
  • the size of the conversion element is no longer limited by requirements in making the wire bond connection. Deviating from this, however, the conversion element can also terminate flush with the semiconductor body 2.
  • the conversion element may, for example, comprise a matrix material in which a phosphor is embedded.
  • the conversion element may be formed as a conversion ceramic.
  • a silicone is suitable for the attachment layer 96.
  • the attachment layer can also be mixed with phosphor.
  • the conversion element 93 can also be used in the first exemplary embodiment described in conjunction with FIG.

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Abstract

Es wird ein Verfahren zur Herstellung einer Mehrzahl von optoelektronischen Halbleiterchips (1) angegeben, bei dem eine Halbleiterschichtenfolge mit einem zum Erzeugen und/oder Empfangen von Strahlung vorgesehenen aktiven Bereich (20), der zwischen einer ersten Halbleiterschicht (21) und einer zweiten Halbleiterschicht (22) angeordnet ist, auf einem Aufwachssubstrat (29) abgeschieden wird. Die Halbleiterschichtenfolge wird an einem Träger (5) befestigt. Eine Mehrzahl von Ausnehmungen (6), die sich durch den Träger, die zweite Halbleiterschicht und den aktiven Bereich hindurch in die erste Halbleiterschicht hinein erstrecken, wird ausgebildet. Auf einer der Halbleiterschichtenfolge abgewandten ersten Hauptfläche (51) des Trägers werden erste Kontakte (8) ausgebildet, die im Bereich der Ausnehmungen jeweils mit der ersten Halbleiterschicht elektrisch leitend verbunden sind. Der Träger mit der Halbleiterschichtenfolge wird in die Mehrzahl von optoelektronischen Halbleiterchips vereinzelt, wobei jeder Halbleiterchip zumindest eine Ausnehmung aufweist. Weiterhin wird ein optoelektronischer Halbleiterchip angegeben.

Description

Beschreibung
Verfahren zur Herstellung einer Mehrzahl von
optoelektronischen Halbleiterchips und optoelektronischer Halbleiterchip
Die vorliegende Anmeldung betrifft ein Verfahren zur
Herstellung von optoelektronischen Halbleiterchips und einen optoelektronischen Halbleiterchip .
Leuchtdioden-Halbleiterchips weisen oftmals zur elektrischen Kontaktierung auf der Vorderseite einen elektrischen
Anschluss auf, der über eine Drahtbondverbindung elektrisch kontaktiert wird. Eine solche Drahtbondverbindung erschwert jedoch kompakte Ausführungen des LED-Gehäuses und stellt zudem ein zusätzliches Ausfallrisiko dar.
Eine Aufgabe ist es, ein Verfahren zur Herstellung eines optoelektronischen Halbleiterchips anzugeben, mit dem auf einfache und kostengünstige Weise Halbleiterchips hergestellt werden können, die sich durch gute optoelektronische
Eigenschaften auszeichnen. Weiterhin soll ein
optoelektronischer Halbleiterchip angegeben werden, der sich durch eine hohe Effizienz auszeichnet und gleichzeitig eine kompakte Ausgestaltung des Gehäuses erlaubt.
Diese Aufgabe wird durch ein Verfahren beziehungsweise einen optoelektronischen Halbleiterchip gemäß den unabhängigen Patentansprüchen gelöst. Weitere Ausgestaltungen und
Zweckmäßigkeiten sind Gegenstand der abhängigen
Patentansprüche . Bei einem Verfahren zur Herstellung einer Mehrzahl von optoelektronischen Halbleiterchips wird gemäß einer
Ausführungsform eine Halbleiterschichtenfolge mit einem zum Erzeugen und/oder Empfangen von Strahlung vorgesehenen aktiven Bereich, der zwischen einer ersten Halbleiterschicht und einer zweiten Halbleiterschicht angeordnet ist, auf einem Aufwachssubstrat abgeschieden. Die Halbleiterschichtenfolge wird an einem Träger befestigt. Das Befestigen erfolgt beispielsweise mittels einer Verbindungsschicht, etwa einer Lotschicht oder einer Klebeschicht. Vorzugsweise erfolgt die Befestigung der Halbleiterschichtenfolge auf der dem
Aufwachssubstrat abgewandten Seite der
Halbleiterschichtenfolge . Eine Mehrzahl von Ausnehmungen wird ausgebildet, die sich durch den Träger, die zweite Halbleiterschicht und den aktiven Bereich hindurch in die erste Halbleiterschicht hinein erstrecken. Auf einer der Halbleiterschichtenfolge abgewandten ersten Hauptfläche des Trägers werden erste Kontakte ausgebildet, wobei die ersten Kontakte im Bereich der Ausnehmungen jeweils mit der ersten Halbleiterschicht elektrisch leitend verbunden sind. Der Träger mit der
Halbleiterschichtenfolge wird in die Mehrzahl von
optoelektronischen Halbleiterchips vereinzelt, wobei jeder Halbleiterchip zumindest eine Ausnehmung aufweist. Jeder Halbleiterchip kann auch zwei oder mehr Ausnehmungen
aufweisen .
Mittels der zumindest einen Ausnehmung ist die auf der dem Träger abgewandten Seite des aktiven Bereichs angeordnete erste Halbleiterschicht von der ersten Hauptfläche des
Trägers her elektrisch kontaktierbar . Auf einen elektrischen Kontakt auf einer dem Träger abgewandten Strahlungsaustrittsfläche der Halbleiterschichtenfolge für die externe elektrische Kontaktierung kann verzichtet werden. Vorzugsweise erfolgt das Ausbilden der Ausnehmungen, nachdem die Halbleiterschichtenfolge bereits an dem Träger befestigt ist. Zum Zeitpunkt der Befestigung der
Halbleiterschichtenfolge an dem Träger weist diese also noch keine Ausnehmungen auf, die sich von dem Träger durch den aktiven Bereich hindurch in die erste Halbleiterschicht hinein erstrecken und zur elektrischen Kontaktierung der ersten Halbleiterschicht vorgesehen sind. Es ist jedoch denkbar, dass die Halbleiterschichtenfolge vor dem Befestigen an dem Träger bereits Gräben aufweist, die die
Halbleiterschichtenfolge in lateraler Richtung in einzelne Halbleiterkörper unterteilt.
In einer bevorzugten Ausgestaltung werden die Ausnehmungen mittels eines anisotropen Ätzprozesses ausgebildet.
Insbesondere eignet sich reaktives Ionentiefenätzen (Deep Reactive Ion Etching, DRIE) . Das reaktive Ionentiefenätzen wird auch als „Bosch-Prozess" bezeichnet.
Mit einem anisotropen Ätzprozess, insbesondere mittels reaktiven Ionentiefenätzens , können Ausnehmungen mit einem großen Aspektverhältnis, also einem großen Verhältnis der Tiefe der Ausnehmungen, in einer senkrecht zu einer
Haupterstreckungsebene der Halbleiterschichten der
Halbleiterschichtenfolge verlaufenden Richtung zum
Querschnitt der Ausnehmungen in lateraler Richtung erzielt werden. Das Aspektverhältnis beträgt vorzugsweise mindestens 5:1, besonders bevorzugt mindestens 10:1. Das
Aspektverhältnis kann auch deutlich größer sein,
beispielsweise mindestens 20:1, oder mindestens 30:1.
Insbesondere kann das Aspektverhältnis bis zu 50:1 betragen. Die Seitenflächen der Ausnehmungen verlaufen vorzugsweise senkrecht zu der Haupterstreckungsebene .
Die Ausnehmungen können in einem durchgängigen Prozessschritt mittels eines anisotropen Ätzprozesses, insbesondere mittels reaktiven Ionentiefenätzens , ausgebildet werden.
Alternativ können die Ausnehmungen in einem ersten
Teilschritt mittels eines isotropen Ätzprozesses und in einem zweiten Teilschritt mittels eines anisotropen Ätzprozesses ausgebildet werden. Im Unterschied zu einem anisotropen
Ätzprozess führt ein isotroper Ätzprozess zur Ausbildung von schrägen Seitenflächen der Ausnehmungen. Die Seitenflächen verlaufen also zumindest bereichsweise nicht senkrecht einer Haupterstreckungsebene der Halbleiterschichten der
Halbleiterschichtenfolge. In dem im ersten Teilschritt ausgebildeten Bereich der Ausnehmungen kann sich ein
Querschnitt der Ausnehmungen zur ersten Hauptfläche des
Trägers hin vergrößern. Eine nachfolgende elektrische
Kontaktierung der ersten Halbleiterschicht durch die
Ausnehmungen hindurch kann so vereinfacht werden. Die
beschriebene zweistufige Ausbildung der Ausnehmungen erfolgt vorzugsweise derart, dass im ersten Teilschritt nur Material des Trägers entfernt wird. Nach dem ersten Teilschritt erstreckt sich die Ausnehmung also nicht vollständig durch den Träger hindurch.
Vorzugsweise werden die Ausnehmungen derart ausgebildet, dass der Querschnitt der Ausnehmungen auf Höhe einer der
Halbleiterschichtenfolge zugewandten zweiten Hauptfläche des Trägers gleich oder im Wesentlichen gleich dem Querschnitt der Ausnehmungen auf Höhe des aktiven Bereichs ist. Unter einem im Wesentlichen gleichen Querschnitt wird verstanden, dass sich die Querschnittsflächen um höchstens 10 %
voneinander unterscheiden. Insbesondere verläuft eine
Umrandung der Ausnehmung auf Höhe des aktiven Bereichs in Aufsicht deckungsgleich mit oder innerhalb einer Umrandung der Ausnehmung auf Höhe der zweiten Hauptfläche des Trägers.
In einer weiteren bevorzugten Ausgestaltung wird der Träger gedünnt. Dies erfolgt vorzugsweise nach dem Befestigen der Halbleiterschichtenfolge an dem Träger und weiterhin
bevorzugt vor dem Ausbilden der Ausnehmungen. Die
erforderliche Ätztiefe kann dadurch verringert werden. Das Dünnen erfolgt vorzugsweise mechanisch, beispielsweise mittels Schleifens. Alternativ kann aber auch ein chemisches Verfahren Anwendung finden.
In einer bevorzugten Ausgestaltung wird vor dem Ausbilden der ersten Kontakte eine Isolationsschicht aufgebracht, die die Seitenflächen der Ausnehmungen insbesondere vollständig bedeckt. Mittels der Isolationsschicht kann zur Ausbildung des ersten Kontakts vorgesehenes Material von dem aktiven Bereich, der zweiten Halbleiterschicht und vom Träger
elektrisch isoliert werden. Insbesondere kann die
Isolationsschicht in einem einzigen Abscheideprozess so ausgebildet werden, dass sie an den aktiven Bereich und an die erste Hauptfläche des Trägers unmittelbar angrenzt. Auf der ersten Hauptfläche ist die Isolationsschicht bevorzugt zwischen der ersten Hauptfläche und dem ersten Kontakt angeordnet, so dass der erste Kontakt nicht an den Träger angrenzt .
In einer weiteren Ausgestaltung wird zur Ausbildung des ersten Kontakts eine erste Kontaktschicht aufgebracht, die unmittelbar an die erste Halbleiterschicht angrenzt und die sich von der ersten Halbleiterschicht unterbrechungsfrei bis zur ersten Hauptfläche des Trägers erstreckt.
Unterbrechungsfrei bedeutet in diesem Zusammenhang, dass die erste Kontaktschicht einen durchgängigen Strompfad von der ersten Halbleiterschicht zur ersten Hauptfläche des Trägers hin bildet, so dass die erste Halbleiterschicht von der ersten Hauptfläche des Trägers her extern elektrisch
kontaktierbar ist.
Für die Ausbildung der ersten Kontaktschicht eignet sich beispielsweise ein PVD (Physical Vapor Deposition) -Verfahren, beispielsweise Sputtern, oder ein CVD (Chemical Vapor
Deposition) -Verfahren . Die erste Kontaktschicht kann auch mittels eines ALD (Atomic Layer Deposition) -Verfahrens aufgebracht werden. Ein solches ALD-Verfahren kann auch mehrfach durchgeführt werden, um einen durchgängig
leitfähigen Pfad von der ersten Halbleiterschicht zur ersten Hauptfläche des Trägers zu erzielen. Durch ein ALD-Verfahren kann der Materialeinsatz, insbesondere im Vergleich zu einem Sputter-Verfahren, verringert werden.
Die Ausnehmungen müssen nicht vollständig mit Kontaktmaterial befüllt sein. Vielmehr können die Ausnehmungen jeweils einen oder mehrere Hohlräume aufweisen.
Alternativ können die Ausnehmungen befüllt werden,
insbesondere nach dem Ausbilden der ersten Kontaktschicht. Das Befüllen erfolgt vorzugsweise mittels eines galvanischen Verfahrens. Es kann aber auch ein anderes Verfahren,
beispielsweise ein PVD-Verfahren oder ein CVD-Verfahren
Anwendung finden. In einer bevorzugten Ausgestaltung wird das Aufwachssubstrat entfernt. Das Aufwachssubstrat kann beispielsweise mechanisch oder chemisch entfernt werden. Alternativ kann auch ein
Laserablöseverfahren (Laser Lift Off, LLO) Anwendung finden, beispielsweise bei einem Saphir-Aufwachssubstrat .
Ein Halbleiterchip, bei dem das Aufwachssubstrat entfernt wird, wird auch als Dünnfilm-Halbleiterchip bezeichnet. Der Träger dient der mechanischen Stabilisierung der
Halbleiterschichtenfolge, sodass das Aufwachssubstrat hierfür nicht mehr erforderlich ist. Das Entfernen des
Aufwachssubstrats erfolgt vorzugsweise, nachdem die
Halbleiterschichtenfolge bereits an dem Träger befestigt ist. Die Befestigung der Halbleiterschichtenfolge an dem Träger kann beispielsweise in einem Waferbonding-Verfahren erfolgen.
Vorzugsweise wird vor dem Befestigen der
Halbleiterschichtenfolge an dem Träger eine Spiegelschicht auf die Halbleiterschichtenfolge aufgebracht. Die
Ausnehmungen erstrecken sich durch die Spiegelschicht
hindurch. Im Betrieb der Halbleiterchips kann im aktiven Bereich erzeugte oder vom aktiven Bereich zu detektierende Strahlung an der Spiegelschicht reflektiert werden. Die
Gefahr einer Strahlungsabsorption durch den Träger wird dadurch verringert. Der Träger kann daher auch für im aktiven Bereich erzeugte oder vom aktiven Bereich zu detektierende Strahlung strahlungsundurchlässig sein. Die Spiegelschicht enthält vorzugsweise ein Metall oder eine metallische
Legierung mit zumindest einem der genannten Metalle. Für den sichtbaren Spektralbereich eignet sich insbesondere Silber oder eine silberhaltige Legierung. Weiterhin kann für den sichtbaren, insbesondere roten, bis infraroten Spektralbereich beispielsweise Zink enthalten, etwa in Form einer Zink-haltigen Legierung.
Ein optoelektronischer Halbleiterchip weist gemäß einer Ausführungsform einen Halbleiterkörper und einen Träger, an dem der Halbleiterkörper befestigt ist, auf. Eine
Halbleiterschichtenfolge mit einem zum Erzeugen und/oder Empfangen von Strahlung vorgesehenen aktiven Bereich, der zwischen einer ersten Halbleiterschicht und einer zweiten Halbleiterschicht angeordnet ist, bildet den
Halbleiterkörper. Der Halbleiterchip weist eine Ausnehmung auf, die sich von einer dem Halbleiterkörper abgewandten ersten Hauptfläche des Trägers durch den Träger, die zweite Halbleiterschicht und den aktiven Bereich in die erste
Halbleiterschicht hinein erstreckt. Auf der ersten
Hauptfläche des Trägers ist ein erster Kontakt angeordnet, der im Bereich der zumindest einen Ausnehmung mit der ersten Halbleiterschicht elektrisch leitend verbunden ist. Vorzugsweise weist der Halbleiterchip auf der ersten
Hauptfläche einen zweiten Kontakt auf, der über den Träger elektrisch leitend mit der zweiten Halbleiterschicht verbunden ist. Über den ersten Kontakt und den zweiten
Kontakt ist der aktive Bereich extern elektrisch
kontaktierbar, sodass Ladungsträger aus entgegengesetzten Richtungen in den aktiven Bereich injiziert oder aus dem aktiven Bereich in entgegengesetzte Richtungen
abtransportiert werden können. Der Träger enthält vorzugsweise ein Halbleitermaterial, insbesondere Silizium. Silizium ist großflächig und
kostengünstig verfügbar und zeichnet sich zudem durch eine gute Mikrostrukturierbarkeit aus. Für eine elektrisch leitende Verbindung des zweiten Kontakts mit der zweiten Halbleiterschicht ist der Träger zweckmäßigerweise dotiert.
Der Halbleiterkörper kann auch mehr als einen aktiven Bereich aufweisen. In diesem Fall erstreckt sich die zumindest eine Ausnehmung vorzugsweise durch alle aktiven Bereiche hindurch. In diesem Fall ist die erste Halbleiterschicht also diejenige Schicht, die auf der vom Träger abgewandten Seite des am weitesten vom Träger entfernten aktiven Bereichs angeordnet ist.
In einer Ausgestaltung weist die Ausnehmung einen Teilbereich auf, in dem sich ein Querschnitt der Ausnehmung zur ersten Hauptfläche des Trägers hin vergrößert. Die Ausnehmung kann also trichterförmig ausgebildet sein. Die Herstellung einer elektrisch leitenden Verbindung zwischen dem ersten Kontakt und der ersten Halbleiterschicht wird dadurch vereinfacht.
Alternativ kann die Ausnehmung aber auch durchgängig
denselben Querschnitt oder im Wesentlichen denselben
Querschnitt aufweisen.
In einer bevorzugten Ausgestaltung ist zwischen dem Träger und dem Halbleiterkörper eine Spiegelschicht angeordnet. Die Gefahr einer Strahlungsabsorption in dem Träger wird dadurch vermindert .
Für die Herstellung des beschriebenen Halbleiterchips eignet sich insbesondere das vorstehend beschriebene
Herstellungsverfahren. Im Zusammenhang mit den Verfahren beschriebene Merkmale können daher auch für den
Halbleiterchip herangezogen werden und umgekehrt. Weitere Merkmale, Ausgestaltungen und Zweckmäßigkeiten ergeben sich aus der folgenden Beschreibung der
Ausführungsbeispiele in Verbindung mit den Figuren.
Es zeigen:
Figuren 1A bis 1H ein Ausführungsbeispiel für ein Verfahren zur Herstellung von optoelektronischen
Halbleiterchips in schematischer Schnittansicht (Figuren 1A bis IG) und in einer Rückansicht des in Figur IG dargestellten fertig gestellten
Halbleiterchips gemäß einem ersten
Ausführungsbeispiel; und
Figur 2 ein zweites Ausführungsbeispiel für einen
optoelektronischen Halbleiterchip.
Gleiche, gleichartige oder gleich wirkende Elemente sind in den Figuren mit denselben Bezugszeichen versehen. Die Figuren und die Größenverhältnisse der in den Figuren dargestellten Elemente untereinander sind nicht als
maßstäblich zu betrachten. Vielmehr können einzelne Elemente, insbesondere Schichtdicken zur besseren Darstellbarkeit und/oder zum besseren Verständnis übertrieben groß
dargestellt sein.
Ein erstes Ausführungsbeispiel für ein Verfahren zur
Herstellung von optoelektronischen Halbleiterchips ist anhand der Figuren 1A bis 1H schematisch dargestellt. Wie in Figur 1A gezeigt, wird auf einem Aufwachssubstrat 29 eine
Halbleiterschichtenfolge vorzugsweise epitaktisch,
beispielsweise mittels MOCVD, abgeschieden. Die
Halbleiterschichtenfolge weist eine dem Aufwachssubstrat zugewandte erste Halbleiterschicht 21, einen aktiven Bereich 20 und auf einer der ersten Halbleiterschicht 21 abgewandten Seite des aktiven Bereichs eine zweite Halbleiterschicht 22 auf. Die erste Halbleiterschicht und die zweite
Halbleiterschicht sind bezüglich des Leitungstyps voneinander verschieden. Beispielsweise kann die erste Halbleiterschicht n-leitend und die zweite Halbleiterschicht p-leitend
ausgebildet sein oder umgekehrt. Die erste Halbleiterschicht und die zweite Halbleiterschicht können jeweils mehrere
Teilschichten umfassen.
Zur vereinfachten Darstellung ist in den Figuren lediglich ein Ausschnitt eines Waferverbunds gezeigt, aus dem bei der Herstellung ein Halbleiterchip hervorgeht. Weiterhin wird lediglich exemplarisch die Herstellung einer
Lumineszenzdiode, etwa einer Leuchtdiode beschrieben. Das Verfahren eignet sich jedoch auch für die Herstellung einer Laserdiode oder eines Strahlungsdetektors mit einem zum
Empfangen von Strahlung vorgesehenen aktiven Bereich.
Die Halbleiterschichtenfolge 2, insbesondere der aktive
Bereich 20, enthält vorzugsweise ein III-V-Verbindungs- Halbleitermaterial . III-V-Verbindungs-Halbleitermaterialien sind zur
Strahlungserzeugung im ultravioletten (Alx Iny Gai-x-y N ) über den sichtbaren (Alx Iny Gai-x-y N , insbesondere für blaue bis grüne Strahlung, oder Alx Iny Gai-x-y P, insbesondere für gelbe bis rote Strahlung) bis in den infraroten (Alx Iny Gai-x-y As) Spektralbereich besonders geeignet. Hierbei gilt jeweils
0 < x < l, O ^ y ^ l und x + y < 1, insbesondere mit x + 1, y + 1, x + 0 und/oder y + 0. Mit III-V- Verbindungs- Halbleitermaterialien, insbesondere aus den genannten Materialsystemen, können weiterhin bei der
Strahlungserzeugung hohe interne Quanteneffizienzen erzielt werden . Der aktive Bereich 20 umfasst bevorzugt einen pn-Übergang, eine Doppelheterostruktur, einen Einfach-Quantentopf (SQW, Single quantum well) oder, besonders bevorzugt, eine
Mehrfach-Quantentopfstruktur (MQW, multi quantum well) zur Strahlungserzeugung. Die Bezeichnung Quantentopfstruktur entfaltet hierbei keine Bedeutung hinsichtlich der
Dimensionalität der Quantisierung. Sie umfasst somit unter anderem Quantentröge, Quantendrähte und Quantenpunkte und jede Kombination dieser Strukturen. Für die epitaktische Abscheidung, beispielsweise mittels
MOCVD, MBE oder LPE, einer Halbleiterschichtenfolge auf der Basis von Alx Iny Gai-x-y N (nitridisches Verbindungs- Halbleitermaterial ) eignet sich beispielsweise Saphir,
Siliziumkarbid oder Silizium.
Auf die Halbleiterschichtenfolge 2 wird eine Spiegelschicht 3 aufgebracht, beispielsweise mittels Aufdampfens oder
Sputterns . Die Spiegelschicht enthält vorzugsweise ein Metall oder eine metallische Legierung. Beispielsweise zeichnet sich Silber oder eine silberhaltige Legierung durch eine besonders hohe Reflektivität im sichtbaren Spektralbereich aus.
Alternativ kann die Spiegelschicht aber auch Nickel, Chrom, Palladium, Rhodium, Aluminium, Zink oder Gold enthalten oder eine metallischen Legierung mit zumindest einem der genannten Metalle aufweisen. Für den roten bis infraroten
Spektralbereich eignet sich beispielsweise eine Gold-Zink- Legierung . Das Aufwachssubstrat 29 mit der Halbleiterschichtenfolge 2 wird in einem Waferbonding-Prozess mittels einer
Verbindungsschicht 4, beispielsweise einer Lotschicht oder einer elektrisch leitfähigen Klebeschicht an einem Träger 5 befestigt. Der Träger 5 weist eine von der
Halbleiterschichtenfolge abgewandte erste Hauptfläche 51 und eine der Halbleiterschichtenfolge 2 zugewandte zweite
Hauptfläche 52 auf. Zwischen der Halbleiterschichtenfolge 2 und dem Träger 5 können noch weitere Schichten angeordnet sein, beispielsweise eine Diffusionsbarriere oder eine Verkapselung der
Spiegelschicht . Für den Träger 5 eignet sich besonders Silizium aufgrund der guten Mikrostrukturierbarkeit . Es kann aber auch ein anderes Material, insbesondere ein anderes Halbleitermaterial wie beispielsweise Germanium oder Galliumarsenid Anwendung finden. Vorzugsweise ist der Träger dotiert und weist den selben Leitungstyp auf wie die zweite Halbleiterschicht 22. Die elektrische Kontaktierung der zweiten Halbleiterschicht über den Träger wird so vereinfacht.
Wie in Figur 1B dargestellt, kann nach dem Befestigen des Trägers ein Dünnen des Trägers von der ersten Hauptfläche 51 her erfolgen, um die Dicke des Trägers 5 zu reduzieren. Das Dünnen kann mittels eines mechanischen Prozesses,
beispielsweise Schleifens, Polierens oder Läppens, und/oder mittels eines chemischen Prozesses erfolgen. Durch das Dünnen wird die Bauhöhe der fertigen Halbleiterchips verringert. Zudem vereinfacht das Dünnen das spätere Vereinzeln in
Halbleiterchips, beispielsweise mittels Lasertrennens. Der Träger 5 kann bereits vor dem Dünnen eine Dicke von höchstens 50 ym aufweisen. Der Aufwand beim Dünnen kann so verringert werden. Davon abweichend kann die Dicke aber auch größer als 50 ym sein, beispielsweise zwischen einschließlich 50 ym und einschließlich 300 ym.
Zur Reduzierung der Bruchgefahr kann die
Halbleiterschichtenfolge auf der dem Träger gegenüber
liegenden Seite an einem temporären Träger (nicht explizit dargestellt) befestigt werden, insbesondere vor dem Dünnen.
Das Aufwachssubstrat 29 wird entfernt. Für ein Silizium- Aufwachssubstrat eignet sich hierfür insbesondere ein
mechanisches Verfahren, ein chemisches Verfahren oder die Kombination eines mechanischen Verfahrens mit einem
nachfolgenden chemischen Verfahren. Ein
strahlungsdurchlässiges Substrat, beispielsweise
Siliziumkarbid oder Saphir kann auch mittels eines LLO- Verfahrens entfernt werden.
Eine vom Träger abgewandte Strahlungsaustrittsfläche der Halbleiterschichtenfolge 2 wird mit einer Strukturierung 25 versehen. Mittels der Strukturierung kann die
Auskoppeleffizienz für die im Betrieb im aktiven Bereich 20 erzeugte Strahlung erhöht werden. Die Strukturierung kann beispielsweise mittels eines chemischen Verfahrens,
insbesondere eines nasschemischen Ätzprozesses, erfolgen. Die Strukturierung kann unregelmäßig oder regelmäßig,
insbesondere periodisch, etwa zur Ausbildung eines
photonischen Gitters, ausgebildet sein. Für die Ausbildung einer unregelmäßigen Strukturierung ist ein Photolithgraphie- Verfahren nicht erforderlich. Wie in Figur IC dargestellt, werden von der ersten Hauptfläche 51 des Trägers 5 her Ausnehmungen 6 ausgebildet, die sich durch den Träger 5 und den aktiven Bereich 20 hindurch in die erste Halbleiterschicht 21 hinein erstrecken.
Für die Ausbildung von Ausnehmungen mit einem hohen bis sehr hohen Aspektverhältnis eignet sich insbesondere ein
anisotropes Ätzverfahren, beispielsweise reaktives
Ionenätzen, insbesondere reaktives Ionentiefenätzen . Das Aspektverhältnis beträgt vorzugsweise mindestens 5:1,
besonders bevorzugt mindestens 10:1. Das Aspektverhältnis kann auch noch höher sein, beispielsweise 20:1 oder mehr, insbesondere bis zu 50:1. Die Ausnehmungen 6 können
durchgehend mittels eines solchen anisotropen Ätzprozesses hergestellt werden. Davon abweichend können die Ausnehmungen auch zweistufig ausgebildet werden, wobei die Ausnehmungen in einem ersten Teilschritt mittels eines isotropen
Ätzverfahrens, beispielsweise eines nasschemischen
Ätzverfahrens, ausgebildet werden. Der erste Teilschritt wird so durchgeführt, dass sich die dadurch gebildete Ausnehmung noch nicht vollständig durch den Träger 5 hindurch erstreckt. In dem zweiten Teilschritt wird ein anisotropes Ätzverfahren durchgeführt. Dadurch entstehen, wie in Figur IC anhand der gestrichelten Linie 61 dargestellt, schräg zur
Haupterstreckungsebene der Halbleiterschichten der
Halbleiterschichtenfolge 2 verlaufende Teilbereiche 61 der Seitenflächen 65.
Sowohl bei der durchgängigen Ausbildung der Ausnehmung 6 mittels eines anisotropen Ätzverfahrens als auch bei einer zweistufigen Ausbildung mit einem isotropen Teilschritt und einem anisotropen Teilschritt erfolgt die Ausbildung der Ausnehmung vorzugsweise derart, dass der Querschnitt der Ausnehmungen im Bereich der zweiten Hauptfläche 52 des
Trägers und der Querschnitt der Ausnehmungen im Bereich des aktiven Bereichs 20 gleich oder zumindest im Wesentlichen gleich ist. Insbesondere liegt eine Umrandung der
Ausnehmungen auf Höhe des aktiven Bereichs in Aufsicht auf die Halbleiterschichtenfolge vollständig innerhalb einer Umrandung der Ausnehmungen auf Höhe der zweiten Hauptfläche 32 des Trägers oder verläuft deckungsgleich mit dieser. Nachfolgend wird, wie in Figur 1D dargestellt, eine
Isolationsschicht, beispielsweise eine Siliziumoxidschicht, aufgebracht, die die Seitenflächen 65 der Ausnehmungen 6 und die erste Hauptfläche des Trägers 5 bedeckt. Die
Isolationsschicht kann beispielsweise mittels eines CVD
(Chemical Vapor Deposition) , etwa mittels eines PECVD (Plasma Enhanced Chemical Vapor Deposition) - Verfahrens abgeschieden werden .
Die Isolationsschicht 7 ist also eine Schicht, die die
Seitenflächen 65 durchgängig bedeckt und im Bereich der
Ausnehmungen 6 bereichsweise an den Träger 5 und
bereichsweise an die Halbleiterschichtenfolge 2, insbesondere den aktiven Bereich 20, unmittelbar angrenzt. Mit anderen Worten wird die elektrische Isolation des nachfolgend in die Ausnehmungen 6 eingebrachten Kontaktmaterials vom aktiven
Bereich 20 und der zweiten Halbleiterschicht 22 sowie von dem Träger 5 mittels einer in einem einzigen Abscheideschritt hergestellten, durchgängigen Schicht erzielt. Nachfolgend wird, wie in Figur IE dargestellt, in der
Isolationsschicht 7 ein Anschlussfenster 60 ausgebildet, in dem die erste Halbleiterschicht 21 freiliegt. Dies erfolgt vorzugsweise mittels eines weiteren anisotropen Ätzschritts, insbesondere eines weiteren DRIE-Ätzschritts .
Nachfolgend wird eine erste Kontaktschicht 81 aufgebracht, über die die erste Halbleiterschicht 21 von der Rückseite, also der ersten Hauptfläche 51 des Trägers her, elektrisch kontaktierbar ist.
Die erste Kontaktschicht kann mittels Aufdampfens oder mittels eines PVD-Verfahrens , beispielsweise Sputterns, aufgebracht werden. Alternativ eignet sich auch ein ALD- Verfahren, das insbesondere auch mehrfach nacheinander durchgeführt werden kann, um eine durchgängige Belegung der Seitenflächen der Ausnehmungen 6 mit einer hinreichenden elektrischen Leitfähigkeit zu erzielen. Mittels eines ALD- Verfahrens kann mit reduziertem Materialverbrauch
gewährleistet werden, dass ein durchgängiger elektrischer Pfad von der ersten Halbleiterschicht 21 zur ersten
Hauptfläche 51 des Trägers gewährleistet ist.
Nachfolgend können die Ausnehmungen 6 mittels einer zweiten elektrisch leitfähigen Kontaktschicht 82 befüllt werden. Die zweite Kontaktschicht kann beispielsweise Aluminium oder Nickel enthalten oder aus einem solchen Material bestehen. Dies kann beispielsweise mittels eines galvanischen
Verfahrens, etwa eines LIGA (Lithographie, Galvanik und Abformung) -Verfahrens , erfolgen. Es hat sich herausgestellt, dass mit einem solchen Verfahren ein vollständiges,
defektfreies Auffüllen der Ausnehmung trotz des hohen
Aspektverhältnisses der Ausnehmungen, zuverlässig erzielt werden kann. Von dem beschriebenen Ausführungsbeispiel abweichend, können die Ausnehmungen 6 auch zumindest teilweise unbefüllt bleiben, d. h. der fertig gestellte Halbleiterchip weist im Bereich der Ausnehmungen einen oder mehrere Hohlräume auf.
Beim Ausbilden der ersten Kontaktschicht 81 und
gegebenenfalls der zweiten Kontaktschicht 82 wird auch die die erste Hauptfläche 51 des Trägers 5 beschichtet. Durch eine Separation in zwei Teilbereiche werden auf der ersten Hauptfläche 51 ein erster Kontakt 8 zur externen elektrischen Kontaktierung der ersten Halbleiterschicht und ein zweiter Kontakt 9 ausgebildet, der über den Träger 5 elektrisch leitend mit der zweiten Halbleiterschichtenfolge 22 verbunden ist. Die Separation kann beispielsweise durch einen
Lithographie-Schritt und einen Ätzschritt erfolgen. Die beiden elektrischen Kontakte können also in einem gemeinsamen Abscheideschritt hergestellt werden. Durch Anlegen einer elektrischen Spannung zwischen dem ersten Kontakt 8 und dem zweiten Kontakt 9 können Ladungsträger von entgegengesetzten Richtungen in den aktiven Bereich 20 injiziert werden und dort unter Emission von Strahlung rekombinieren. Ein
elektrischer Kontakt auf der Strahlungsaustrittsfläche des Halbleiterkörpers 2 zur elektrischen Kontaktierung der ersten Halbleiterschicht ist somit nicht erforderlich.
Für eine spätere Befestigung der vereinzelten
Halbleiterchips, beispielsweise mittels Lötens, etwa mittels Reflow-Lötens , können auf dem ersten Kontakt 8 und dem zweiten Kontakt 9 jeweils eine Kontakterhebung (bump) 93 aufgebracht werden, beispielsweise aus Gold oder aus einer Gold-haltigen Legierung, etwa AuSn, NiAu:Sn oder InAuSn. Zur Fertigstellung der Halbleiterchips wird der Träger 5 mit der Halbleiterschichtenfolge 2 in Halbleiterchips vereinzelt, sodass jeder Halbleiterchip wie in Figur IG dargestellt zumindest eine Ausnehmung 6 aufweist. Das Vereinzeln erfolgt vorzugsweise mittels Lasertrennens. Es kann aber auch ein mechanisches Verfahren, beispielsweise Sägen, Ritzen,
Brechen, Stealth Dicing oder Spalten, Anwendung finden. Vor dem Vereinzeln kann die Halbleiterschichtenfolge bereits durch Gräben in einzelne Halbleiterkörper unterteilt sein, wobei die Vereinzelung entlang der Gräben erfolgt.
Die Ausnehmung ist in Aufsicht vollständig innerhalb des durch die Halbleiterschichtenfolge gebildeten
Halbleiterkörpers angeordnet. Das heißt, die Ausnehmung ist entlang ihres gesamten Umfangs von Material der
Halbleiterschichtenfolge umgeben. Von dem beschriebenen
Ausführungsbeispiel abweichend kann der Halbleiterchip auch zwei oder mehr Ausnehmungen aufweisen. Im Unterschied zu einem so genannten Flip-Chip, bei dem das Aufwachssubstrat in dem fertig gestellten Halbleiterchip verbleibt, ist eine seitliche Strahlungsauskopplung auf die Seitenfläche des durch die Halbleiterschichtenfolge 2
gebildeten Halbleiterkörpers begrenzt. Der Halbleiterchip stellt daher in guter Näherung einen reinen Oberflächen- Emitter mit einer Lambert ' sehen Abstrahlcharakteristik dar. Vorzugsweise tritt mindestens 70 % der im aktiven Bereich 20 erzeugten Strahlung durch die dem Träger gegenüberliegende Strahlungsaustrittsfläche des Halbleiterchips 1 aus.
Eine Rückseitenansicht des in Figur IG dargestellten
Halbleiterchips 1 gemäß einem ersten Ausführungsbeispiel ist in Figur 1H abgebildet. Der Halbleiterchip weist zwei in lateraler Richtung nebeneinander angeordnete rückseitige Kontakte 8, 9 auf. Die elektrische Kontaktierung des
Halbleiterchips 1 kann bei der Montage in einem Gehäuse oder auf einem Anschlussträger, beispielsweise einer Leiterplatte, direkt beim Herstellen der Befestigung in dem Gehäuse
beziehungsweise dem Anschlussträger erfolgen. Auf eine
Drahtbond-Verbindung zur Herstellung eines elektrischen
Oberseitenkontakts kann also verzichtet werden, wodurch die Herstellungskosten und auch der Bedarf an Gold reduziert werden können. Bauformen mit einer besonders geringen
Ausdehnung in vertikaler Richtung, also senkrecht zu einer Haupterstreckungsebene der Halbleiterschichten des
Halbleiterkörpers, können dadurch vereinfacht erzielt werden. Vorzugsweise beträgt die Ausdehnung des Halbleiterchips in vertikaler Richtung höchstens 200ym, beispielsweise zwischen einschließlich 120 ym und einschließlich 180 ym. Es können aber auch Halbleiterchips hergestellt werden, deren
Ausdehnung in vertikaler Richtung weitergehend verringert ist und höchstens 100 ym beträgt. Ein zweites Ausführungsbeispiel für einen Halbleiterchip ist in Figur 2 schematisch in Schnittansicht dargestellt. Dieses zweite Ausführungsbeispiel entspricht im Wesentlichen dem im Zusammenhang mit Figur IG beschriebenen ersten
Ausführungsbeispiel. Im Unterschied hierzu weist die
Ausnehmung 6 einen Teilbereich 61 auf, in dem die
Seitenflächen 65 der Ausnehmungen schräg, also nicht
senkrecht, zur Haupterstreckungsebene der Halbleiterschichten der Halbleiterschichtenfolge 2 verlaufen. In diesem Bereich nimmt der Querschnitt der Ausnehmungen 6 zur ersten
Hauptfläche 51 des Trägers 5 hin zu, insbesondere
trichterförmig. Die Herstellung dieses Teilbereichs 61 kann wie im Zusammenhang mit Figur IC beschrieben erfolgen. Weiterhin ist auf der dem Träger 5 gegenüberliegenden
Strahlungsaustrittsfläche ein Konversionselement 95
angeordnet. Das Konversionselement ist dafür vorgesehen, im aktiven Bereich 20 im Betrieb erzeugte Strahlung zumindest teilweise in Sekundärstrahlung umzuwandeln, sodass die insgesamt Mischstrahlung, insbesondere für das menschliche Auge weiß erscheinendes Mischlicht, abgestrahlt wird. Das Konversionselement 95 kann beispielsweise in Form eines
Plättchens ausgebildet sein, das mittels einer
Befestigungsschicht 96 an dem Halbleiterkörper 2 befestigt ist. Das Konversionselement 95 kann dieselbe Grundform aufweisen wie der Träger 5. Auf eine Aussparung für die
Durchführung einer Drahtbond-Verbindung, beispielsweise in Form einer Ausfräsung, kann aufgrund der rückseitigen
Kontakte des Halbleiterchips 1 verzichtet werden. Die
Herstellung des Konversionselement ist dadurch vereinfacht. Ferner kann das Konversionselement auch in lateraler Richtung zumindest bereichsweise oder entlang des gesamten Umfangs, über den Halbleiterchip hinausragen. Die Gefahr, dass im aktiven Bereich erzeugte Strahlung seitlich an dem
Konversionselement vorbei abgestrahlt wird, wird dadurch verringert. Die Größe des Konversionselements ist nicht mehr durch Anforderungen beim Herstellen der Drahtbond-Verbindung beschränkt. Davon abweichend kann das Konversionselement aber auch bündig mit dem Halbleiterkörper 2 abschließen.
Das Konversionselement kann beispielsweise ein Matrixmaterial umfassen, in das ein Leuchtstoff eingebettet ist. Alternativ kann das Konversionselement als eine Konversionskeramik ausgebildet sein. Für die Befestigungsschicht 96 eignet sich beispielsweise ein Silikon. Die Befestigungsschicht kann ebenfalls mit Leuchtstoff versetzt sein. Das Konversionselement 93 kann auch bei dem im Zusammenhang mit Figur IG beschriebenen ersten Ausführungsbeispiel
Anwendung finden. Diese Patentanmeldung beansprucht die Priorität der deutschen Patentanmeldung 10 2012 106 953.0, deren Offenbarungsgehalt hiermit durch Rückbezug aufgenommen wird.
Die Erfindung ist nicht durch die Beschreibung anhand der Ausführungsbeispiele beschränkt. Vielmehr umfasst die
Erfindung jedes neue Merkmal sowie jede neue Kombination von Merkmalen, was insbesondere jede Kombination von Merkmalen in den Patentansprüchen beinhaltet, auch wenn dieses Merkmal oder diese Kombination selbst nicht explizit in den
Patentansprüchen oder den Ausführungsbeispielen angegeben ist .

Claims

Patentansprüche
1. Verfahren zur Herstellung einer Mehrzahl von
optoelektronischen Halbleiterchips mit den Schritten: a) Abscheiden einer Halbleiterschichtenfolge (2) mit einem zum Erzeugen und/oder Empfangen von Strahlung vorgesehenen aktiven Bereich (20), der zwischen einer ersten
Halbleiterschicht (21) und einer zweiten Halbleiterschicht (22) angeordnet ist, auf einem Aufwachssubstrat (29); b) Befestigen der Halbleiterschichtenfolge an einem Träger (5) ; c) Ausbilden einer Mehrzahl von Ausnehmungen (6), die sich durch den Träger, die zweite Halbleiterschicht und den aktiven Bereich hindurch in die erste Halbleiterschicht hinein erstrecken; d) Ausbilden von ersten Kontakten (8) auf einer der
Halbleiterschichtenfolge abgewandten ersten Hauptfläche (51) des Trägers, wobei die ersten Kontakte im Bereich der
Ausnehmungen jeweils mit der ersten Halbleiterschicht elektrisch leitend verbunden sind; und e) Vereinzeln des Trägers mit der Halbleiterschichtenfolge in die Mehrzahl von optoelektronischen Halbleiterchips, wobei jeder Halbleiterchip zumindest eine Ausnehmung aufweist.
2. Verfahren nach Anspruch 1,
bei dem die Ausnehmungen in Schritt c) mittels eines
anisotropen Ätzprozesses ausgebildet werden.
3. Verfahren nach Anspruch 2,
bei dem die Ausnehmungen in Schritt c) mittels reaktiven Ionentiefenätzens ausgebildet werden.
4. Verfahren nach Anspruch 2 oder 3,
bei dem die Ausnehmungen in einem ersten Teilschritt mittels eines isotropen Ätzprozesses und in einem zweiten Teilschritt mittels eines anisotropen Ätzprozesses ausgebildet werden.
5. Verfahren nach einem der vorhergehenden Ansprüche, bei dem vor Schritt d) eine Isolationsschicht (7) aufgebracht wird, die die Seitenflächen (65) der Ausnehmungen bedeckt.
6. Verfahren nach einem der vorhergehenden Ansprüche, bei dem zur Ausbildung des ersten Kontakts eine erste
Kontaktschicht (81) aufgebracht wird, die unmittelbar an die erste Halbleiterschicht angrenzt und die sich in den
Ausnehmungen von der ersten Halbleiterschicht
unterbrechungsfrei bis zur ersten Hauptfläche des Trägers erstreckt.
7. Verfahren nach Anspruch 6,
bei dem die erste Kontaktschicht mittels eines ALD-Verfahrens aufgebracht wird.
8. Verfahren nach einem der vorhergehenden Ansprüche, bei dem die Ausnehmungen mittels eines galvanischen
Verfahrens befüllt werden.
9. Verfahren nach einem der vorhergehenden Ansprüche, bei dem der Träger zwischen Schritt b) und Schritt c) gedünnt wird .
10. Verfahren nach einem der vorhergehenden Ansprüche, bei dem das Aufwachssubstrat entfernt wird.
11. Optoelektronischer Halbleiterchip (1) mit einem
Halbleiterkörper (2), der eine Halbleiterschichtenfolge mit einem zum Erzeugen und/oder Empfangen von Strahlung
vorgesehenen aktiven Bereich (20) aufweist, der zwischen einer ersten Halbleiterschicht (21) und einer zweiten
Halbleiterschicht (22) angeordnet ist, und mit einem Träger (5) , an dem der Halbleiterkörper befestigt ist, wobei der Halbleiterchip eine Ausnehmung (6) aufweist, die sich von einer dem Halbleiterkörper abgewandten ersten Hauptfläche (51) des Trägers durch den Träger, die zweite
Halbleiterschicht und den aktiven Bereich in die erste Halbleiterschicht hinein erstreckt und wobei auf der ersten Hauptfläche des Trägers ein erster Kontakt (8) angeordnet ist, der im Bereich der zumindest einen Ausnehmung mit der ersten Halbleiterschicht verbunden ist.
12. Halbleiterchip nach Anspruch 11,
bei dem der Halbleiterchip auf der ersten Hauptfläche des Trägers einen zweiten Kontakt (9) aufweist, der über den Träger elektrisch leitend mit der zweiten Halbleiterschicht verbunden ist.
13. Halbleiterchip nach Anspruch 11 oder 12,
bei dem der Träger Silizium enthält.
14. Halbleiterchip nach einem der Ansprüche 11 bis 13, bei dem die Ausnehmung (6) einen Teilbereich (61) aufweist, in dem sich ein Querschnitt der Ausnehmung zur ersten
Hauptfläche des Trägers hin vergrößert.
15. Halbleiterchip nach einem der Ansprüche 11 bis 14, bei dem zwischen dem Träger und dem Halbleiterkörper eine Spiegelschicht (3) angeordnet ist.
PCT/EP2013/065187 2012-07-30 2013-07-18 Verfahren zur herstellung einer mehrzahl von optoelektronischen halbleiterchips und optoelektronischer halbleiterchip WO2014019865A1 (de)

Priority Applications (2)

Application Number Priority Date Filing Date Title
DE112013003761.0T DE112013003761A5 (de) 2012-07-30 2013-07-18 Verfahren zur Herstellung einer Mehrzahl von optoelektronischen Halbleiterchips und optoelektronischer Halbleiterchip
US14/418,916 US9530935B2 (en) 2012-07-30 2013-07-18 Method for fabricating a plurality of opto-electronic semiconductor chips, and opto-electronic semiconductor chip

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