DE102016105056A1

DE102016105056A1 - Verfahren zur Herstellung eines optoelektronischen Halbleiterchips und optoelektronischer Halbleiterchip

Info

Publication number: DE102016105056A1
Application number: DE102016105056.3A
Authority: DE
Inventors: Fabian Kopp; Attila Molnar
Original assignee: Osram Opto Semiconductors GmbH
Current assignee: Ams Osram International GmbH
Priority date: 2016-03-18
Filing date: 2016-03-18
Publication date: 2017-09-21
Also published as: US10658548B2; US20190103520A1; WO2017158113A1; DE112017001393A5

Abstract

Es wird ein Verfahren zur Herstellung eines optoelektronischen Halbleiterchips angegeben, wobei in einem Verfahrensschritt A) ein Bereitstellen eines Halbleiterschichtenstapels umfassend eine Halbleiterschicht eines ersten Typs, eine Halbleiterschicht eines zweiten Typs und eine zwischen der Halbleiterschicht des ersten Typs und der Halbleiterschicht des zweiten Typs angeordnete aktive Schicht erfolgt. Weiterhin umfasst das Verfahren in einem Verfahrensschritt B) ein Ausbilden einer Mesa-Struktur in der Halbleiterschicht des ersten Typs, der Halbleiterschicht des zweiten Typs und der aktiven Schicht. Das Verfahren umfasst des Weiteren in einem Verfahrensschritt C) ein Aufbringen einer Passivierungsschicht auf die Mesa-Struktur mittels Aufdampfen oder Sputtern.

Description

Die Erfindung betrifft ein Verfahren zur Herstellung eines optoelektronischen Halbleiterchips und einen optoelektronischen Halbleiterchip.
Der Erfindung liegt die Aufgabe zugrunde, ein Verfahren zur Herstellung eines optoelektronischen Halbleiterchips sowie einen optoelektronischen Halbleiterchip anzugeben, welcher sich durch eine verbesserte Passivierung einer Mesa-Struktur sowie eine verbesserte Abstrahleffizienz auszeichnet.
Diese Aufgaben werden durch ein Erzeugnis und ein Verfahren gemäß den unabhängigen Patentansprüchen gelöst. Vorteilhafte Ausgestaltungen und Weiterbildungen der Erfindung sind Gegenstand der abhängigen Ansprüche.
Gemäß zumindest einer Ausführungsform umfasst das Verfahren zur Herstellung eines optoelektronischen Halbleiterchips in einem Verfahrensschritt A) ein Bereitstellen eines Halbleiterschichtenstapels umfassend mindestens eine Halbleiterschicht eines ersten Typs, mindestens eine Halbleiterschicht eines zweiten Typs und eine zwischen der Halbleiterschicht des ersten Typs und der Halbleiterschicht des zweiten Typs angeordnete aktive Schicht. Weiterhin umfasst das Verfahren in einem Verfahrensschritt B) ein Ausbilden einer Mesa-Struktur in der Halbleiterschicht des ersten Typs, der Halbleiterschicht des zweiten Typs und der aktiven Schicht. Das Verfahren umfasst des Weiteren in einem Verfahrensschritt C) ein Aufbringen einer Passivierungsschicht auf die Mesa-Struktur, vorzugsweise mittels Aufdampfen oder Sputtern.
Die Halbleiterschicht eines ersten Typs sowie die Halbleiterschicht eines zweiten Typs können jeweils eine oder mehrere n-dotierte oder p-dotierte Halbleiterschichten umfassen. Hierbei bildet bei einem Halbleiterschichtenstapel vorteilhaft entweder die n-dotierte oder die p-dotierte Halbleiterschicht eine Abstrahlseite des Halbleiterschichtenstapels oder des Halbleiterchips.
Die Halbleiterschichten des Halbleiterchips basieren bevorzugt auf einem III-V-Verbindungshalbleitermaterial. Bei dem Halbleitermaterial handelt es sich bevorzugt um ein Nitrid-Verbindungshalbleitermaterial wie Al_nIn_1-n-mGa_mN oder auch um ein Phosphid-Verbindungshalbleitermaterial wie Al_nIn_1-n-mGa_mP, wobei jeweils 0 ≤ n ≤ 1, 0 ≤ m ≤ 1 und n + m ≤ 1 ist. Ebenso kann es sich bei dem Halbleitermaterial um Al_xGa_1-xAs handeln mit 0 ≤ x ≤ 1. Dabei kann die Halbleiterschichtenfolge Dotierstoffe sowie zusätzliche Bestandteile aufweisen. Der Einfachheit halber sind jedoch nur die wesentlichen Bestandteile des Kristallgitters der Halbleiterschichtenfolge, also Al, As, Ga, In, N oder P, angegeben, auch wenn diese teilweise durch geringe Mengen weiterer Stoffe ersetzt und/oder ergänzt sein können.
Die aktive Schicht ist vorteilhaft als eine zur Emission von Strahlung geeignete aktive Zone ausgebildet. Die aktive Schicht kann zum Beispiel als Doppelheterostruktur, als Einfach-Quantentopfstruktur oder Mehrfach-Quantentopfstruktur ausgebildet sein.
Die Mesa-Struktur wird vorteilhaft lateral zur Halbleiterschicht des ersten und des zweiten Typs sowie zur aktiven Schicht, beispielsweise als eine Seitenflanke, gebildet. Vorteilhaft erstreckt sich die Mesa-Struktur als eine schräge Seitenflanke vollständig durch zumindest die Halbleiterschicht des ersten Typs und durch die aktive Schicht oder vollständig durch die Halbleiterschicht des zweiten Typs und durch die aktive Schicht hindurch. Das Ausbilden der Mesa-Struktur erfolgt vorteilhaft mittels eines trocken- oder nasschemischen Ätzprozesses. Die Mesa-Struktur kann vorteilhaft als Mesa-Graben oder Mesakante ausgeformt werden.
Die Passivierungsschicht überformt vorteilhaft die Mesa-Struktur vollständig und bietet einen mechanischen Schutz sowie einen Schutz vor Feuchtigkeit für die Mesa-Struktur. Des Weiteren wird vorteilhaft die Gefahr von Leckströmen an den Übergängen der Halbleiterschicht des ersten Typs, des zweiten Typs sowie der aktiven Schicht verringert, welche etwa durch elektrisch leitende Partikel auf der Seitenfläche der Mesa-Struktur erzeugt werden können. Das Aufbringen der Passivierungsschicht auf die Mesa-Struktur erfolgt vorteilhaft unmittelbar nach dem Ausbilden der Mesa-Struktur, wodurch aus dem Herstellungsprozess resultierende Verunreinigungen auf der Mesa-Struktur und dadurch entstehende Leckströme vorteilhaft verringert oder vermieden werden können. Die Passivierungsschicht umfasst vorteilhaft ein elektrisch isolierendes Material. Zur Verringerung der Auskopplung von Strahlung über die Mesa-Struktur kann die Passivierungsschicht vorteilhaft ein reflektierendes Material umfassen. Dadurch kann vorteilhaft eine Intensität der abgestrahlten Strahlung an einer dafür vorgesehenen Abstrahlfläche des Halbleiterchips gesteigert werden.
Die Passivierungsschicht umfasst beispielsweise mindestens eines der Materialien Al₂O₃, TaO₅, ZrO_2, ZnO, SiN_x, SiO_xN_y, SiO₂, TiO₂, ZrO₂, HfO₂, Nb₂O₅ oder MgF₂ oder besteht daraus.
Die Passivierungsschicht kann eine reflexionserhöhende Schicht sein und weist vorteilhaft mehrere dielektrische Schichten auf, die mindestens eine erste dielektrische Schicht aus einem ersten dielektrischen Material mit einem Brechungsindex n1 und mindestens eine zweite dielektrische Schicht aus einem zweiten dielektrischen Material mit einem Brechungsindex n2 > n1 umfassen. Das erste dielektrische Material weist vorteilhaft einen niedrigen Brechungsindex, vorzugsweise n1 ≤ 1,7, und das zweite dielektrische Material einen hohen Brechungsindex n2 > 1,7, vorzugsweise n2 > 2, auf. Die dielektrische Schichtenfolge fungiert als Interferenzschichtsystem, dessen reflexionserhöhende Wirkung auf mehrfachen Reflexionen an den Grenzflächen zwischen den dielektrischen Schichten mit den unterschiedlichen Brechungsindizes n1, n2 beruht. Die Schichtdicken der dielektrischen Schichten in der dielektrischen Schichtenfolge sind vorteilhaft derart optimiert, dass die dielektrische Schichtenfolge im Bereich des Emissionsspektrums der aktiven Schicht, insbesondere bei der dominanten Wellenlänge und dem dominanten Winkel der emittierten Strahlung, eine möglichst hohe Reflexion aufweist. Gemäß zumindest einer vorteilhaften Ausgestaltung ist die aktive Schicht zur Emission von Strahlung mit einer dominanten Wellenlänge λ geeignet, wobei für die Dicke d1 der mindestens einen ersten dielektrischen Schicht 0,01 λ/4 ≤ n1·d1 ≤ 10 λ/4 und für die Dicke d2 der mindestens einen zweiten dielektrischen Schicht 0,01 λ/4 ≤ n2·d2 ≤ 10 λ/4 gilt. Bevorzugt gilt 0,5 λ/4 ≤ n1·d1 ≤ 5 λ/4 und 0,5 λ/4 ≤ n2·d2 ≤ 5 λ/4.
Das Aufbringen der Passivierungsschicht mittels Aufdampfen oder Sputtern zeichnet sich vorteilhaft dadurch aus, dass es mit einem hohen Grad an Genauigkeit strukturiert aufgebracht werden kann, beispielsweise mittels eines Lithographieverfahrens.
Gemäß zumindest einer Ausführungsform des Verfahrens wird nach dem Verfahrensschritt A) und vor dem Verfahrensschritt B) in einem Verfahrensschritt A0) eine elektrisch leitfähige Schicht über der Halbleiterschicht des ersten Typs oder der Halbleiterschicht des zweiten Typs aufgebracht.
Die elektrisch leitfähige Schicht ist vorteilhaft zur elektrischen Kontaktierung einer p-dotierten oder n-dotierten Halbleiterschicht eingerichtet. Die elektrisch leitfähige Schicht wird beispielsweise zur p-Kontaktierung des optoelektronischen Halbleiterchips ausgebildet, wobei die elektrisch leitfähige Schicht die p-dotierte Halbleiterschicht vorteilhaft direkt kontaktiert. Der Halbleiterchip kann zum Beispiel zusätzlich ein Bondpad oder eine externe Kontaktstelle und/oder ein oder mehrere Kontaktstege aufweisen. Mit „über der p-dotierten Halbleiterschicht angeordnet“ wird hier und im Folgenden verstanden, dass die elektrisch leitfähige Schicht unmittelbar oder mittelbar in elektrischem und/oder mechanischem Kontakt zur p-dotierten Halbleiterschicht angeordnet ist. Dabei können bei mittelbarem Kontakt weitere Schichten oder weitere Elemente, zumindest bereichsweise zwischen der p-dotierten Halbleiterschicht und der elektrisch leitfähigen Schicht angeordnet sein.
Die elektrisch leitfähige Schicht kann transparent sein. Insbesondere ist die elektrisch leitfähige Schicht für die emittierte Strahlung durchlässig. Die elektrisch leitfähige Schicht kann einen vergleichsweise großen Anteil der p-dotierten Halbleiterschicht bedecken. Vorzugsweise bedeckt die elektrisch leitfähige Schicht den überwiegenden Teil der p-dotierten Halbleiterschicht oder ist abgesehen von einem optionalen Bereich für ein weiteres Element oder aufgrund des lateralen Abstands der elektrisch leitfähigen Schicht zu einer Kante der Mesa-Struktur sogar ganzflächig auf die p-dotierte Halbleiterschicht aufgebracht. Auf diese Weise wird eine gute Stromaufweitung in der Halbleiterschichtenfolge erzielt. Die elektrisch leitfähige Schicht enthält vorzugsweise ein transparentes, leitfähiges Oxid (TCO Transparent Conductive Oxide), wie zum Beispiel ITO.
Transparente, elektrisch leitende Oxide (TCO) sind transparente, elektrisch leitende Materialien, in der Regel Metalloxide, wie beispielsweise Zinkoxid, Zinnoxid, Cadmiumoxid, Titanoxid, Indiumoxid, Indiumzinnoxid (ITO) oder Aluminiumzinkoxid (AZO) oder Kupferoxid. Neben binären Metallsauerstoffverbindungen wie beispielsweise ZnO, SnO₂ oder In₂O₃ gehören auch ternäre Metallsauerstoffverbindungen wie beispielsweise Zn₂SnO₄, CdSnO₃, ZnSnO₃, MgIn₂O₄, GaInO₃, Zn₂In₂O₅ oder In₄Sn₃O₁₂ oder Mischungen unterschiedlicher transparenter, leitender Oxide zu der Gruppe der TCOs. Weiterhin entsprechen die TCOs nicht zwingend einer stöchiometrischen Zusammensetzung und können auch p- oder n-dotiert sein.
Gemäß zumindest einer Ausführungsform des Verfahrens wird vor dem Verfahrensschritt B) in einem Verfahrensschritt A1) eine strukturierte Maske auf die Halbleiterschicht des ersten Typs oder auf die Halbleiterschicht des zweiten Typs aufgebracht.
Beispielsweise wird eine Maske umfassend Fotolack, Siliziumdioxid (SiO₂) oder Siliziumnitrid (SiN_x) auf die Halbleiterschicht des ersten Typs oder auf die Halbleiterschicht des zweiten Typs aufgebracht. Die Maske umfasst beispielsweise einen Positivlack und umfasst weiterhin eine schräge Seitenflanke, welche der Mesa-Struktur zugewandt ist, wobei sich nach einem Ausbilden der Mesa-Struktur die Schräge der Maske in den Halbleiterschichtenstapel fortsetzt. Eine Maske aus Siliziumdioxid oder Siliziumnitrid wird auch als Hartmaske bezeichnet. Die Strukturierung der Maske wird vorteilhaft für die Ausbildung einer Mesa-Struktur in den Halbleiterschichten in einer entsprechenden Struktur für die Mesa gewählt. Bei dem Ausbilden der Mesa-Struktur kann eine elektrisch leitfähige Schicht auf dem Halbleiterschichtenstapel zumindest teilweise entfernt werden, so dass beispielsweise ein Spalt zwischen der Maske und dem Halbleiterschichtenstapel erzeugt wird. Die elektrisch leitfähige Schicht kann hierbei teilweise gedünnt werden.
Gemäß zumindest einer Ausführungsform des Verfahrens wird nach dem Verfahrensschritt B) und vor dem Verfahrensschritt C) in einem Verfahrensschritt B1) mittels eines Plasmas die Maske teilweise von der elektrisch leitfähigen Schicht entfernt.
Durch beispielsweise ein sauerstoffhaltiges Plasma wird die Maske, beispielsweise aus Fotolack, vorteilhaft teilweise abgetragen. Die Länge eines Lackrückzugs von der Mesa-Struktur ist über die Dauer des Sauerstoffprozesses einstellbar. In der Folge ist die Oberfläche der elektrisch leitfähigen Schicht beispielsweise im Randbereich der Mesa-Struktur lackfrei oder maskenfrei.
Gemäß zumindest einer Ausführungsform des Verfahrens wird vor dem Verfahrensschritt C) in einem Verfahrensschritt B2) mittels eines Plasmas die elektrisch leitfähige Schicht teilweise von der Halbleiterschicht des ersten Typs oder von der Halbleiterschicht des zweiten Typs entfernt.
Eine trockenchemische Ätzung der Halbleiterschicht des ersten Typs oder des zweiten Typs und der elektrisch leitfähigen Schicht kann beispielsweise in einer ICP-Anlage erfolgen (ICP, inductively coupled plasma).
Vorteilhaft erfolgen die Schritte B1) und B2) in derselben Anlage, die Prozessschritte können aber auch in verschiedenen Prozesskammern nacheinander ausgeführt werden. Je nach Material der elektrisch leitfähigen Schicht wird ein zur Abtragung geeignetes Plasma im Schritt B2) angewandt. Umfasst die elektrisch leitfähige Schicht beispielsweise ein transparentes leitfähiges Oxid, insbesondere ITO, wird vorteilhaft ein chlorhaltiges Plasma angewandt. Umfasst die elektrisch leitfähige Schicht beispielsweise ein Edelmetall oder eine dünne transparente leitfähige Oxidschicht, wird vorteilhaft ein argonhaltiges Plasma angewandt. Vorteilhaft ist die Halbleiterschicht, welche sich vor dem Verfahrensschritt B2) unmittelbar unterhalb der elektrisch leitfähigen Schicht befindet, nach dem Verfahrensschritt B2) teilweise freiliegend.
Alternativ können die Schritte B1) und B2) auch in unterschiedlichen Anlagen erfolgen. Beispielsweise kann der Schritt B1), also die Behandlung mittels sauerstoffhaltigem Plasma, in einer Veraschungsanlage erfolgen.
Gemäß zumindest einer Ausführungsform des Verfahrens erfolgt nach dem Verfahrensschritt B1) und vor dem Verfahrensschritt C) in einem Verfahrensschritt B3) ein nasschemischer Ätzprozess, wobei die elektrisch leitfähige Schicht in einem Bereich L, welcher direkt an die Mesa-Struktur angrenzt und sich teilweise bis unterhalb die Maske erstreckt, zumindest teilweise entfernt wird.
Die Anwendung eines nasschemischen Ätzprozesses im Verfahrensschritt B3) ermöglicht es die elektrisch leitfähige Schicht vorteilhaft so zu ätzen, dass ein zumindest teilweises Entfernen der elektrisch leitfähigen Schicht nicht an die durch die Maske vorgegebene Struktur gebunden ist. Je nach Dauer des Ätzvorgangs kann gesteuert werden, wieviel Material der elektrisch leitfähigen Schicht entfernt wird und wie weit sich ein durch das Ätzen entstehender Spalt zwischen der Maske und der elektrisch leitfähigen Schicht unterhalb der Maske erstreckt. Die Dimension des Spalts ist weiterhin von der Dicke der elektrisch leitfähigen Schicht abhängig.
Nach dem nasschemischen Ätzprozess kann vorteilhaft die Passivierungsschicht auf die Mesa-Struktur aufgebracht werden, so dass sich die Passivierungsschicht zumindest teilweise in den Spalt zwischen der Maske und der elektrisch leitfähigen Schicht hinein erstreckt. Die Passivierungsschicht verhindert oder reduziert dabei vorteilhaft Leckströme zwischen der Mesa-Struktur und der elektrisch leitfähigen Schicht. Ist allerdings der Spalt sehr schmal ausgeformt, beispielsweise mit einer Dicke der elektrisch leitfähigen Schicht von kleiner oder gleich 1500 nm, erstreckt sich die Passivierungsschicht nur geringfügig oder nicht in den Spalt hinein. Die Passivierungsschicht wird vorteilhaft auch auf die Maske aufgetragen.
Die Passivierungsschichten auf dem Halbleiterschichtenstapel und auf der Maske sind vorteilhaft nicht miteinander verbunden und werden durch den Spalt unterbrochen. Erstreckt sich die Passivierungsschicht in den Spalt hinein, kann diese die elektrisch leitfähige Schicht zumindest teilweise im Spalt bedecken oder mit dieser nicht in direktem Kontakt stehen. Beispielsweise kann im Spalt ein Überlapp von Passivierungsschicht und elektrisch leitfähiger Schicht vorliegen. Da die Passivierungsschicht auf der Maske und auf dem Halbleiterschichtenstapel nicht in direkter Verbindung stehen, kann die Maske vorteilhaft einfach von der elektrisch leitfähigen Schicht abgetrennt werden, ohne dass die Passivierungsschicht abgezogen oder abgerissen werden müsste.
Vorteilhaft kann durch einen weiteren Verfahrensschritt gesteuert werden, in dem mittels eines sauerstoffhaltigen Plasmas die Maske vor dem Aufbringen der Passivierungsschicht erneut in einer Richtung weg von der Mesa-Struktur entfernt wird, auf welche Bereiche des Halbleiterschichtenstapels die Passivierungsschicht aufgebracht wird.
Gemäß zumindest einer Ausführungsform des Verfahrens umfasst der Halbleiterchip ein Saphirsubstrat, ein SiC-Substrat oder ein GaN-Substrat. Der Halbleiterchip ist vorteilhaft ein Volumenemitter. Mit anderen Worten emittiert ein solcher Halbleiterchip Licht nicht nur ausschließlich durch eine Abstrahlseite, sondern emittiert Licht in mehrere Richtungen in sein Umgebungsvolumen. Insbesondere kann das Substrat transparent sein, so dass Licht zumindest teilweise durch das transparente Substrat emittiert werden kann. Transparente Substrate sind beispielsweise SiC oder Saphir oder GaN.
Gemäß zumindest einer Ausführungsform des Verfahrens wird nach dem Verfahrensschritt C) die Maske vollständig entfernt. Nach dem vollständigen Entfernen verbleibt vorteilhaft je nach Strukturierung der Maske eine entsprechend strukturierte Passivierungsschicht
Gemäß zumindest einer Ausführungsform des Verfahrens umfasst die Passivierungsschicht einen dielektrischen Schichtstapel.
Gemäß zumindest einer Ausführungsform des Verfahrens umfasst der dielektrische Schichtstapel eine Haftschicht, wobei nach dem Aufbringen der Passivierungsschicht die Haftschicht dem Halbleiterschichtenstapel zugewandt ist.
Mittels einer Haftschicht kann die Haftung des dielektrischen Schichtstapels an dem Halbleiterschichtenstapel und beispielsweise an der elektrisch leitfähigen Schicht vorteilhaft verbessert werden. Die Haftschicht weist beispielsweise eine Dicke von weniger als 20 nm, vorzugsweise von weniger als 10 nm auf.
Gemäß zumindest einer Ausführungsform des Verfahrens wird das Entfernen der Maske im Verfahrensschritt B1) oder das Entfernen der elektrisch leitfähigen Schicht im Verfahrensschritt B2) durch die Dauer des Verfahrensschrittes B1) oder des Verfahrensschrittes B2) gesteuert.
Vorteilhaft kann durch die Dauer der Anwendung des Plasmas auf die Maske oder die elektrisch leitfähige Schicht der Grad der Entfernung der Maske bzw. der elektrisch leitfähigen Schicht gehandhabt werden, da die Menge des Materialabtrags von der Zeit der Plasmaanwendung abhängt.
Gemäß zumindest einer Ausführungsform des Verfahrens wird die Halbleiterschicht des ersten Typs oder die Halbleiterschicht des zweiten Typs mit einer aufgerauten Oberfläche versehen. Die Aufrauung der Oberfläche verbessert vorteilhaft die Auskopplung von Licht aus der jeweiligen Halbleiterschicht. Hierbei wird vorteilhaft jene Halbleiterschicht aufgeraut, die den Halbleiterschichtenstapel in einer Abstrahlrichtung abschließt.
Gemäß zumindest einer Ausführungsform des Verfahrens wird die Passivierungsschicht zumindest teilweise auf der aufgerauten Oberfläche aufgebracht. Das Aufbringen einer Passivierungsschicht zumindest teilweise auf der aufgerauten Oberfläche einer Halbleiterschicht, welche den Halbleiterschichtenstapel in einer Abstrahlrichtung abschließt, erweist sich besonders vorteilhaft bei ausschließlich oberflächenemittierenden Halbleiterchips.
Gemäß zumindest einer Ausführungsform des Verfahrens wird nach dem Verfahrensschritt C) eine Verkapselung auf eine Abstrahlseite des Halbleiterchips aufgebracht. Die Verkapselung umfasst beispielsweise Silikon oder Epoxidharz und kann ein Konvertermaterial umfassen.
Die Verkapselung bedeckt vorteilhaft die Passivierungsschicht sowie die elektrisch leitende Schicht, falls die elektrisch leitende Schicht selbst auf einer Abstrahlseite des Halbleiterchips angeordnet ist. Falls Bereiche der Halbeiterschichten des ersten oder zweiten Typs nicht von der elektrisch leitenden Schicht oder der Passivierungsschicht bedeckt werden, können diese Bereiche vorteilhaft auch nur von der Verkapselung bedeckt werden. Die Verkapselung kann vorteilhaft die Passivierungsschicht auch innerhalb der Mesa-Struktur bedecken.
Vorteilhaft kann zusätzlich zur Passivierungsschicht eine weitere Passivierung auf den Halbleiterschichtenstapel aufgebracht werden, so dass die weitere Passivierung den Halbleiterschichtenstapel und die Passivierungsschicht vollständig bedeckt.
Die Auswahl eines hochbrechenden Materials auf einer Abstrahlseite des Halbleiterchips orientiert sich vorteilhaft am Brechungsindex des hochbrechenden Materials. Beispielsweise wird ein Übergang vom Brechungsindex der Halbleiterschicht über die elektrisch leitende Schicht und die Passivierungsschicht, falls diese einen Überlapp bilden, so gewählt, dass eine Totalreflexion an den Grenzflächen der genannten Schichten vorteilhaft verringert oder vermieden wird.
Die Verkapselung kann vorteilhaft ein Konvertermaterial umfassen. Beispielsweise erzeugt die aktive Schicht blaues Licht, welches durch die elektrisch leitende Schicht transmittiert wird und zumindest teilweise in der Verkapselung durch ein Konvertermaterial konvertiert wird.
Es wird ferner ein optoelektronischer Halbleiterchip angegeben. Vorzugsweise wird der optoelektronische Halbleiterchips durch das oben beschriebene Verfahren hergestellt. Das heißt, sämtliche für das Verfahren offenbarten Merkmale sind auch für den optoelektronischen Halbleiterchip offenbart und umgekehrt.
Der optoelektronischer Halbleiterchip umfasst gemäß zumindest einer Ausgestaltung einen Halbleiterschichtenstapel mit mindestens einer Halbleiterschicht eines ersten Typs, mindestens einer Halbleiterschicht eines zweiten Typs und einer zwischen der Halbleiterschicht des ersten Typs und der Halbleiterschicht des zweiten Typs angeordnete aktive Schicht, wobei eine Mesa-Struktur in der Halbleiterschicht des ersten Typs, der Halbleiterschicht des zweiten Typs und der aktiven Schicht ausgebildet ist. Weiterhin umfasst der Halbleiterchip eine Passivierungsschicht auf der Mesa-Struktur, wobei der Halbleiterchip ein Saphirsubstrat, ein SiC-Substrat oder ein GaN-Substrat umfasst und eine elektrisch leitfähige Schicht über der Halbleiterschicht des ersten Typs oder über der Halbleiterschicht des zweiten Typs umfasst.
Der Halbleiterchip ist vorteilhaft als ein Volumenemitter ausgebildet. Insbesondere wird zumindest ein Teil der emittierten Strahlung durch das Substrat ausgekoppelt. Durch die Passivierung der Mesa-Struktur wird diese vorteilhaft vor mechanischen Schäden sowie elektrischen Kurzschlüssen bzw. Leckströmen geschützt.
Die Passivierungsschicht erstreckt sich teilweise auf die elektrisch leitfähige Schicht, wobei die Passivierungsschicht sich auf die elektrisch leitfähige Schicht höchstens 10 µm in einer Richtung weg von der Mesa-Struktur erstreckt. Vorteilhaft kann eine Reflexion von Licht an der Grenzfläche zwischen der Passivierungsschicht und der elektrisch leitenden Schicht erzielt werden. In Bereichen, in welchen die elektrisch leitende Schicht zumindest teilweise nicht von der Passivierungsschicht bedeckt ist, kann das Licht durch die elektrisch leitende Schicht ausgekoppelt werden, wobei durch eine entsprechende Wahl der Brechungsindices die Totalreflexion an der Grenzfläche zwischen der elektrisch leitenden Schicht und der Umgebung verringert werden kann.
Gemäß zumindest einer Ausführungsform des optoelektronischen Halbleiterchips umfasst der Halbleiterchip eine weitere Passivierungsschicht, welche auf der elektrisch leitfähigen Schicht und auf der Passivierungsschicht angeordnet ist.
Die weitere Passivierungsschicht erstreckt sich vorteilhaft über den gesamten Halbleiterchip und bedeckt die Passivierungsschicht und die elektrisch leitfähige Schicht vorteilhaft vollständig. Auch weitere Komponenten des Halbleiterchips, wie etwa der Kontaktsteg, können zumindest teilweise von der weiteren Passivierungsschicht bedeckt sein. Die weitere Passivierungsschicht umfasst beispielsweise eine dielektrische Schicht oder einen dielektrischen Schichtstapel. Es ist weiterhin möglich, dass die weitere Passivierungsschicht eine dielektrische Schicht oder einen dielektrischen Schichtstapel zusammen mit einem Bragg-Spiegel umfasst.
Gemäß zumindest einer Ausführungsform des optoelektronischen Halbleiterchips umfasst der Halbleiterchip einen Kontaktsteg, welcher in der Mesa-Struktur angeordnet ist und den Halbleiterschichtenstapel elektrisch kontaktiert, wobei sich die Passivierungsschicht teilweise zwischen dem Halbleiterschichtenstapel und dem Kontaktsteg befindet.
Gemäß zumindest einer Ausführungsform des optoelektronischen Halbleiterchips weist der Halbleiterschichtenstapel an einer Außenseite eine Seitenfläche mit einer strukturierten Oberfläche und eine Ausnehmung auf, wobei eine Seitenfläche des Halbleiterschichtenstapels der Ausnehmung zugewandt ist und eine glatte Oberfläche aufweist.
Die strukturierte Oberfläche weist vorteilhaft eine Vielzahl von Hervorhebungen und Vertiefungen auf, beispielsweise eine Wellenform.
Die Wellenform kann vorteilhaft bei einer Draufsicht auf den Halbleiterschichtenstapel an dessen Rändern eine umlaufende Struktur, beispielsweise eine Zähnung, ähnlich dem Rand einer Briefmarke aufweisen.
Weitere Vorteile, vorteilhafte Ausführungsformen und Weiterbildungen ergeben sich aus dem im Folgenden in Verbindung mit den Figuren beschriebenen Ausführungsbeispiel.
Die 1a, 1b, 2a und 2b zeigen jeweils eine schematische Seitenansicht des optoelektronischen Halbleiterchips während des Verfahrens zur Herstellung des optoelektronischen Halbleiterchips.
Die 1c zeigt ein Prozessdiagramm für die Anwendung eines Plasmas.
Die 3a, 3b und 3c zeigen jeweils eine schematische Seitenansicht des optoelektronischen Halbleiterchips während des Verfahrens zur Herstellung des optoelektronischen Halbleiterchips.
Die 4a und 4b zeigen jeweils einen schematischen Querschnitt durch den optoelektronischen Halbleiterchip.
Die 4c und 4d zeigt eine Draufsicht auf den optoelektronischen Halbleiterchip.
Die 5a und 5b zeigen jeweils eine schematische Seitenansicht des optoelektronischen Halbleiterchips.
Gleiche oder gleichwirkende Elemente sind in den Figuren jeweils mit den gleichen Bezugszeichen versehen. Die in den Figuren dargestellten Bestandteile sowie die Größenverhältnisse der Bestandteile untereinander sind nicht als maßstabsgerecht anzusehen.
Die 1a zeigt den optoelektronischen Halbleiterchip 10 mit einem Halbleiterschichtenstapel 11 umfassend eine Halbleiterschicht eines ersten Typs 1, eine Halbleiterschicht eines zweiten Typs 2 und eine zwischen der Halbleiterschicht des ersten Typs 1 und der Halbleiterschicht des zweiten Typs 2 angeordnete aktive Schicht 3, welche in einem Verfahrensschritt A) bereitgestellt werden. Die Halbleiterschicht des ersten Typs 1 ist beispielsweise p-dotiert und die Halbleiterschicht des zweiten Typs 2 ist beispielsweise n-dotiert. Der Halbleiterschichtenstapel 11 ist vorteilhaft auf einem Substrat angeordnet (nicht gezeigt), wobei beispielsweise die p-dotierte Halbleiterschicht des ersten Typs 1 dem Substrat abgewandt ist. Bei dem Substrat kann es sich vorteilhaft um ein Saphirsubstrat handeln, wobei der Halbleiterchip 10 als Volumenemitter ausgebildet werden kann. In einem Verfahrensschritt A0) wird nachfolgend auf der p-dotierten Halbleiterschicht 1 eine elektrisch leitfähige Schicht 7 zumindest teilweise aufgebracht. Auf diese Weise wird eine gute Stromaufweitung in der p-dotierten Halbleiterschicht 1 erzielt. Die elektrisch leitfähige Schicht 7 enthält vorzugsweise ein transparentes, leitfähiges Oxid (TCO Transparent Conductive Oxide), wie zum Beispiel ITO.
In einem nachfolgenden Verfahrensschritt A1) wird eine strukturierte Maske 5 auf die p-dotierte Halbleiterschicht 1 und auf die elektrisch leitfähige Schicht 7 aufgebracht. Die strukturierte Maske 5 umfasst vorteilhaft Fotolack, beispielsweise einen Positivlack. Die Strukturierung der Maske wird vorteilhaft für eine nachträgliche Ausbildung einer Mesa-Struktur in den Halbleiterschichten in einer entsprechenden Struktur für die Mesa gewählt. Die Maske 5 umfasst eine schräge Seitenflanke, welche der auszubildenden Mesa-Struktur zugewandt ist. In einem nachfolgenden Verfahrensschritt B) erfolgt ein Ätzverfahren, so dass eine Mesa-Struktur in den Halbleiterschichtenstapel 11 eingebracht wird. Die 1a zeigt den Halbleiterschichtenstapel 11 vor dem Ätzen.
Die 1b zeigt den Halbleiterschichtenstapel 11 aus der 1a nach einem Verfahrensschritt B) und nach einem weiteren Verfahrensschritt B1), wonach die Maske 5 mittels eines Plasmas teilweise von der elektrisch leitfähigen Schicht 7 und der p-dotierten Halbleiterschicht 1 entfernt wird (Pfeildarstellung).
Mittels beispielsweise einer trockenchemischen Ätzung wird im Verfahrensschritt B) eine Mesa-Struktur 6 in der Halbleiterschicht des ersten Typs 1, der Halbleiterschicht des zweiten Typs 2 und der aktiven Schicht 3 ausgebildet, wobei sich die schräge Seitenflanke der Maske 5 in den Halbleiterschichtenstapel 11 fortsetzt. Die Mesa-Struktur 6 wird vorteilhaft lateral zur Halbleiterschicht des ersten und des zweiten Typs sowie zur aktiven Schicht, beispielsweise als eine Seitenflanke, gebildet. Vorteilhaft erstreckt sich die Mesa-Struktur 6 als eine schräge Seitenflanke vollständig durch die elektrisch leitfähige Schicht 7, durch die Halbleiterschicht des ersten Typs 1 und durch die aktive Schicht 3 hindurch. Die Seitenflanke der Mesa-Struktur 6 erstreckt sich beispielsweise nur teilweise in die Halbleiterschicht des zweiten Typs 2, vorliegend in die n-dotierte Halbleiterschicht 2. Bei dem Ätzverfahren kann vorteilhaft die elektrisch leitfähige Schicht 7 teilweise entfernt werden, wobei eine Unterätzung der Maske 5 ausgebildet wird.
Bei dem Verfahrensschritt B1) kann die Maske 5 von der Mesa-Struktur 6 zurückgezogen werden. Bei einer Maske, welche Fotolack umfasst, wird beispielsweise ein sauerstoffhaltiges Plasma angewandt. Durch das Plasma wird das Material der Maske 5 so abgetragen dass sich vorteilhaft ein Lackrückzug bildet, welcher durch die Dauer der Behandlung mit dem Plasma einstellbar ist. In der 1b bedeckt die elektrisch leitfähige Schicht 7 den Halbleiterschichtenstapel 11 vollständig bis zur Seitenflanke der Mesa-Struktur 6.
Die 1c zeigt ein Prozessdiagramm für die Anwendung eines sauerstoffhaltigen Plasmas während dem Verfahrensschritt B1). Hierbei ist eine Abhängigkeit eines lateralen Lackrückzugs bei der Entfernung der Maske von der Dauer der Anwendung des Plasmas dargestellt. Beispielsweise erfolgt für die Anwendung des Plasmas von 40 s ein Lackrückzug der Maske von 1 µm weg von der Mesa-Struktur.
Die 2a zeigt den Halbleiterschichtenstapel 11 aus der 1b nach einem lateralen Rückzug der Maske 5 im Verfahrensschritt B1) und nach einem weiteren Verfahrensschritt B2), bei dem die elektrisch leitfähige Schicht 7 mittels eines Plasmas teilweise von der p-dotierten Halbleiterschicht 1 entfernt wird. Je nach Material der elektrisch leitfähigen Schicht 7 wird ein zur Abtragung geeignetes Plasma im Schritt B2) angewandt. Umfasst die elektrisch leitfähige Schicht 7 beispielsweise ITO, wird vorteilhaft ein chlorhaltiges Plasma angewandt. Die elektrisch leitfähige Schicht 7 wird in dem Bereich angrenzend an die Mesa-Struktur 6 vorteilhaft gedünnt und in einem Bereich unterhalb der Maske 5 wird somit ein Spalt ausgebildet und die Maske 5 teilweise unterätzt.
Das zumindest teilweise Entfernen der elektrisch leitfähigen Schicht 7 kann alternativ zur Anwendung eines Plasmas auch mittels eines nasschemischen Ätzprozesses erfolgen.
Die 2b zeigt den Halbleiterschichtenstapel 11 des Halbleiterchips 10 aus der 1b, wobei nach dem Verfahrensschritt B1) in einem Verfahrensschritt B3) mit einem nasschemischen Ätzprozess die elektrisch leitfähige Schicht 7 geätzt wird, so dass die elektrisch leitfähige Schicht 7 teilweise entfernt wird, wobei die nach dem Verfahrensschritt B1) verbleibende Maske 5 auch bereichsweise unterätzt wird. Die p-dotierte Halbleiterschicht 1, welche sich unmittelbar unterhalb der elektrisch leitfähigen Schicht 7 befindet, ist nach dem Verfahrensschritt B3) angrenzend an die Mesa-Struktur 6 und teilweise unterhalb der Maske 5 in einem Bereich L frei von der elektrisch leitfähigen Schicht 7. Die Anwendung eines nasschemischen Ätzprozesses im Verfahrensschritt B3) ermöglicht es, die elektrisch leitfähige Schicht 7 vorteilhaft so zu ätzen, dass ein zumindest teilweises Entfernen der elektrisch leitfähigen Schicht 7 nicht an die durch die Maske 5 vorgegebene Struktur gebunden ist. Je nach Dauer des Ätzvorgangs kann des Weiteren gesteuert werden, wieviel Material der elektrisch leitfähigen Schicht 7 entfernt wird und wie weit sich ein durch das Ätzen entstehender Spalt zwischen der Maske 5 und der elektrisch leitfähigen Schicht unterhalb der Maske 5 erstreckt.
Die 3a zeigt den Halbleiterschichtenstapel 11 des Halbleiterchips 10 aus der 2b, wobei nach dem Verfahrensschritt B2) in einem Verfahrensschritt C) eine Passivierungsschicht 8 auf die Mesa-Struktur mittels Aufdampfen oder Sputtern aufgebracht wird. Hierbei kann vor dem Verfahrensschritt C) die Maske 5 vorteilhaft von der Mesa-Struktur zurückgezogen werden. Die Passivierungsschicht 8 kann eine einzelne Schicht, beispielsweise ein Dielektrikum, oder einen dielektrischen Schichtstapel umfassen. Die Passivierungsschicht 8 bedeckt die Seitenflanke der Mesa-Struktur und vorteilhaft auch den Bereich L und erstreckt sich auf den verbliebenen Teil der Maske 5 und bedeckt diesen vorteilhaft vollständig. Eine in dieser Weise angeordnete Passivierungsschicht 8 zeichnet sich vorteilhaft durch eine verbesserte Haftung an der Mesa-Struktur aus. Da das Aufbringen der Passivierungsschicht 8 auf die Mesa-Struktur sofort nach der Strukturierung und Ausbildung der Mesa-Struktur erfolgt, können Verunreinigungen auf der Mesa durch weitere nachfolgende Verfahrensschritte zur Chipherstellung und dadurch entstehende Leckströme an der Mesa-Struktur signifikant verringert werden. Bei dem Aufbringen der Passivierung kann vorteilhaft auf Prozesse verzichtet werden, bei welchen eine Wechselwirkung von im Prozess beteiligten Wasserstoff mit dem ITO der elektrisch leitfähigen Schicht stattfindet und die Transparenz dieser verringert. Die Maske 5 kann im Halbleiterchip verbleiben oder entfernt werden.
In der 3b ist die Anordnung aus der 1b gezeigt, wobei nach dem Aufbringen der Passivierungsschicht 8 sich diese in den Spalt zwischen die Maske 5 und den Halbleiterschichtenstapel 11 erstreckt. Die Passivierungsschicht 8 und die elektrische leitfähige Schicht 7 bilden einen Überlapp, wobei sich die Passivierungsschicht 8 teilweise auf die elektrische leitfähige Schicht 7 erstreckt. Die Passivierungsschicht 8 wird auch auf der Maske 5 aufgebracht und kann sich teilweise in den Spalt hinein erstrecken, wobei die Passivierungsschicht 8 auf der Maske 5 mit der Passivierungsschicht 8 auf der elektrisch leitfähigen Schicht 7 nicht miteinander in direktem Kontakt steht. Dadurch ist es möglich, dass bei einem nachträglichen Ablösen der Maske 5 kein Zertrennen der Passivierungsschicht 8 erfolgen muss. Daher kann eine saubere Abtrennung der Maske 5 erfolgen, ohne dass ein Abriss der Passivierungsschicht 8 entsteht. In einem so hergestellten Halbleiterchip kann Licht, welches in dem Halbleiterschichtenstapel 11 erzeugt wird, durch eine vorteilhafte Wahl des Brechungsindex der elektrisch leitfähigen Schicht 7 gegenüber dem Umgebungsmedium des Halbleiterchips verbessert ausgekoppelt werden, da die Totalreflexion zwischen der elektrische leitfähigen Schicht 7 und der Umgebung verringert wird. Durch die Passivierung wird die Mesa-Struktur ausreichend gegenüber Feuchtigkeit und andere Umwelteinflüsse sowie mechanisch geschützt. Durch eine ausreichende Dicke der Passivierungsschicht 8 von mindestens 50 nm bis höchstens 600 nm können Interferenzen des abgestrahlten Lichts verringert werden, welche bei dünnen Passivierungen auftreten. Die Dicke von 600 nm ist vorteilhaft falls die Passivierungsschicht 8 als dielektrischer Bragg-Spiegel (DBR) ausgebildet ist. Dadurch können vorteilhaft Schwankungen in der abgestrahlten Helligkeit verringert werden.
Die 3c zeigt eine Anordnung ähnlich der 3b, wobei die elektrisch leitfähige Schicht 7, beispielsweise durch einen nasschemischen Prozess, in einem Bereich angrenzend an die Mesa-Struktur so entfernt wurde, dass der Halbleiterschichtenstapel 11 in diesem Bereich frei von der elektrisch leitfähigen Schicht 7 ist und sich dieser Bereich teilweise bis unter die Maske 5 erstreckt. Die nachträglich aufgebrachte Passivierungsschicht 8 erstreckt sich bis in den Spalt hinein, bildet mit der elektrisch leitfähigen Schicht 7 allerdings keinen Überlapp. Die Passivierungsschicht 8 kann sich bis zur elektrisch leitfähigen Schicht 7 erstrecken. Vorteilhaft weist die elektrisch leitfähige Schicht 7 einen Abstand von zumindest 0.5 µm von der Mesa-Struktur auf, wobei der Halbleiterschichtenstapel in diesem Bereich frei von der elektrisch leitfähigen Schicht 7 ist.
Die 4a zeigt einen schematischen Querschnitt durch einen optoelektronischen Halbleiterchip 10, welcher als Volumenemitter ausgebildet ist. Der Halbleiterschichtenstapel 11 weist eine Mesa-Struktur 6 in Form eines Mesa-Grabens auf, welcher schräge Seitenflanken aufweist. Die Seitenflanken des Mesa-Grabens erstrecken sich durch die p-dotierte Halbleiterschicht des ersten Typs 1, durch die aktive Schicht 3 und teilweise durch die n-dotierte Halbleiterschicht des zweiten Typs 2 hindurch. Der Mesa-Graben 6 weist auf den schrägen Seitenflanken, auf dem Boden des Grabens und auf der Oberseite der p-dotierten Halbleiterschicht des ersten Typs 1 eine Passivierungsschicht 8 auf. Auf der Oberseite der p-dotierten Halbleiterschicht des ersten Typs 1 grenzt die Passivierungsschicht 8 an eine elektrisch leitfähige Schicht 7 an.
In den Mesa-Graben 6 ist ein Kontaktsteg 12 eingebracht, welcher Metall umfasst und durch eine Öffnung in der Passivierungsschicht 8 die n-dotierte Halbleiterschicht des zweiten Typs 2 elektrisch kontaktiert. Der Kontaktsteg 12 weist eine Breite d von beispielsweise 5 µm auf und ist vorteilhaft in der Mitte des Mesa-Grabens 6 angeordnet. Die elektrisch leitfähige Schicht 7 weist einen Bereich auf, welcher nicht von der Passivierungsschicht 8 bedeckt ist, und durch welchen Strahlung, beispielsweise blaues Licht, in eine Verkapselung 9 eingekoppelt werden kann. Die Verkapselung 9 bedeckt die Passivierungsschicht 8, den Kontaktsteg 12, die elektrisch leitfähigen Schicht 7 und füllt den Mesa-Graben 6 auf. Weiterhin umfasst die Verkapselung 9 beispielsweise Silikon oder ein Epoxidharz. Die elektrisch leitfähige Schicht 7 bildet an einer dem Halbleiterschichtenstapel 11 abgewandten Seite eine Abstrahlseite 10a des Halbleiterchips 10. Mittels der Passivierungsschicht 8 wird vorteilhaft kein Licht in Richtung des Kontaktstegs 12 vom Halbleiterschichtenstapel 11 abgestrahlt, wodurch eine Absorption an den Seitenflächen des Kontaktstegs 12 verringert wird. Dadurch wird die Abstrahleffizienz des Halbleiterchips 10 vorteilhaft gesteigert. Die Passivierungsschicht 8 umfasst zur Verringerung der Absorption am Kontaktsteg 12 vorzugsweise einen Schichtenstapel aus mehreren Paaren von SiO2, MgF2, TiO2 oder Nb2O5 Schichten, welche einen Bragg Reflektor ausbilden.
Vor dem Einbringen des Kontaktstegs 12 wird im Mesa-Graben 6 zur Kontaktierung der n-dotierten Halbleiterschicht des zweiten Typs 2 die Passivierungsschicht 8 lokal geöffnet. Die Öffnung kann dabei genau die Breite d des Kontaktstegs 12 umfassen, beispielsweise 5 µm. Alternativ dazu kann die Öffnung in der Passivierungsschicht 8 auch eine geringere Breite aufweisen als die Breite d des Kontaktstegs 12. Beispielsweise kann der Kontaktsteg 12 eine Breite d von zumindest 5 µm umfassen und in eine Öffnung in der Passivierungsschicht 8 von höchstens 2 µm eingebracht werden. Als weitere Alternative kann die Öffnung in der Passivierungsschicht 8 auch eine größere Breite aufweisen als die Breite d des Kontaktstegs 12. Beispielsweise kann der Kontaktsteg 12 eine Breite d von höchstens 5 µm umfassen und die Öffnung in der Passivierungsschicht 8 eine Breite von zumindest 8 µm.
Die 4b zeigt einen schematischen Querschnitt entlang des Kontaktstegs 12 aus der 4a. Der Kontaktsteg 12 ist teilweise mit der Passivierungsschicht 8 unterlegt. Mit anderen Worten kontaktiert der Kontaktsteg 12 die n-dotierte Halbleiterschicht des zweiten Typs 2 nur bereichsweise. Durch die Passivierungsschicht 8 unterhalb des Kontaktstegs 12 wird an diesen Stellen kein Licht aus der n-dotierten Halbleiterschicht des zweiten Typs 2 ausgekoppelt, wodurch eine Absorption von Licht an diesen Bereichen durch den Kontaktsteg 12 vermieden wird. Der Kontaktsteg 12 weist einen externen Kontaktbereich 12a auf, welcher zur externen Kontaktierung dient und zumindest teilweise mit der Passivierungsschicht 8 unterlegt sein kann, da an diesem Bereich keine Abstrahlung von Licht vorgesehen ist. Der externe Kontaktbereich 12a kann beispielsweise Au umfassen.
Die 4c zeigt eine Draufsicht auf den Halbleiterchip 10 gemäß den 4a und 4b. Die Mesa-Struktur 6, in welche der Kontaktsteg 12 eingesetzt wird ist in einem Mittelbereich des Halbleiterchips 10 gebildet und mit der Passivierungsschicht 8 abgedeckt. Die Randbereiche des Halbleiterchips 10 sind ebenfalls mit der Passivierungsschicht 8 abgedeckt. Die Passivierungsschicht 8 und die elektrisch leitfähige Schicht 7 bilden vorteilhaft an der Mesa-Struktur 6 und an den Randbereichen des Halbleiterchips 10 einen Überlapp (nicht gezeigt). Alternativ kann auch kein Überlapp vorhanden sein. Der Kontaktsteg 12 weist in Draufsicht gesehen vorteilhaft an einem Ende einen runden Bereich auf, welcher als eine Kontaktstelle zur äußeren Kontaktierung ausgestaltet sein kann und einen Durchmesser von beispielsweise zumindest 60 µm und höchstens 100 µm umfasst.
Eine weitere Passivierungsschicht 8a erstreckt sich vorteilhaft über den gesamten Halbleiterchip 10 und bedeckt die Passivierungsschicht 8 und die elektrisch leitfähige Schicht 7 vorteilhaft vollständig. Auch weitere Komponenten des Halbleiterchips 10, wie etwa der Kontaktsteg 12, können zumindest teilweise von der weiteren Passivierungsschicht 8a bedeckt sein. Die weitere Passivierungsschicht 8a umfasst beispielsweise eine dielektrische Schicht oder einen dielektrischen Schichtstapel. Es ist weiterhin möglich, dass die weitere Passivierungsschicht 8a eine dielektrische Schicht oder einen dielektrischen Schichtstapel zusammen mit einem Bragg-Spiegel umfasst.
Die 4d zeigt wie die 4c eine Draufsicht auf den Halbleiterchip 10, wobei der Halbleiterschichtenstapel 11 an einer Außenseite eine Seitenfläche 11a mit einer strukturierten Oberfläche aufweist und der Halbleiterschichtenstapel 11 eine Ausnehmung aufweist, wobei eine Seitenfläche 11b des Halbleiterschichtenstapels 11 der Ausnehmung zugewandt ist und eine glatte Oberfläche aufweist.
Die strukturierte Oberfläche weist vorteilhaft eine Vielzahl von Hervorhebungen und Vertiefungen auf, beispielsweise eine Wellenform.
Die Wellenform kann vorteilhaft bei einer Draufsicht auf den Halbleiterschichtenstapel 11 eine Zähnung, ähnlich dem Rand einer Briefmarke aufweisen.
Die 5a zeigt in einer schematischen Seitenansicht einen Halbleiterschichtenstapel 11 eines optoelektronischen Halbleiterchips 10, bei welchem die Halbleiterschicht des ersten Typs 1 n-dotiert ist und die Halbleiterschicht des zweiten Typs 2 p-dotiert ist und einem Träger 14 zugewandt ist. Der Halbleiterchip 10 ist in Dünnfilmbauweise als ein Oberflächenemitter ausgebildet. Die n-dotierte Halbleiterschicht des ersten Typs 1 bildet eine Abstrahlseite 10a des Halbleiterchips 10 und weist eine aufgeraute Oberseite auf. Der Halbleiterschichtenstapel 11 weist lateral an der Seite eine Mesa-Struktur 6 auf, welche sich bis zum Träger 14 erstreckt. Die Passivierungsschicht 8 bedeckt die Mesa-Struktur 6 zumindest am pn-Übergang und erstreckt sich teilweise auf die Struktur der Aufrauung.
In der 5b erstreckt sich die Passivierungsschicht 8 auch teilweise auf die Abstrahlseite 10a der n-dotierten Halbleiterschicht des ersten Typs 1, mit anderen Worten auf die aufgeraute Oberseite 1a. Die aktive Schicht 3 erzeugt beispielsweise blaues Licht, welches auf die aufgeraute Oberseite 1a der n-dotierten Halbleiterschicht des ersten Typs 1 auftrifft. In der 5a ist ein direkter Übergang von dem Brechungsindex der n-dotierten Halbleiterschicht des ersten Typs 1 zum Brechungsindex der Umgebung, beispielsweise Luft, gegeben. Durch die Aufrauung wird der Sprung des Brechungsindex zur Umgebung verringert.
Weiterhin ist es auch möglich, dass der Halbleiterchip 10 eine Verkapselung aufweist, welche die aufgeraute Oberseite 1a abdeckt (nicht gezeigt). Hierbei ergibt sich der Auskoppelkoeffizient des Halbleiterchips durch die Ungleichheit von Aus- und Wiedereinkopplung. Der Auskoppelkoeffizient des Halbleiterchips kann durch die Anwendung der Passivierungsschicht 8 vergrößert werden.
Die Erfindung ist nicht durch die Beschreibung anhand der Ausführungsbeispiele auf diese beschränkt. Vielmehr umfasst die Erfindung jedes neue Merkmal sowie jede Kombination von Merkmalen, was insbesondere jede Kombination von Merkmalen in den Patentansprüchen beinhaltet, auch wenn dieses Merkmal oder diese Kombination selbst nicht explizit in den Patentansprüchen oder Ausführungsbeispielen angegeben ist.
Bezugszeichenliste

1: Halbleiterschicht eines ersten Typs
1a: aufgeraute Oberseite
2: Halbleiterschicht eines zweiten Typs
3: aktive Schicht
5: strukturierte Maske
6: Mesa-Struktur
7: elektrisch leitfähige Schicht
8: Passivierungsschicht
8a: weitere Passivierungsschicht
9: Verkapselung
10: Halbleiterchip
10a: Abstrahlseite
11: Halbleiterschichtenstapel
12: Kontaktsteg
12a: externer Kontaktbereich
14: Träger
A: Verfahrensschritt
A0: Verfahrensschritt
A1: Verfahrensschritt
B: Verfahrensschritt
B1: Verfahrensschritt
B2: Verfahrensschritt
B3: Verfahrensschritt
C: Verfahrensschritt
L: Bereich
d: Breite des Kontaktstegs

Claims

Verfahren zur Herstellung eines optoelektronischen Halbleiterchips (10) mit den Schritten: A) Bereitstellen eines Halbleiterschichtenstapels (11) umfassend eine Halbleiterschicht eines ersten Typs (1), eine Halbleiterschicht eines zweiten Typs (2) und eine zwischen der Halbleiterschicht des ersten Typs (1) und der Halbleiterschicht des zweiten Typs (2) angeordnete aktive Schicht (3), B) Ausbilden einer Mesa-Struktur (6) in der Halbleiterschicht des ersten Typs (1), der Halbleiterschicht des zweiten Typs (2) und der aktiven Schicht (3), C) Aufbringen einer Passivierungsschicht (8) auf die Mesa-Struktur (6) mittels Aufdampfen oder Sputtern.
Verfahren zur Herstellung eines optoelektronischen Halbleiterchips (10) nach Anspruch 1, wobei nach dem Verfahrensschritt A) und vor dem Verfahrensschritt B) in einem Verfahrensschritt A0) eine elektrisch leitfähige Schicht (7) über der Halbleiterschicht des ersten Typs (1) oder der Halbleiterschicht des zweiten Typs (2) aufgebracht wird.
Verfahren zur Herstellung eines optoelektronischen Halbleiterchips (10) nach Anspruch 1 oder 2, wobei vor dem Verfahrensschritt B) in einem Verfahrensschritt A1) eine strukturierte Maske (5) auf die Halbleiterschicht des ersten Typs (1) oder auf die Halbleiterschicht des zweiten Typs (2) aufgebracht wird.
Verfahren zur Herstellung eines optoelektronischen Halbleiterchips (10) nach Anspruch 3, rückbezogen auf Anspruch 2, wobei nach dem Verfahrensschritt B) und vor dem Verfahrensschritt C) in einem Verfahrensschritt B1) mittels eines Plasmas die Maske (5) teilweise von der elektrisch leitfähige Schicht (7) entfernt wird.
Verfahren zur Herstellung eines optoelektronischen Halbleiterchips (10) nach Anspruch 3, rückbezogen auf Anspruch 2, oder nach Anspruch 4, wobei vor dem Verfahrensschritt C) in einem Verfahrensschritt B2) mittels eines Plasmas die elektrisch leitfähige Schicht (7) teilweise von der Halbleiterschicht des ersten Typs (1) oder von der Halbleiterschicht des zweiten Typs (2) entfernt wird.
Verfahren zur Herstellung eines optoelektronischen Halbleiterchips (10) nach Anspruch 3 oder 4, wobei nach dem Verfahrensschritt B1) und vor dem Verfahrensschritt C) in einem Verfahrensschritt B3) ein nasschemischer Ätzprozess erfolgt, wobei die elektrisch leitfähige Schicht (7) in einem Bereich L, welcher direkt an die Mesa-Struktur (6) angrenzt und sich teilweise bis unterhalb die Maske (5) erstreckt, zumindest teilweise entfernt wird.
Verfahren zur Herstellung eines optoelektronischen Halbleiterchips (10) nach einem der Ansprüche 2, 3 rückbezogen auf Anspruch 2, sowie 4 bis 6, wobei der Halbleiterchip (10) ein Saphirsubstrat, ein SiC-Substrat oder ein GaN-Substrat umfasst.
Verfahren zur Herstellung eines optoelektronischen Halbleiterchips (10) nach einem der vorherigen Ansprüche 3 bis 6, sowie 7 rückbezogen auf Anspruch 3, wobei nach dem Verfahrensschritt C) die Maske (5) vollständig entfernt wird.
Verfahren zur Herstellung eines optoelektronischen Halbleiterchips (10) nach einem vorherigen Ansprüche, wobei die Passivierungsschicht (8) einen dielektrischen Schichtstapel umfasst.
Verfahren zur Herstellung eines optoelektronischen Halbleiterchips (10) nach dem vorhergehenden Anspruch, wobei der dielektrische Schichtstapel eine Haftschicht umfasst, wobei nach dem Aufbringen der Passivierungsschicht (8) die Haftschicht dem Halbleiterschichtenstapel (11) zugewandt ist.
Verfahren zur Herstellung eines optoelektronischen Halbleiterchips (10) nach einem der vorherigen Ansprüche 4 oder 5, wobei das Entfernen der Maske (5) im Verfahrensschritt B1) oder das Entfernen der elektrisch leitfähigen Schicht (7) im Verfahrensschritt B2) durch die Dauer des Verfahrensschrittes B1) oder des Verfahrensschrittes B2) gesteuert wird.
Verfahren zur Herstellung eines optoelektronischen Halbleiterchips (10) nach einem der vorherigen Ansprüche 1 oder 3 rückbezogen auf Anspruch 1, wobei die Halbleiterschicht des ersten Typs (1) oder die Halbleiterschicht des zweiten Typs (2) mit einer aufgerauten Oberfläche (1a) versehen wird.
Verfahren zur Herstellung eines optoelektronischen Halbleiterchips (10) nach Anspruch 12, wobei die Passivierungsschicht (8) zumindest teilweise auf der aufgerauten Oberfläche (1a) aufgebracht wird.
Verfahren zur Herstellung eines optoelektronischen Halbleiterchips (10) nach einem der Ansprüche 2, 3 rückbezogen auf Anspruch 2, 4 bis 7, oder 8 bis 11, wobei nach dem Verfahrensschritt C) eine Verkapselung (9) auf eine Abstrahlseite (10a) des Halbleiterchips (10) aufgebracht wird.
Optoelektronischer Halbleiterchip (10), umfassend – einen Halbleiterschichtenstapel (11) mit einer Halbleiterschicht eines ersten Typs (1) und einer Halbleiterschicht eines zweiten Typs (2) und eine zwischen der Halbleiterschicht des ersten Typs (1) und der Halbleiterschicht des zweiten Typs (2) angeordnete aktive Schicht (3), wobei eine Mesa-Struktur (6) in der Halbleiterschicht des ersten Typs (1), der Halbleiterschicht des zweiten Typs (2) und der aktiven Schicht (3) ausgebildet ist, und – eine Passivierungsschicht (8) auf der Mesa-Struktur (6), wobei der Halbleiterchip (10) ein Saphirsubstrat, ein SiC-Substrat oder ein GaN-Substrat umfasst und eine elektrisch leitfähige Schicht (7) über der Halbleiterschicht des ersten Typs (1) oder über der Halbleiterschicht des zweiten Typs (2) umfasst, wobei die Passivierungsschicht (8) sich teilweise auf die elektrisch leitfähige Schicht (7) erstreckt, wobei die Passivierungsschicht (8) sich auf der elektrisch leitfähige Schicht (7) höchstens 10 µm in einer Richtung weg von der Mesa-Struktur (6) erstreckt.
Optoelektronischer Halbleiterchip (10) nach dem vorhergehenden Anspruch, bei dem der Halbleiterchip (10) eine weitere Passivierungsschicht (8a) umfasst, welche auf der elektrisch leitfähigen Schicht (7) und auf der Passivierungsschicht (8) angeordnet ist.
Optoelektronischer Halbleiterchip (10) nach einem der Ansprüche 15 bis 16, bei dem der Halbleiterchip (10) einen Kontaktsteg (12) umfasst, welcher in der Mesa-Struktur (6) angeordnet ist und den Halbleiterschichtenstapel (11) elektrisch kontaktiert, wobei sich die Passivierungsschicht (8) teilweise zwischen dem Halbleiterschichtenstapel (11) und dem Kontaktsteg (12) befindet.
Optoelektronischer Halbleiterchip (10) nach einem der Ansprüche 15 bis 17, bei dem der Halbleiterschichtenstapel (11) an einer Außenseite eine Seitenfläche (11a) mit einer strukturierten Oberfläche aufweist und der Halbleiterschichtenstapel (11) eine Ausnehmung aufweist, wobei eine Seitenfläche (11b) des Halbleiterschichtenstapels (11) der Ausnehmung zugewandt ist und eine glatte Oberfläche aufweist.