TWI635330B - 用於形成積體電路之方法及相關積體電路 - Google Patents

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TWI635330B
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張文甲
王冰
張利
朱兆旻
爵根 米契爾
樹仁 蔡
俐翾 白
小明 謝
永堅 李
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美國麻省理工學院
新加坡國立大學
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Abstract

一種形成一積體電路的方法係被揭露。該方法包含：(i)由設在一半導體基材上之至少一第一晶圓材料形成至少一對的光電裝置，該第一晶圓材料不同於矽；(ii)蝕刻該第一晶圓材料來形成一第一凹槽其會被以一第二材料充填；(iii)處理該第二材料來形成一波導用以耦接該對光電裝置來界定一光學互接物；及(iv)接合至少一具有至少一個電晶體之經部份處理的CMOS裝置層於該第二半導體基材來形成該積體電路，該經部份處理的CMOS裝置層被設成鄰近於該光學互接物。一積體電路亦被揭露。

Description

用於形成積體電路之方法及相關積體電路
本發明有關於一種形成一積體電路的方法，及相關的積體電路。
發明背景
在近幾年來，半導體產業已藉增加處理器內的核芯數目(即多核芯處理器)而提升處理器的性能，依據摩爾定律(Moore's law)表示積體電路中的電晶體數目大約每兩年會倍增。附隨地，此會對設計一有功率效率的晶粒上通訊骨幹，例如一晶片上網絡(NoC)，以傳輸該等核芯和相關聯的記憶體之間的資料位元帶來挑戰。應請瞭解電的(以金屬為基礎的)互接物在現代的處理器中已是傳統上主流的晶片上通訊物，且迄今可滿足傳統的多核芯處理器之通訊需求。但是，若核芯的數目增加，則可分配給對應的多核芯處理器之一功率預算會變成逐加地受限，毋庸待言該處理器的性能亦將會由於使用電連接物而嚴重地受限，其會不理想地受困於一固有的帶寬/距離/功率之折衷妥協。
新類型的互接物會被需要以使未來的多核芯處理器能有更高的可擴充性。根據文獻，光學互接物係被認為 具有能克服電互接物之上述帶寬/距離/功率妥協的潛力。一光學/光子式互接物通常包含一發光源用以產生一資訊載體，一調制器用於電/光的(E/O)資料轉換，一光電二極體用於光檢測，多種被動部件用以導光，及周邊的電子裝置用以驅動和偏壓光子裝置。就一光學互接物而言，該發光源概係為最重要的裝置，因其會耗掉所用的總連結功率之一絕大部份。針對於此，既有的方案傾向於利用晶片外的雷射作為該發光源，但其會消耗一甚大量的功率，由於它們的高臨界電流。即使當該等光學互接物被零星地使用時，該等雷射的功率消耗仍會保持大致固定不變，因為通訊資料係在該等雷射的連續波長上由外部地調制，故會因該等雷射而造成高功率消耗，不論通過該等光學互接物的實際資料傳輸量如何。
因此本發明之一目的係為解決該習知技術的至少一個該等問題，及/或提供一種該技術中可用的選擇。
發明概要
依據本發明之一第一態樣，係提供一種形成一積體電路的方法，包含：(i)由至少一設在一半導體基材上的第一晶圓材料形成至少一對光電裝置，該第一晶圓材料不同於矽；(ii)蝕刻該第一晶圓材料來形成一要被填滿一第二材料的第一凹槽；(iii)處理該第二材料來形成一波導用以耦接該對光電裝置來界定一光學互接物；及(iv)將具有至少一個電晶體之至少一經部份處理的互補金屬氧化物半導體 (CMOS)裝置層接合於第二半導體基材來形成該積體電路，該經部份處理的CMOS裝置層被設成鄰近於該光學互接物。
所推薦的方法有利地採用一單片式整合製法來 接合一III-V基材和一矽基材，其係與傳統的CMOS處理直接地相容，故不需要既有的CMOS製造技術之高成本且複雜的重構建來實現該方法以獲得該積體電路。
較好是，該不同於矽的第一晶圓材料可包括一組群III-V的半導體材料或一有機材料。
較好是，該組群III-V的半導體材料可包括GaN、InGaP、GaAs、AlGaAs或InGaAs。
較好是，該第二材料可包括氮化矽。
較好是，其中將該經部份處理的CMOS裝置層接合於該半導體基材可包括處理該經部份處理的CMOS裝置層，來提供一容許進到該光學互接物的第二凹槽，並以一電絕緣材料充填該第二凹槽；及處理該電絕緣材料來電連接該至少一個電晶體和該對光電裝置以形成該積體電路。
較好是，該電絕緣材料可包括二氧化矽。
較好是，該等光電裝置可選自由光檢測器和發光裝置構成的組群。
較好是，該等發光裝置可包括發光二極體(LEDs)或有機發光二極體。
較好是，該方法可更包含在另一半導體基材上進行CMOS處理，來獲得至少該具有該至少一個電晶體之經部 份處理的CMOS裝置層；並由該另一半導體基材移除該經部份處理的CMOS裝置層。
較好是，該另一半導體基材可包括一矽在絕緣體 上基材。
較好是，該方法可更包含在形成該對光電裝置之 後沉積一電絕緣材料來覆蓋該第一晶圓材料；及使用化學機械拋光法來平坦化所沉積的電絕緣材料。
較好是，該方法可更包含在該第一凹槽被充填該 第二材料之後，使用化學機械拋光法來平坦化該充滿第二材料的第一凹槽。
較好是，其中處理該第二材料來形成該波導可包 括使用微影術及/或蝕刻。
較好是，該方法可更包含在形成該波導之後沉積 一電絕緣材料來覆蓋該第一晶圓材料和第二材料；及使用化學機械拋光法來平坦化所沉積的電絕緣材料。
較好是，其中處理該經部份處理的CMOS裝置層 來提供該第二凹槽可包括使用蝕刻及/或機械研磨。
較好是，該方法可更包含使用化學機械拋光法來 平坦化該經部份處理的CMOS裝置層和該充滿電絕緣材料的第二凹槽。
較好是，其中處理該電絕緣材料來電連接該至少 一個電晶體和該對光電裝置可包括在該電絕緣材料中形成多數個通孔，並以一導電材料填滿該等通孔。
較好是，其中將該部份處理的CMOS裝置層接合 於該半導體基材可包括將該光學連接物列設在該經部份處理的CMOS裝置層底下。
較好是，其中該至少第一晶圓材料可包括多數層 的晶圓材料，各層由一不同的材料形成。
依據本發明之一第二態樣，係提供一種積體電 路，包含至少一個電晶體被設在一經部份處理的CMOS裝置層中；及至少一對光電裝置可適於被一波導耦接來在一半導體基材上界定一光學互接物，其係被設成鄰近於該經部份處理的CMOS裝置層，其中該等光電裝置係構製成能被電連接於該電晶體，且該等光電裝置係由至少一不同於矽的第一晶圓材料形成，且其中該波導係由一被沉積在一形成於該第一晶圓材料中之第一凹槽內的第二材料所形成。
較好是，該不同於矽的第一晶圓材料可包括一組 群III-V半導體材料或一有機材料。
較好是，該組群III-V半導體材料可包括GaN、 InGaP、GaAs、AlGaAs或InGaAs。
較好是，該積體電路可被形成為單一處理器，或 一處理器的一部份。
較好是，該光學互接物可被列設在該經部份處理 的CMOS裝置層底下。
較好是，該第二材料可包括氮化矽。
應可顯知有關本發明之一態樣的特徵亦可適用 於本發明的其它態樣。
本發明之這些及其它的態樣將可由參照以下所 述之實施例的說明而明顯易知。
100‧‧‧方法流程圖
102-108‧‧‧各步驟
200‧‧‧電晶體
202‧‧‧Si-CMOS基材
202a‧‧‧頂Si(100)層
202b、304‧‧‧第一SiO2層
202c‧‧‧底Si(001)層
204、308‧‧‧第二SiO2層
206‧‧‧Si執持基材
300‧‧‧光電裝置
302‧‧‧III-V基材
302a‧‧‧GaN層
302b、716‧‧‧Si(111)層
306‧‧‧SiN層
310、608、1106‧‧‧波導
500‧‧‧電絕緣材料
502‧‧‧通孔
504‧‧‧導電材料
600、1100‧‧‧積體電路
602a,b‧‧‧處理器
604、700、1102‧‧‧LED
606、1104‧‧‧光檢測器
650、704、1102a‧‧‧p-GaN層
652、706‧‧‧p-AlGaN層
654、1102b、1104f‧‧‧InGaN MQW層
656、710、1104a‧‧‧第一n-GaN層
658‧‧‧n-AlGaN層
660、712、1104g‧‧‧第二n-GaN層
662‧‧‧AlGaN緩衝層
702‧‧‧p++-GaN層
708‧‧‧InGaN/GaN MQWs
714‧‧‧AlN/分級的AlGaN緩衝層
718‧‧‧p-觸點層
720a,b‧‧‧n-觸點層
722‧‧‧p-凸台
724‧‧‧n-凸台
800、1000、1400‧‧‧表
900‧‧‧阻罩佈局
950‧‧‧PDK設計
1022-1026、1042-1048、1062-1064、1082-1088‧‧‧順序步驟
1102c‧‧‧n-GaN層
1102d、1104h‧‧‧AlGaN層
1104b‧‧‧InGaN層
1104c‧‧‧第一p-GaN層
1104d‧‧‧GaN間隔物層
1104e‧‧‧第二p-GaN層
1108‧‧‧Si基材
1110‧‧‧光隔離層
1150、1300、1350‧‧‧圖表
1200‧‧‧習知SMART微結構
1250‧‧‧SMART微結構
本發明的實施例會被參照所附圖式揭露於後，其中：圖1為一依據本發明之一實施例之有關一種形成一積體電路的方法之流程圖；圖2包括圖2a至2c，係為圖1之方法的步驟102之一流程圖；圖3包括圖3a至3d，係為圖1之方法的步驟104之一流程圖；圖4包括圖4a和4b，係為圖1之方法的步驟106之一流程圖；圖5包括圖5a至5d，係為圖1之方法的步驟108之一流程圖；圖6a為一使用圖1之方法形成的積體電路之一例；而圖6b為圖6a之一簡化圖，乃示出該積體電路中之各別光電裝置的示意圖；圖7為一InGaN LED的示意圖，其可被列設在用圖1之方法形成的積體電路中；圖8為一表乃列出一圖7的LED之一磊晶生長層結構的各別層；圖9包括圖9a和9b，乃分別示出一用以製造圖7的InGaN LED之阻罩佈局，及圖7的InGaN LED之一PDK設計和一相關聯的矽驅動器； 圖10為一表乃列出用於圖7的InGaN LED之各種設計參數；圖11a為一使用圖1之方法形成的積體電路之另一例；而圖11b示出圖11a的積體電路之光場傳輸和耦接損耗性能；圖12a示出一依據習知技術的SMART微結構；而圖12b示出一變化的SMART微結構合併一用圖1之方法形成的積體電路；圖13a為傳統方案與用圖1之方法形成的積體電路間之能量效率性能圖表；圖13b為一圖12a的SMART微結構與圖12b的變化SMART微結構間之正常化動態網絡能量性能圖表；及圖14為一表乃列出依據一變化實施例之用於圖7的InGaN LED之各種設計參數。
較佳實施例之詳細說明
圖1為一流程圖100，係有關依據一實施例之一種形成一積體電路的方法。該積體電路可被形成為單一處理器或一處理器的一部份，但於本實施例(作為一例)，該積體電路係被形成為一處理器。該方法之一綜論係如下所述：在步驟102時，一Si-CMOS基材202(例如一矽在絕緣體上(SOI)基材)會被CMOS處理來形成至少一個電晶體(其為以矽為基礎的)；在步驟104時，一III-V基材302會被處理來在其上形成光電裝置(例如LEDs、OLEDs、光檢測器及/或類 似者)。毋庸待言，該III-V基材302係由任何適當的III-V材料(如InGaN或GaN，但並非作為限制)所形成。顯然地該步驟102係使用傳統的互補金屬氧化物半導體(CMOS)處理技術來進行，且因此為簡明之故一深入的說明會被省略。又，該具有至少一個電晶體的Si-CMOS基材202可被視為一經部份處理的Si-CMOS基材。該經部份處理的Si-CMOS基材亦可被稱為一經部份處理的Si-CMOS裝置層。應請瞭解至少一Si-CMOS裝置層乃是必須的。但在本例中，該至少一個電晶體包括多數個電晶體，其可被構製成處理器等而具有相關聯的快取記憶體，路由器，連結驅動器或類似者。 嗣在步驟106時，該經處理的Si-CMOS和III-V基材202、302會被接合在一起；且在最後步驟108時，分別形成於該經處理的Si-CMOS和III-V基材202、302中的電晶體和光電裝置會被電連接。故，應可瞭解該積體電路係如上所述單片地形成。各步驟102-108的詳細說明現將進一步提供於下。
如所述，該積體電路係由Si-CMOS和III-V材料整 合地形成。就使用該GaN材料製成的光電裝置而言，應請瞭解因為GaN必須在一具有匹配的晶格定向之Si(111)基材上來生長，而Si-CMOS電路典型係在一Si(100)基材上製造，故接合技術必須能將該等電晶體和光電裝置整合在單一晶圓上。考慮典型用以生長GaN的溫度對該等電晶體可完好續存係太高(即大約1000℃)，故該等電晶體必須被分開地製造作為一穿過該Si-CMOS基材的前端基材，而該等光電裝置的磊晶亦要在該經處理的Si-CMOS和III-V基材等如在 步驟106中所述地於後接合在一起之前被分開地進行。
圖2a至2c共同地示出形成圖1之方法的步驟102 之各順序步驟1022、1024、1026的流程圖102。在圖2a的步驟1022時，電晶體200會使用該Si-CMOS基材202來製成，其在本例中是一SOI基材(但並非要作為限制)，且於後會被如此稱述。該SOI基材200(以由上向下順序)包括一頂Si(100)層202a，一第一SiO2層202b，及一底Si(001)層202c。為供容易參照，此係被稱為該SOI基材200的正面向上排列。該等電晶體200係被製設在該頂Si(100)層202a，其當完成後會被一第二SiO2層204覆蓋。若有需要，該第二SiO2層204的平坦化會使用化學機械拋光法(CMP)或其它適當的製程來進行。應請瞭解該SOI基材200係仍定向於該正面向上排列。在圖2b的步驟1024時，該SOI基材200會被接合於一Si執持基材206，其係鄰接且平坦於該第二SiO2層204。嗣，在圖2c的步驟1026時，該SOI基材200的底Si(001)層202c會實質地被移除，直到該第一SiO2層202b曝露。完成圖2c圖中所示的步驟1026後，會獲得該經處理的SOI基材200。該經處理的SOI基材200可被稱為一處理器晶圓。
嗣，圖3a至3d共同地示出形成圖1之方法的步驟104之各順序步驟1042、1044、1046、1048的流程圖104。在圖3a的步驟1042時，光電裝置300會首先使用該III-V基材302來製成，其在本例中包括(以由上向下的順序)一GaN層302a及一Si(111)層。應請瞭解在本實施例中為了容易說明之故，該GaN層302a於此係被描述為一單層，但並非要被 作為限制，因為在其它的變化實施例中，該GaN層302a可包含多數個GaN層，或由取代GaN之其它材料(如AlGaN或InGaN)等所形成的多數層。即是，為了易於說明，圖3僅概念性地示出該GaN材料和光電裝置300位在該III-V基材302中何處-其並非真正地代表實際的LED層。為供容易參照，此係被稱為該III-V基材302的正面向上排列。於此例中(在該GaN層302a處)被製成的光電裝置300包括至少一個GaN LED及一對應的光檢測器呈相對排列。故本例中的光電裝置300包括至少一對的光電裝置。如所瞭解，該GaN層302a(為一III-V材料)係不同於矽。當然，在某些實施例中，多數對的此等GaN LED和對應的光檢測器亦可視所要的用途來被形成。位於該GaN LED和對應的光檢測器中間的一部份該GaN層302a嗣可藉由蝕刻被移除而來形成至少一凹槽用以稍後容納一波導310，以將該GaN LED和對應的光檢測器耦接在一起。該蝕刻的定義包括化學蝕刻。應請瞭解該GaN LED、對應的光檢測器及該波導310將會構成該積體電路之一以LED為基礎的光學互接物(即一光學連接物)。在圖3b的步驟1044時，一第一SiO2層304會被沉積來覆蓋該GaN層302a和該至少一凹槽。若有需要，該第一SiO2層304的平坦化亦使用CMP來進行。
嗣如圖3c中的步驟1046所示，被沉積在該至少一 凹槽(在圖3a的步驟1042所造成者)中之該第一SiO2層304的相關聯部份，會再度被蝕刻而在相同位置部份地曝露另一新的凹槽。嗣，一用以形成該波導310的SiN層306(例如Si3N4) 則會被沉積於該新凹槽中，其亦會覆蓋該第一SiO2層304。 基本上，該SiN層306會填入在圖3c之步驟1046時造成的凹槽中。若有需要，該SiN層306的平坦化會使用CMP來進行。 在圖3d的步驟1048時，該SiN層306嗣會使用微影術及/或蝕刻來處理以形成該波導310。該波導310係可適於耦接該等光電裝置300來形成該以LED為基礎光學互接物。然後，一第二SiO2層308會被沉積來覆蓋並包封該SiN層306(其包含該波導310)，且若有需要會後續進行CMP平坦化。隨著步驟1048完成，則會獲得該經處理的III-V基材302(仍呈該正面向上排列)。該經處理的III-V基材302可被稱為一光子式晶圓。
如所述，應請瞭解該等光電裝置300可包含多數 個不同材料/合金的層，如在該技術中所瞭解者。例如，在該以GaN為基礎的LEDs之例中，該等不同之層可為二元素的材料，譬如GaN、AlN和InN，及InAlGaN的三元素或四元素合金等。典型地，所有的該等層係在單一磊晶製程中形成(例如亦在圖3a的步驟1042時)，但其亦可能首先形成一GaN緩衝層/模板(與所需的AlN和AlGaN緩衝層一起完成)，然後進行選擇區域的再生長來形成後續各層，而能直接地造成該等裝置凸台。
圖4a和4b示出形成圖1的方法之步驟106的順序 步驟1062、1064之流程圖106。在圖4a的步驟1062時，該經處理的SOI基材200(在圖2c的步驟1026中獲得者)，及經處理III-V基材302(在圖3d的步驟1048中獲得者)會被相依對準 並接合在一起。應請瞭解該經處理的SOI基材200係被接合在該經處理的III-V基材302頂上且相鄰於它。即是，該經處理的SOI基材200之第一SiO2層202b係被設成平坦的且立即地垂直地鄰接於該經處理的III-V基材302之第二SiO2層308。又，該經處理的SOI基材200和該經處理的III-V基材302(當接合後)係位在不連接的平面中(即該等電晶體200和光電裝置300係位在不同的各別平面中)。在圖4b的步驟1064時，該經處理的SOI基材200之Si執持晶圓206會被移除。具言之，該經處理的SOI基材200和經處理的III-V基材302係仍呈它們各別的正面向上排列。又，應請瞭解此單片整合能使該經處理的SOI基材200之Si(100)層202a與該經處理的III-V基材302之Si(111)層302b之間的定向錯配被避免。
圖5a至5d示出共同形成圖1的方法之步驟108的 各順序步驟1082、1084、1086、1088之流程圖108。在圖5a的步驟1082時，該已接合之經處理的SOI基材200和III-V基材302(由圖4b的步驟1064獲得者)會接受蝕刻/機械研磨，而使該經處理的SOI基材200的一部份被移除來形成一凹槽。 該經處理的SOI基材200被移除部份的量係依需要而定，但應請瞭解進行步驟1082係能在某些區域移除該頂Si(100)層202a，於該處多數個通孔502會被形成以容許該等電晶體200與光電裝置300能被電連接。即是說，蝕刻/機械研磨只須要在那些欲形成通孔502之區域中進行，且該蝕刻/機械研磨嗣會在該第一SiO2層202b內之一適當的預定位置停止，而使該SiN層306和GaN層302a皆會因此仍被一些量的 SiO2保護。即是，進到該以LED為基礎光學互接物的通路係被允許穿過該凹槽。在此步驟1082形成該凹槽的目的，係為能方便(該經處理的SOI基材200之)該等電晶體200的後續電連接於(該經處理的III-V基材302之)光電裝置300。 在圖5b的步驟1084時，該凹槽嗣會被實質上填滿一電絕緣材料500(例如SiO2)，且然後若有需要則以CMP平坦化。在圖5c的步驟1086時，該多數個通孔502會被適當地形成於該電絕緣材料500中，且該等各別的通孔502會在圖5d的步驟1088時充填一導電材料504(例如一適合的金屬)，來將該等電晶體200電連接於光電裝置300，以獲得完成的積體電路。若有需要，該完成的積體電路之平坦化會使用CMP來進行。
就此實施例而言，圖1的方法係被描述為由單一 實體來實施。但非要作為限制，亦請瞭解針對圖1的方法，若有需要則相關的步驟102-108可分開地由不同的實體，譬如不同的CMOS製造廠來擇變地被進行。例如，一第一CMOS製造廠可進行步驟102，而一不同的非CMOS製造廠實體則可進行步驟104。然後，一第二CMOS製造廠可進行步驟106，且該第一CMOS製造廠則回復來進行步驟108。當然，若有需要時，該等步驟102、106和108之不同的次步驟亦可被指配於又另外的不同CMOS製造廠，例如假使技術上可能且經濟上可行。又於此情況下，則圖1的步驟102可簡單地被省略，或被重定義為接收一已經部份處理的Si-CMOS基材，而非處理該CMOS基材。上述變化操作之一 優點係，由該等不同的CMOS製造廠在CMOS技術上所作的先前投資可有利地被槓桿化操用來使許多所推薦的積體電路能被以一量產規模便宜地製造。當然，此一優點亦會被本實施例分享。在其它例中，步驟106不必在CMOS製造廠中進行，因為CMOS製造廠可較佳地擇取接收步驟106完成後所獲得的組合晶圓，因此該CMOS製造廠可僅需要進行步驟108中的標準CMOS處理。
圖6a為一使用圖1之方法形成的積體電路之第一 例600，而圖6b為圖6a之一簡化圖，乃示出構製於圖6a的積體電路中之光電裝置的示意概況。就該第一例600而言，圖6a中的積體電路包含二(第一和第二)處理器602a、602b(由該經處理的SOI基材200之電晶體200形成)，並具有一InGaN LED 604及一對應的InGaN光檢測器606(由該經處理的III-V基材302之光電裝置300形成)。一波導608(由SiNx製成)會將該InGaN LED 604耦接於該InGaN光檢測器606，而該第一處理器602a係電連接於該InGaN LED 604用以控制它。該第二處理器602b則電連接於該InGaN光檢測器606用以控制它。應請瞭解SiNx已被廣泛研究作為一用於構製光波導的材料，因為SiNx可被容易地與矽基材整合。應請瞭解在本文中，SiN與SiNx係可互換地用來指稱相同的介電材料。
被構製能在一大約450nm的波長操作，(該第一 例600的)該InGaN LED 604和InGaN光檢測器606係各皆同樣地以如下各層(以由上向下的順序描述)來形成：一p-GaN層650，一p-AlGaN層652，一InGaN MQW層654，一第一 n-GaN層656，一n-AlGaN層658，一第二n-GaN層660，及一AlGaN緩衝層662。具言之，顯然有關於光發射和光檢測的雙功能操作僅使用該InGaN MQW層654乃是可能的，因此可解釋為何該InGaN LED 604和InGaN光檢測器606係被相似地形成。以資訊而言，應請瞭解雖具有該等InGaN/GaN MQWs層的LEDs典型係被用作為固態光源，但此等LEDs典型只使用於屋內燈具，而幾乎沒有文獻有關於最佳化該等LEDs以供晶片上通訊之用。應請瞭解用於晶片上通訊的關鍵考量係為高速度，小形式因素，及高效率，它們係大致以重要性的順序被列示。
圖7為另一InGaN LED 700之一示意圖，其亦可 被形成於所推薦的積體電路中。該InGaN LED 700之各不同層係被以一如前在圖3a中所述的相似方式來形成，且為簡明之故其說明不再重複。簡要地概述，不同的各層會被形成來執行特定的功能，譬如帶隙平緩化，電流散佈，光學模式成形等等，以及該技術中所瞭解者。詳言之，該InGaN LED 700係被形成為包括以下各層(以由上向下的順序)：一p++-GaN層702，一p-GaN層704，一p-AlGaN層706，五個InGaN/GaN MQWs 708，一第一n-GaN層710，一第二n-GaN層712，一AlN/分級的AlGaN緩衝層714，及一Si(111)層716功能如一底基材。該p++-GaN層702、p-GaN層704、p-AlGaN層706、及五個InGaN/GaN MQWs 708會一起共同形成一主動發光區域。一p-觸點層718係被形成鄰接於該p++-GaN層702，而二n-觸點層720a、720b係被形成鄰接於該第二n-GaN 層712，以方便該InGaN LED 700的控制。該二n-觸點層720a、720b間之一(最外)邊緣至邊緣的距離係被界定為該n-凸台724。應請瞭解在圖7中所示的全部各層702-720係藉由磊晶來被沉積，於其之後該InGaN LED 700的裝置製造將會開始。圖8係為一表800乃列出圖11a之一InGaN/GaN光檢測器1104之一磊晶生長層結構的各別層之相關的參數，該光檢測器1104稍後會被詳細說明。應請瞭解該InGaN LED 700係構製成具有微尺寸，而可在高速通訊中找到用途，由於該InGaN LED 700的微尺寸效果，以及能更有效率地使用注入的電流之故。
對圖6b而言，顯然單一連續的n-觸點亦可被設來 包圍該p-凸台(即該p-GaN層650、p-AlGaN層652、InGaN MQW層654、及第一n-GaN層656一起)的全部四側面，但就本實施例而言，所形成的n-觸點係被限制於僅只三側面，俾能空出空間以供形成該波導608。但對其它擬想的實施例而言，該波導608可被設成能在二方向延伸，即延伸至該InGaN LED 604的左側，且在該情況下該n-觸點將會被限制於最多該p-凸台的兩側面。故圖6b和圖7如所呈現可被視為是一具有該n-觸點被設成包圍該p-凸台之三側面的裝置之二不同的正交切面。
又，應請瞭解在本例中之該“微尺寸效果”的定義係指非常小與大裝置之間的行為差異，最特別是有關於速度，和L-I-V(即光輸出功率-電流-電壓)行為。另一方面，該“注入的電流”之定義係指用來驅動該裝置的電流-基本上， 就一指定的注入電流而言，當與較大的裝置相較時，一較小的裝置會以一比例的基礎產生更多的光，故會造成該L-I-V行為的差異。
依據圖1的方法100，圖9a和9b分別示出一可適合 用於製造圖7之InGaN LED 700的阻罩佈局900，及一用於圖7的InGaN LED 700之PDK設計950，和一用以驅動該InGaN LED 700之相關聯的電晶體(其在本例中係構製成一Si驅動器)。應請瞭解為符合0.25μm技術節點佈局設計規則(用於該阻罩佈局900)以容許DRC和LVS檢查，類似於傳統的電VLSI設計會被採用。應請瞭解假使一光學互接物係由一LED，一波導及一光檢測器所構成，則其中沒有電晶體，且因此沒有“閘極”存在。但是，該“0.25μm技術節點”定義仍適用於一最小的特徵細構(例如該LED、波導及/或光檢測器的寬度)依據所推薦的方法可為0.25μm的意義。因為相同的製造工具和設計規則係用於製造相關的RF電路，故在該所述的RF電路中之最小特徵尺寸(例如該等閘極長度)亦被限制於0.25μm。
緣是，圖10為一表乃列示出用於該InGaN LED 700之部件的各種舉例設計參數，特別是示出該InGaN LED 700的各部件之一最小尺寸，及該等部件之間的一最小間隔。請參閱圖10，該InGaN LED 700的部件包括一接墊(其係為一沉凹墊以方便該InGaN LED 700的外部電入接)，該p-觸點718，該n-觸點720a、720b，至少一個多量子井(即該等InGaN/GaN MQWs 708)，及一凸台(即裝置至裝置分開)。 亦請瞭解用於該佈局設計規則的資料係考量圖1之方法所須的裝置需求、材料系統和製程限制等而獲得者。於此該“材料系統”的定義可包括要用以形成一LED/光檢測器的材料，及要用以形成一相關聯的波導之材料等的選擇。此會影響一要被應用於所述LED/光檢測器(或是相反地會被其驅動)之一所需的光波長。為能更明瞭，一“材料系統”選擇亦可意指例如，在要被用來形成該LED/光檢測器的InGaN/GaN(若使用波長為450nm的光)，或InGaAs/GaAs(若使用波長為1μm的光)之間作選擇。
圖11a係為使用圖1之方法形成的積體電路之一 第二例1100，而圖11b示出圖11a的第二例1100之光場傳輸和耦接損耗性能之一圖表1150。就該第二例1100而言。該積體電路係被形成為包含一InGaN/GaN LED 1102和該InGaN/GaN光檢測器1104，它們係被一波導1106耦接在一起。該InGaN/GaN LED 1102和InGaN/GaN光檢測器1104係形成在一Si基材1108頂部，如現在將會被瞭解者。具言之，該InGaN/GaN LED 1102包含(以一由上向下順序)一p-GaN層1102a，一InGaN MQW層1102b，一n-GaN層1102c，及一AlGaN層1102d。該InGaN/GaN光檢測器1104包括(以一由上向下順序)一第一n-GaN層1104a，一InGaN層1104b，一第一p-GaN層1104c，一GaN間隔物層1104d，一第二p-GaN層1104e，一InGaN MQW層1104f，一第二n-GaN層1104g及一AlGaN層1104h。該InGaN/GaN LED 1102和InGaN/GaN光檢測器1104之各不同層係以一如前在圖3a中所述的相似方式 被形成，故不再重複說明。
相較於圖6b，其中該InGaN LED 604和InGaN光 檢測器606係皆被相同地形成，而該第二例1100的InGaN/GaN LED 1102和InGaN/GaN光檢測器1104係被形成具有稍微不同的結構，雖在該裝置堆的底部共用相同的數層。具言之，該等共同的數層係為該p-GaN層1102a，InGaN MQW層1102b，n-GaN層1102c，及AlGaN層1102d(都是該InGaN/GaN LED 1102者)分別地對應於該第二p-GaN層1104e，InGaN MQW層1104f，第二n-GaN層1104g，及AlGaN層1104h(都是該InGaN/GaN光檢測器1104者)。應請瞭解形成該等具有不同結構的InGaN/GaN LED 1102和InGaN/GaN光檢測器1104具有某些利益和缺點。例如，就該InGaN/GaN光檢測器1104而言，將該InGaN層1104b列設在該InGaN MQW層1104f的頂上(並被少數層1104c-1104e分開)之一利益係會在該LED MQW發光波長造成較佳的吸收，但一缺點係該生長製程和製造製程會變得較複雜。在其它實施例中，利用如前所述的選擇區域再生長，其亦可能選擇地生長(該LED及/或光檢測器的)一或兩面，而使各光電裝置可被形成具有一不同的結構。
分開地，SiNx係被採用作為一用來形成該波導 1106的材料，以促進由該InGaN/GaN LED 1102發射的可見波長之光的傳輸。該波導1106係使用Damascene(金屬鑲嵌)製法來與該InGaN/GaN LED 1102和InGaN/GaN光檢測器1104整合。當使用一大約400nm至500nm的光波長來操作 該InGaN/GaN LED 1102時，該波導1106的典型傳送損耗係低於1dB/cm。SiON係被用作一光隔離層1110列設在該波導1106和該Si基材1108中間。該SiON的可調諧折射率亦會提供一可適變的設計尺寸。模擬顯示若該波導1106係構製成具有一500nm的長度及一200nm的核芯尺寸(而SiON之n=1.8且SiO2用作上覆層)，則其僅會支持具有高限制係數(即大於80%)的基本TE和TM模式。該InGaN/GaN LED 1102、波導1106、和InGaN/GaN光檢測器1104之間的耦接損耗性能係估計會小於1dB。請參閱圖11b，在被發射的光進入該InGaN/GaN光檢測器1104之後，該光首先會在底下的發光層(即該InGaN MQW層1104f)中傳送一小距離，然後耦接於上光檢測器層(即該InGaN層1104b)中。應請瞭解該該上光檢測器層(即該InGaN層1104b)和發光層(即該InGaN MQW層1104f)中之銦成分轉變亦會加強該光檢測效率。就此，初步評估顯示在一大約450nm的光波長時，一大約0.03至0.3 A/W之間的反應性是可達到的。
其餘的構造將被描述於後。為了簡明之故，在該 等不同構造之間共同的相似元件、功能和操作不再重複說明；參照說明將會取代地對相關構造的類似部件來被作成。
應請瞭解光子式晶片上網絡(NoCs)的傳統設計 典型係使用雷射作為發光源，且微環共振器作為調制器、檢測器和路由器等。詳言之，傳統的光子式NoCs係構製成能以相關聯的濾波器來槓桿代操作多個波長，且亦設有NoC結構，譬如滙流排和信號環等，其能形成一對多連接 物。但不像該等傳統設計，因(使用於所推薦的積體電路中之)LED係為一不同調的光源，且以LED為基礎的電路不能使用共振裝置，故容許以超低功率在一對一連接物上作多流路之多工運作的NoC結構會被替代地採用，俾能適配所推薦的積體電路之應用。例如，一通常使用於現代多核芯處理器之具有網絡拓撲的NoC係可被採用，而以如在圖1所推薦的方法之步驟104中提供的各別以LED為基礎光學互接物來替代一對一的以金屬為基礎的電互接物(其會連結相鄰的核芯)。又，應請瞭解在該處理器之各核芯的傳統電路由器係能夠輕易地處理該等一對一連結物上之多個流路的仲裁。但此會導致一高電能經常性消耗，因在每個路由運作中的電路由器上有光-電-光轉換和電緩衝/切換，其會不理想地減少使用所推薦的積體電路之以LED為基礎光學互接物於長距離通過晶粒通訊的利益。
於此另一實施例中，一依據被稱為單循環多次跳 躍異步重複穿行(SMART)1200的NoC結構如圖12a中所示者之一變化例係被採用，該結構1200係原本被推薦於文獻中用於無時計重複的電連結物來實現一通過整個晶粒(即由源頭至指定處完整地)之單循環資料通路。作為一背景，該SMART微結構1200容許訊息能被動態地仲裁，並造成多次跳躍旁通連結物通過在一共同網絡組織上之所要求的晶片。當爭論時訊息只會在中間的路由器上緩衝。藉著繞過中間的電路由器，一訊息會被容許由源頭穿行至目的地電路由器，而避免中間的電路由器在大部份情況下的高能量 經常性消耗。原本被推薦作為一打破NoCs的延容障壁之解決方案，但該SMART微結構1200仍會消耗28-32fJ/bit/mm，而導致最壞的情況要以600fJ的傳輸能量來在一典型20mm×20mm尺寸的晶片上由一晶片邊緣至另一晶片邊緣傳送一位元。
緣是，將所推薦的以LED為基礎光學互接物(如 藉圖1之方法的步驟104所提供者)採用於該SMART微結構1200中，來進一步打破晶片上通訊之功率障壁的潛在可能性係在本實施例中被擬想。針對於此，圖12b示出一變化的SMART微結構1250(依據該SMART微結構1200)，其中該SMART微結構1200的旁通連結物現係被以所述的LED光學互接物(如可藉圖1之方法作成者)來替代。此SMART微結構1250會有利地容許光子之與距離無干的低功率傳輸能被槓桿化操作。而且，圖1的方法亦可有利地使該等以LED為基礎光學互接物能與該等Si-CMOS路由器和處理器接近地整合。
為供比較，該所推薦的以LED為基礎光學互接物 相對一45nm節點的基準線電子無時計重複互接物，及一雷射致能的光學互接物等之能量效率，嗣會被使用DSENT(即一種定時驅動的NoC功率模擬軟體)來評估(即全部被模擬在一1GHz的操作頻率)，且對應的性能結果係被示於圖13a之一圖表1300中。具言之，該雷射致能的光學互接物係被模擬為能構成一晶片外雷射，一微環調制器，接收器和周邊的電裝置等。一電LED模型會被用來在DSENT中估計該 Si-驅動器尺寸。特別是，該LED的有效電容(即大約6.3fF)和該等通孔的寄生電容(即大約1.7fF)會被用來定寸該Si-驅動器及其相關聯的功率消耗。此外，波導損耗係設定為1dB/cm，且該光檢測器的反應性係設定為一Ge檢測器是1A/W，或一InGaN檢測器是0.3A/W。在有關該聯結的互接物之一長度的短距離內(即小於8mm)，大部份的操作功率係被該光學互接物中的電驅動和洩漏所消耗。因此，在圖13a中係示出該電子互接物的能量消耗會直線地增加，而該以LED為基礎光學互接物/雷射致能的光學互接物會保持幾乎固定不變，不論傳送距離如何。由圖13a將可清楚地看出，以一38fJ/b的功率效率，所推薦的以LED為基礎光學互接物將會輕易地性能超越該電子互接物/雷射致能的光學互接物。
圖13b為一圖表1350，係比較該SMART微結構 1200和變化的SMART微結構1250之間在一64核芯處理器上使用SPLASH-2應用程式之正常化動態網絡能量性能。具言之，全部64線的SPLASH-2應用程式的平行段係在一8×8多核芯處理器上以共用的L2快取記憶己執行，且該多個應用程式的結果嗣會被平均。二電的NoC基準線會被使用：一具有一單循環管線路由器之該技術現況的NoC，及一依據該SMART微結構1200的NoC。全部的結果會相對該單循環路由器來被正常化。應請瞭解該二電NoC基準線係被高度最佳化的，而在延宕和能量上更勝過目前的工業用晶片原型，譬如具有一3循環路由器的Intel 48核心SCC。性能方 面，該SMART微結構1200會達到比該單循環路由器電基準線更低五至八倍的延宕，而該變化的SMART微結構1250係能夠保持如圖13b中所示的性能優勢。該SMART微結構1200具有一稍優於該基準線單循環路由器的能量優勢，因為在中間的路由器緩衝可減省之故，而該變化的SMART微結構1250實質上會減少連結物和交叉條動態能量消耗分別實質上達68%和37%，因此導致遍及全部的應用程式對該SMART微結構1200大約28%的總體能量節省。
概要而言，因對有功率效率的晶粒上通訊之漸增 的市場需求會與即將來臨的多核芯處理器一起逐步增高，所推薦的圖1之方法能達成一符合該目的之具有以LED為基礎光學互接物的積體電路。特別是所推薦的方法使用一單片整合製法來接合一III-V基材及一矽基材，其係有利地能與傳統的CMOS處理直接地相容。故其不需要既有的CMOS製造技術之昂貴且複雜的重組構，並將能與該等CMOS製造技術容易地整合來方便量產。於所推薦的方法，一晶圓上整合技術係被特別地想出，而使該等電晶體200為CMOS製成的，且該等光電裝置300係被形成為III-V半導體。故使用所推薦的圖1之方法，以LED為基礎光學互接物係可形成，其中各以LED為基礎光學互接物皆包括至少一直接調制的高速LED(其可用III-氮化物來形成)，及一對應的光檢測器，它們係一起被一中間波導耦接。作為資訊，應請瞭解使用氮化物為基礎的材料(係為III-V族的材料)形成的LEDs係比使用其它III-V材料所形成者更為可靠且實 用。應請瞭解多核芯處理器(具有晶片上網絡連結不同的核芯)因此可賦予所推薦的以LED為基礎光學互接物來使該等晶片上網絡具有比傳統的電互接物式設計實質上更低的能量消耗，更高的帶寬密度，較小面積的足印，及改良的性能。此外，雖熱效應對該等以LED為基礎光學互接物可能更突顯，因在該等小尺寸的LEDs中有效率的散熱係更具挑戰性的，但是此發熱問題可藉該等光電裝置之改良的封裝而被輕易地解決。
廣義而言，該積體電路包括至少一個電晶體200 設在一經部份處理的CMOS基材中；及至少一對的光電裝置300可適於被以一波導耦接，它們係一起被設在一半導體基材上。該半導體基材係被設成鄰接於該經部份處理的CMOS基材。該等光電裝置亦被電連接於該電晶體，且該等光電裝置係由一不同於矽的晶圓材料形成。
附加地，所推薦的圖1之方法係有利地能夠解決以下傳統方案所面對的問題。
(問題1)
要在一集中的處理平台內來實現包括高速LEDs和檢測器，及可見光透明的波導等之一廣泛種類的光子裝置乃是具挑戰性的。矽典型係被視為可供構建光電裝置之一未來平台的選擇，因能夠適配Si-CMOS電晶體以及整合的光子元件。但是，因矽具有一間接的帶隙，其會不理想地提供活動電荷載體與光子之間的微弱交互作用，故用矽來製造主動光子裝置(如LEDs)會有一障礙。
(對問題1的解決方案)
因III-V材料係特別適合用於製造光電裝置，故所推薦的圖1之方法乃被想出來作成晶片上以LED為基礎光學互接物，如圖1的步驟104中所述，其中電晶體係藉CMOS處理來被形成，而該等光電裝置係由III-V材料所形成(即參見圖1-5)。
(問題2)
用以作成晶片上光學互接物的傳統方案傾向於倚賴利用晶片外雷射作為發光源，但以此方法會有一些不利之處。首先，雷射會消耗一甚大量的功率，由於其之高臨界電流所致；即使當該等連接物被零星地使用時，該等雷射的功率消耗仍會如同通訊資料在該等連續的波長上被由外部調制般地保持固定不變，而造成高雷射功率消耗，不論通過該等光學互接物的實際資料傳輸如何。其次，外部調制器需要具有若干放大級的驅動器，其會消耗大量的驅動功率，特別是用於具有嚴苛驅動需求的高資料速率調制。而且，一調制器的插入損耗(其典型係大於5dB)會劣化該光學功率預算，故需要來自該等雷射之甚至更大的輸出功率。
(對問題2的解決方案)
以所推薦的方法，一用於晶片上光學互接物的替用發光源係被擬想為：直接調制的LEDs。首先，LED作用為不用一臨界電流來開啟的可靠發光源。詳言之，當一LED之一操作電壓係高於一稱為啟動電壓(ToV)的最小臨界值 時，則該電流和光輸出會因而隨著電壓呈指數地增加。在該ToV值以下時，該LED會被關閉，且可忽略的電流會導經該LED，故僅消耗和發散最少的功率。其次，實質上的功率消耗減省亦可藉在該等晶片上光學互接物中使用LEDs而被達成，因為不再需要外部調制器。
(問題3)
InGaN/GaN MQWs LED結構一般係被用作一固態光源。但是，具有上述結構的LEDs正常係被設計供用於屋內燈具。就晶片上通訊而言，其典型較好係能有一儘量高的調制帶寬。但應請瞭解被構製成具有較低調制帶寬的LEDs，即使低於1Gb/s，亦仍高度地可用於晶片上通訊。作為比較，現代的電信雷射典型具有大於40Gb/s的帶寬。
(對問題3的解決方案)
帶寬限制基本上係由所注入的電子或電洞之自然放射性重組壽命時間來決定，可推測在奈秒(ns)範圍內。但是，近來驅動LEDs至高頻率的成功(記載在文獻中)已經藉增加電子和電洞之活性層濃度，或藉改良該雙分子重組而被達成。因此依據圖1之所推薦的方法，用於晶片上通訊之整合的InGaN MQW微尺寸LEDs乃是可實現且易行的。例如，一10μm×10μm LED的頻率反應，經由模擬評估，係被判定能達到5GHz以上。且，對一具有減少尺寸的LED之較高的3dB帶寬亦可被以較小的LEDs中之加強的放射性重組率來解釋，其係與對一具有5μm直徑的個別微碟藍色LED所作的實驗測量十分相合(依據文獻)。
(問題4)
有一問題係要如何以既知的方案來容易且便宜地將(以矽為基礎的)電晶體與光電裝置整合在一起。
(對問題4的解決方案)
使用圖1之所推薦的方法，該InGaN/GaN光檢測器和InGaN/GaN LED可藉單一磊晶生長製程來被製造，而能達成該以LED為基礎光學互接物的光檢測和發射。該等光發射和吸收層(例如分別參見圖11a中的InGaN層1104b和InGaN MQW層1104f)間之有效率的光耦接，會確保底下的光發射層(例如圖11a的InGaN MQW層1104f)中之具有低損耗的高效率檢測。該吸收層係為該光檢測層的另一名稱。經由性能模擬，已被判定與一波導(例如由SiNx製成)整合的InGaN/GaN光檢測器具有一比一正常入射檢測器更高的反應性，因為在該吸收層(例如圖11a的InGaN層1104b)中的光傳送距離係更長許多。該高反應性表示須要較少的光功率來促成訊號接收，因此能夠減少該系統的功率預算。該低損耗的波導(即在光波長為400nm至500nm下操作具有一小於1dB/cm之損耗)，及主動和被動裝置之間的低耦接損耗(即小於1dB)對保證該光學互接物(如使用我們推薦的方法所作成者)之低功率操作是很重要的。
(問題5)
其係十分確定電互接物所消耗的功率有關於該等電互接物的電容，供給電壓和時計頻率。因為該電容會隨著該互接物的長度和所構設的時計頻率(其會影響該互 接物的帶寬)而增加，故一電互接物的功率消耗會隨著距離和帶寬而增長。又，為能改良該互接物延宕，長導線慣常會被分段成較小段，並以重發器併入其間，故會增加總導線耦接電容及因此該互接物的功率消耗。即使以積極性的設計，一電互接物通常仍會消耗大約28-32fJ/bit/mm，而導致一最壞情況以傳輸能量600fJ來在一典型為20mm×20mm尺寸的晶片上由一晶片邊緣至另一晶片邊緣傳送一資料位元。
(對問題5的解決方案)
使用所推薦的圖1之方法，LED致能的光學互接物係與該等CMOS電晶體(它們是以電為基礎的)整合來改良晶片上通訊的功率效率。具言之，所推薦的方法能使該等LED致能的光學互接物與該等CMOS電晶體接近地整合。如圖2和3中所示，該等CMOS電晶體係被製設在該Si-CMOS基材202上，而該等光電裝置和波導係被處理在該III-V基材302上。又，如所述，圖12b示出該變化的SMART微結構1250，其係可適合於利用該等以LED為基礎光學互接物(如以所推薦的方法所作成者)。具言之，旁通連結物係被以該等包含LEDs、波導和耦接器的光學互接物所取代，而能在光子資料通訊所提供之與距離無干的低功率傳輸特性上有利地槓桿化操作。
雖本發明已在該等圖式和以上說明中被詳細示出並描述，但該等圖式和描述係被視為說明或舉例的，而非限制的；本發明並不限制於所揭的實施例。對所揭實施 例的其它變化能被精習於該技術者在實行所請求的發明時所瞭解並作成。
例如，該積體電路係可能，並非全部的互接物皆 被形成為該以LED為基礎光學互接物。即是，會有一可調變性係將一些互接物形成為傳統的電互接物，而其它的互接物則被形成為依據圖1的方法之步驟106的以LED為基礎光學互接物。又，可使用於圖1之方法的其它III-V材料包括InGaP(以適配紅色區域中的波長)，或GaAs/AlGaAs/InGaAs(以適配近紅外線區域中的波長，即850nm,1310nm,1550nm)，乃視需要而定。亦請瞭解該以LED為基礎光學互接物本質上是雙向的：該LED和對應的光檢測器係為同等的裝置，只是在不同的偏壓狀態下操作。又，應請瞭解上述對圖6中所示的基本概況可為確實的，但對圖11a者可能不是，因為在該InGaN/GaN LED 1102和InGaN/GaN光檢測器1104之間的結構不同。儘管如此，該InGaN/GaN LED 1102和InGaN/GaN光檢測器1104理論上仍可被雙向地操作，雖然在各方向具有不同的連結性能。 且，各以LED為基礎光學互接物並不限於被形成為一對一(即點至點)的連結物；該以LED為基礎光學互接物事實上可被形成為一對多的連結物，多對一的連結物，或多對多的連結物(雖後兩種的連結物可能須要利用時間多工化技術)。此外，若OLEDs取代LEDs被形成作為該等光電裝置300，則可適合的有機材料會被用於該III-V基材302上。再者，其亦可能使用選擇區域再生長，而在進行圖3a的步驟 1042之前，於該III-V基材302頂上來形成所需的裝置凸台。依據一變化例，圖14為一表1400乃列示出用於該InGaN LED 700之部件的各種舉例設計參數。如所瞭解，圖14中的設計參數實質上係在前述用於圖10之表1000的該等參數上改良。

Claims (25)

  1. 一種形成一積體電路的方法，包含：(i)由配置在一半導體基材上的至少一第一晶圓材料形成至少一對的光電裝置，該第一晶圓材料不同於矽；(ii)蝕刻該第一晶圓材料來形成一會被一第二材料充填之第一凹槽；(iii)處理該第二材料來形成一可供耦接該對光電裝置之波導來界定一光學互接物；及(iv)接合具有至少一個電晶體之至少一經部份處理的互補金屬氧化物半導體(CMOS)裝置層於該半導體基材來形成該積體電路，該經部份處理的CMOS裝置層配置成鄰近於該光學互接物。
  2. 如請求項1之方法，其中該不同於矽的第一晶圓材料包括一組群III-V半導體材料或一有機材料。
  3. 如請求項2之方法，其中該組群III-V半導體材料包括GaN、InGaP、GaAs、AlGaAs或InGaAs。
  4. 如請求項1至3中任一項之方法，其中該第二材料包括氮化矽。
  5. 如請求項1至4中任一項之方法，其中接合該經部份處理的CMOS裝置層於該半導體基材包括處理該經部份處理的CMOS裝置層來提供一第二凹槽可容許對該光學互接物接取，並以一電絕緣材料充填該第二凹槽；及處理該電絕緣材料來電連接該至少一個電晶體與該對光電裝置以形成該積體電路。
  6. 如請求項5之方法，其中該電絕緣材料包括二氧化矽。
  7. 如請求項1至6中任一項之方法，其中該等光電裝置係選自由光檢測器和發光裝置所組成的組群。
  8. 如請求項7之方法，其中該等發光裝置包括發光二極體(LEDs)或有機發光二極體(OLEDs)。
  9. 如請求項1至8中任一項之方法，更包含：在另一半導體基材上進行CMOS處理來獲得具有該至少一個電晶體之至少該經部份處理的CMOS裝置層；及由該另一半導體基材移除該經部份處理的CMOS裝置層。
  10. 如請求項9之方法，其中該另一半導體基材包括一矽在絕緣體上基材。
  11. 如請求項1至10中任一項之方法，更包含：於形成該對光電裝置之後，沉積一電絕緣材料來覆蓋該第一晶圓材料；及使用化學機械拋光法來平坦化所沉積的電絕緣材料。
  12. 如請求項1至11中任一項之方法，更包含：於該第一凹槽被以該第二材料充填之後，使用化學機械拋光法平坦化該充滿第二材料的第一凹槽。
  13. 如請求項1至12中任一項之方法，其中處理該第二材料來形成該波導包括使用微影術及/或蝕刻。
  14. 如請求項1至13中任一項之方法，更包含：於形成該波導之後，沉積一電絕緣材料來覆蓋該第一晶圓材料和第二材料；及使用化學機械拋光法來平坦化該沉積的電絕緣材料。
  15. 如請求項5之方法，其中處理該經部份處理的CMOS裝置層來提供該第二凹槽包括使用蝕刻及/或機械研磨。
  16. 如請求項5之方法，更包含：使用化學機械拋光法來平坦化該經部份處理的CMOS裝置層和該充滿該電絕緣材料的第二凹槽。
  17. 如請求項5之方法，其中處理該電絕緣材料來電連接該至少一個電晶體和該對光電裝置包括在該電絕緣材料中形成多數個通孔，並以一導電材料充填該等通孔。
  18. 如請求項1至17中任一項之方法，其中接合該經部份處理的CMOS裝置層於該半導體基材包括將該光學連接物配置在該經部份處理的CMOS裝置層底下。
  19. 如請求項1至18中任一項之方法，其中該至少第一晶圓材料包括多數層的晶圓材料，各層係由一不同的材料形成。
  20. 一種積體電路，包含：至少一個電晶體配置在一經部份處理的CMOS裝置層中；及至少一對的光電裝置可適於被一波導耦接而在一半導體基材上界定一光學互接物，其係配置成鄰近於該經部份處理的CMOS裝置層；其中該等光電裝置係構製成會被電連接於該電晶體，且該等光電裝置係由不同於矽的至少一第一晶圓材料所形成；及其中該波導係由一第二材料形成，該第二材料沉積在一形成於該第一晶圓材料中之第一凹槽內。
  21. 如請求項20之積體電路，其中該不同於矽的第一晶圓材料包括一組群III-V半導體材料或一有機材料。
  22. 如請求項21之積體電路，其中該組群III-V半導體材料包括GaN、InGaP、GaAs、AlGaAs或InGaAs。
  23. 如請求項20至22之任一項的積體電路，其中該積體電路係被形成為單一處理器或一處理器的一部份。
  24. 如請求項20至23之任一項的積體電路，其中該光學互接物係配置在該經部份處理的CMOS裝置層底下。
  25. 如請求項20至24之任一項的積體電路，其中該第二材料包括氮化矽。
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