以下、本実施の形態である光配線デバイス及びその製造方法を完成するに至った開発経緯を説明する。
上述の発光素子、受光素子、光伝送路を同一の基板上に形成する光配線デバイスにおいて、Si基板上にレーザ構造と受光素子とを集積化する構造として、Si基板上に化合物半導体を選択的に成長することで発光および受光素子を形成し、両者を光配線で光学的に結合する構造が考えられる。この構造においては、選択性成長後に光素子を形成するので、個別に素子を集積するのとは異なり、この点においては、一定の量産性が期待できる。しかしながら、一般にSi基板上へのヘテロエピタキシャル成長においては結晶性に問題があり、これを克服するためには相当の厚さの結晶成長が必要となる。実際、この技術においては、素子膜厚以外に4μmもの厚さの結晶成長を行っており、量産化を考えた場合、製造コストや時間の点で改善が望まれる。さらに、この技術においては、高屈折率導波路を斜めに研磨することで光の向きを横方向に変換し、光配線を形成している。しかしながら通常光配線に用いられるSi光導波路の典型的な幅は約500nmと非常に微細である。発光素子からはある広がり角をもって光は出射されるため、効率よく光配線層に結合させるにはスポットサイズ変換機構が必要である。
また、発光素子と絶縁膜からなる光導波路とこの導波路と光学的に結合する受光素子とからなる半導体装置も知られている。この例では発光素子形成のためと導波路および受光素子形成のために二回のSiGeCやSiGe混晶のエピタキシャル成長を必要とする。一般にSi系のエピタキシャル成長は成長速度が遅いため長い成長時間を要する。これを二度も行うのは、量産化を考えた場合、製造コストや時間の点で不利であり、改善が望まれている。さらに、この技術においては、発光素子として、SiGeCを用いているが、この材料は直接遷移型であるとはいえ、現状ではデバイス化した際の発光効率や消費エネルギーなどの点において、未知数の部分が多く、高効率低消費エネルギー化においてこれまで多くの研究がなされているGaAsやInGaAsなどの化合物半導体を使用できることが望ましい。
以上述べたように、Si基板上に放熱性の悪い層を介することなく、また、ヘテロエピタキシャル成長を行わずに、化合物半導体からなる光素子を形成し、かつ、この光素子と光導波路との光結合を量産性に優れた方法、たとえばリソグラフィーの精度で制御できる素子構造が望まれている。
一方、導波路については、近年のシリコン・フォトニクス技術の進展により、高屈折率のシリコン導波路を利用して極めて微細で急な曲がりにおいても低損失な導波路の実現が可能となり、シリコンLSIのチップ上へも光配線の導入が可能となりつつある。 こうした技術は、LSI上のCMOS論理回路だけでなく、急速に大容量化が進むメモリとのインターフェースにおいても、高速かつ小型・低消費電力化を実現する鍵となる技術として、日増しに重要性が高まっている。また、シリコン導波路は屈折率が同程度の化合物半導体の発光デバイスや受光デバイスとの光結合にも適しており、化合物半導体ウエハとシリコン導波路を接合してLSIチップ上に光送受信ユニットを小型集積化できるというメリットもある。さらには、アモルファスシリコンを用いた導波路の低損失化も進んでおり、これにより高価なSOI基板上の結晶シリコンを使わずに、低コストのシリコン光配線も可能となりつつある。
しかしながら、現状ではシリコン導波路は伝播損失が1dB/cm以上あるため、光配線化のメリットが顕著になる数cm〜数十cm以上の比較的長距離の光配線には適していない。このような長距離では、むしろ窒素酸化シリコンやポリマーの導波路を用いた方が、はるかに低損失で大容量の信号伝送が可能となる。したがって、これを窒素酸化シリコンやポリマー導波路、化合物半導体の光デバイスとともに同一のシリコンウエハ上に集積化できれば、実用的なチップ上の光配線の実現に大きく近づくことになる。
しかし一方で、アモルファスシリコン導波路は200℃以上の高温では、劣化して光伝播損失が著しく増大することが知られており、高温プロセス(300〜500℃)が必要となる窒素酸化シリコンとの集積化が難しいという問題があった。
従来の光配線デバイスの例を図30、及び、図31に示す。SOI基板のBOX層300上の薄い結晶シリコン層をサブミクロン角の細線に加工してシリコン導波路301を作製し、これらをウエハ接合により集積化した化合物半導体の光送受信デバイスの光入出力および短距離の伝送(<数cm)に用いる。さらに長距離の伝送(数cm〜数十cm)を行なう場合は、シリコン導波路の先端を逆テーパ型のスポットサイズ変換器に加工して、その上に窒素酸化シリコンを成長して数ミクロン角の導波路313に加工する。これにより、化合物半導体の送信用の発光バイスの出力をシリコン導波路に結合して短距離伝送した後、スポットサイズ変換器を介して窒素酸化シリコン導波路303に伝播光を結合させて長距離の伝送を行なう。その後、再びスポットサイズ変換器を介してシリコン導波路に結合して個々の受光デバイスに分配して受信する。この場合、ひとつの問題はすでに述べたように、SOI基板のBOX層(SiO2)の上に発光デバイスを接合集積するため熱が逃げ難く、発光デバイス自体の発熱や周辺の駆動用電子回路が発生する熱の蓄積によりデバイス特性が劣化しやすいことである。また、高価なSOI基板を用いるため、コストの面でも問題がある。これらの課題に加えて、シリコン導波路を形成した後に高温プロセスを必要とする窒素酸化シリコン層を形成するために、上記シリコン導波路は高温プロセスに弱いアモルファスシリコンを用いることが困難であった。
また、一方で、こうした光集積回路の小型化を実現する上では、曲げ半径の小さい光導波路の開発も求められている。なぜなら、これらの光デバイスの小型化に最も大きな影響を及ぼしているのが光導波路の曲げ半径だからである。
一般に、光導波路は、コアと呼ばれる屈折率(n)の高い部分とクラッドと呼ばれる屈折率の低い部分で構成されているが、この屈折率の差(Δn)が大きくなればなるほど小さい曲げ半径を実現できることが知られている。これは、Δnが大きくなればなるほど光を強くコアの部分に閉じ込めることができるためで、急峻な曲げでも光が外部に漏れにくくなるためである。この型の光導波路は、一般に屈折率導波型(Index Guiding Waveguide)と呼ばれ、内部全反射機構(Total Internal Reflection)で光が導波していく。理論上は、曲げ半径を数μmまで小型化できるのみならず、導波ロスを限りなく小さくすることが可能であるが、実験で得られる導波損失はきわめて高く、数10dB/cm乃至それ以上に及ぶことが報告されている。これは、光導波路加工時に形成される側面の面荒れによるものであることが知られている。
通常、光導波路はフォトレジスト法により露光工程を経て、ドライエッチングで作製される。このときのエッチング過程で光導波路の側壁に面荒れが生じる。通常、屈折率導波型光導波路は、SOI(Silicon on Insulator)基板を用いて製作される。これはシリコン層の下にすでにクラッド層(この場合はSiO2層)が形成されていることに加え、導波路が作り込まれる層に単結晶シリコンを用いることができるためである。単結晶シリコンは、アモルファスや多結晶シリコン(ポリシリコン)と比較して、粒界による吸収・散乱が無いため損失が少ないことが知られている。またアモルファスシリコンでも水素含有のアモルファスシリコンでは低導波損失の導波路も報告され、シリコン材料は小型集積化する上で理想的な材料と言える。しかし、急峻な曲げが実現できたとしても、全体の導波損失は、前述した界面、主に光導波路側壁の面荒れにより、極めて高いものとなっているのが現状である。
また水素含有のアモルファスシリコンでは、400℃以上の高温プロセスでは、Si−Hのボンドが切れて導波損失が増大することが問題となっている。屈折率導波型光導波路の場合、この導波損失は、Δnの3乗に比例するとの報告もあり、低損失な光回路を考えた場合、現実的な選択肢とは言えない。特にSOIを基板とした場合、Δn=Si(n=3.5)−SiO2(n=1.45)は2.1となり、実際にAWG(Arrayed Waveguide Gratings)用などに用いられているシリカ系の光導波路のΔn<0.05の場合と比較して格段に大きく、導波損失も大きく、実用に耐えない場合が多い。この側壁の荒れを低減するには、エッチングのプロセスを改良することも考えられるが、これには、エッチング装置や露光装置の導入などに莫大な費用が掛かるうえ、その効果も不確定である。
また、側壁の面荒れを低減するために、エッチング面に酸化処理を施し、酸化膜を形成することにより面荒れを低減する方法が提案されている。しかし、この方法では、酸化膜形成により光導波路の形状が変わってしまうこと、アモルファスシリコンでは高温プロセスに晒されることで導波損失が大きくなることが問題で、光導波路と発光素子や受光素子などの各種デバイスと集積して高効率に光結合を実現することがこれまで困難であった。加えて、酸化処理後も側壁に面荒れが残っていることがある。
この実施の形態は、光配線デバイスについての上記事情に鑑みてなされたもので、信号伝達速度を高速化することができるとともに容易に微細化することができ、簡易に製造することができる光配線システム、電気光学装置および電子機器の提供を目的とする。
また、この実施の形態発明の課題は、Si基板上に発光素子と受光素子を形成することで高効率で温度特性に優れており、かつヘテロエピタキシャル成長を必要とせず、また、光導波路との位置制御も容易な、製造工程が簡便な光配線デバイスおよびその製造方法を提供することにある。
さらに、この実施の形態が解決しようとする他の課題は、化合物半導体の光送受信デバイスとアモルファスシリコン導波路および窒素酸化シリコン導波路を集積化して数十cm程度の長距離間でも低損失の光配線を実現可能にする光導波路デバイスを提供することにある。
さらにまた、この実施の形態が解決しようとするもう一つの課題は、低コストで容易に製造することができ、曲げ半径が小さく導波損失の少ない低導波損失の光導波路を持つ光配線デバイスおよびその製造方法を提供することにある。
上記した目的を達成するために本実施の形態のチップ内、チップ間の光配線システムは、1つの集積回路チップ上に設けられた回路と、前記回路同士を光学的に接続するものであって前記集積回路チップ上に設けられた光導波路とを有することを特徴とする。
本実施の形態によれば、1つの集積回路チップ上に設けられた回路同士間において、光導波路を伝播する光信号を用いて極めて高速にデータ伝送することができる。
また、本実施の形態によれば、例えば回路ブロックとしてCPU及び記憶装置などを構成することで、従来のコンピュータシステムのボトルネックとなっていたCPUと記憶装置間の信号伝送速度を飛躍的に向上させることができる。
また、本実施の形態のチップ内、チップ間の光配線システムは、前記回路同士が電気的にも接続されていることが好ましい。本実施の形態によれば、回路ブロック間において、比較的高速に伝送する必要がない信号及び電力供給などについてはメタル配線などにより電気的に伝送することができ、高速性を要する信号は光導波路によって高速に伝送することができる。
本実施の形態によれば、簡素な構成でありながら、その構成全体として高速に信号処理することができるシステムを提供することができる。また、本実施の形態のチップ内、チップ間の光配線ユニットおよび回路は、前記集積回路チップが、前記回路ブロックと電気的に接続されているとともに前記光導波路と光学的に接続されている発光機能又は受光機能を備える光配線ユニットを有することが好ましい。
本実施の形態によれば、回路ブロック近辺などに配置または接合、接着等の貼り付けで3次元集積した光配線ユニットにより、回路ブロックの入出力信号を電気信号から光信号へ又は光信号から電気信号に変換することができる。したがって本実施の形態によれば、光配線ユニットと光導波路を用いて、回路ブロック間におけるデータ伝送を極めて高速化することができる。そこで、本実施の形態によれば、光配線ユニットを非常に小さな形状(例えば、数百μm四方以下の面積と数十μm以下の厚さをもつもの)にすることができ、光導波路もコンパクトな形状にすることができるので、極めてコンパクトな構成でありながら、従来よりも高速に信号処理することができるシステムを簡便に提供することができる。
また、本実施の形態の光配線システムは、前記光配線ユニットが前記回路ブロックと電気的に接続されていることが好ましい。本実施の形態によれば、回路ブロックの電気信号を光配線ユニットで光信号に変換することができ、その光配線ユニットと光導波路を介して、回路ブロック同士間で極めて高速にデータ伝送することができる。
また本実施の形態によれば、発光機能又は受光機能を有する光配線ユニットを回路ブロック上の所望位置に接合、接着等の貼り付けで3次元集積することにより、さらにコンパクトな構成にすることができる。
また、本実施の形態によれば、回路ブロックと光配線ユニットの電気的接続を、該回路ブロック内のメタル配線及び電極などを用いて行え、回路ブロックの外側にメタル配線及び電極などを形成する必要がないので、簡素な製造工程で実現することができる。また、本実施の形態の光配線ユニットは、前記光導波路の少なくとも一部が前記光配線ユニットに被さるように設けられていることが好ましい。
本実施の形態によれば、発光機能をもつ光配線ユニットから放射された光を全て光導波路に入射させることができ、受光機能をもつ光配線ユニットへ光導波路を伝播する光を効率よく入射させることができる。そこで、本実施の形態によれば、簡便で製造し易い構成の前記光配線システムを提供することができる。
また、本実施の形態の光配線システムは、前記光導波路の少なくとも一部が前記回路ブロックの上面に設けられていることが好ましい。本実施の形態によれば、例えば各回路ブロックの上に光配線ユニットを貼り付けた場合、その光配線ユニット同士を1本の光導波路で接続することができる。そこで、本実施の形態によれば、より簡便で製造し易い構成の前記光配線システムを提供することができる。また、本実施の形態の光配線システムは、前記光導波路の少なくとも一部が、前記回路ブロックを横切るように該回路ブロック上に設けられていることが好ましい。
本実施の形態によれば、集積回路チップ上において、回路ブロック上であるか否かにかかわらず光導波路を配置することができるので、光導波路の経路長を短縮することができる。また、本実施の形態の光配線システムは、前記光導波路の少なくとも一部が、前記回路ブロックを迂回するように設けられていることが好ましい。本実施の形態によれば、集積回路チップ上において、例えば回路ブロック領域と非回路ブロック領域と境界の段差が比較的大きい場合、回路ブロック領域を迂回するように光導波路を設けることで、光信号の伝送における光結合効率を高めることができる。
また、本実施の形態の光配線システムは、前記回路ブロックがCPU(MPU)、メモリ回路、DSP、RF増幅回路などのアナログ回路、イメージセンサ等のいずれかであることが好ましい。本実施の形態によれば、例えば従来のコンピュータシステムにおいて高速情報処理化のボトルネックとなっていたCPUとメモリ回路間の信号伝送速度を飛躍的に向上させることができる。
また、本実施の形態によれば、従来多数のメタル配線を用いてCPUとメモリ回路間のバスを形成していた構成を、例えば1本の光導波路と光配線ユニットに置き換えることができるので、従来のワンチップコンピュータよりもコンパクトで高性能なコンピュータシステムを提供することができる。また、本実施の形態の光配線システムは、前記光導波路がデータ信号又はクロック信号の伝送路であることが好ましい。本実施の形態によれば、コンパクトな構造をもって、データ信号及びクロック信号を高速に伝送することができる。
また、本実施の形態の光配線システムは、前記光配線ユニットが1つの前記回路ブロックに複数設けられており、前記光導波路は、1つの前記回路ブロックに設けられている複数の光配線ユニット毎に設けられていることが好ましい。本発明によれば、1つの回路ブロックについての複数の入出力信号を、複数組の光配線ユニット及び光導波路で並列に伝送することができる。
したがって、本実施の形態によれば、回路ブロック相互間の伝送速度をさらに向上させることができる。また、本実施の形態の光配線システムは、前記集積回路チップが基板上に複数実装されており、該複数の集積回路チップ同士は、発光機能又は受光機能を備えた光配線ユニットと基板上に設けられた光導波路とを少なくとも介して光学的に接続されていることが好ましい。
本実施の形態によれば、例えば、複数の集積回路チップからなる大規模なコンピュータシステム又はその他の電気光学装置を、コンパクトに構成することができ、また高速動作させることができる。また、本実施の形態の光配線システムは、基板上に複数実装されており、該集積回路チップ同士が密着しており、該集積回路チップ同士は、光学的又は電気的に接続されていることが好ましい。本実施の形態によれば、前記集積回路チップを複数基板上に実装し、該集積回路チップ同士の側面などを密着させることにより、該集積回路チップ間を簡便に光学的又は電気的に接続することができる。そこで、本実施の形態によれば、各集積回路チップ内の信号伝送だけでなく、各集積回路同士間での信号伝送についても、光信号又は電気信号により高速化することができ、複数の集積回路チップからなる大規模なコンピュータシステムなどをさらに高速化及びコンパクト化することができる。本発明の電気光学装置は、前記光配線システムを備えたことを特徴とする。本実施の形態の電子機器は、前記光配線システムを備えたことを特徴とする。
本実施の形態によれば、CPU及びメモリ回路などを前記光配線システムで構成したモジュールを備える電子機器とすることで、従来よりも高速に信号処理することができ、かつコンパクトで高性能な電子機器を安価に提供することができる。
以上に説明した光配線デバイスに対する課題・要求を満たす本実施の形態による光配線デバイスは、シリコン基板上に、同一の層構造からなる発光素子と受光素子が形成されており、これら発光素子および受光素子の少なくとも一部は絶縁体で埋め込まれており、この絶縁体の上部に前記発光素子および受光素子と分布結合的に光学結合している光導波路が形成されていることを特徴とするものである。
また、本実施の形態による光配線デバイスの製造方法においては、半導体基板上に形成された、発光素子および受光素子を構成する層を有するエピタキシャル成長層を、シリコン基板上に接合させる工程と、前記半導体基板を除去する工程と、前記発光素子および受光素子を形成する工程と、全体を誘電体層あるいは有機物層で覆う工程と、この誘電体層あるいは有機物層を研磨して平坦化する工程と、この研磨された誘電体層あるいは有機物層の上に光導波路を形成する工程と、前記発光素子および受光素子に電極を形成する工程、とを有することを特徴とするものである。
さらに、本実施の形態の導波路と窒素酸化シリコンとを集積化した光配線デバイスは、シリコン基板上に形成された酸化シリコン層と、前記酸化シリコン層上に形成された窒素酸化シリコン導波路と、前記窒素酸化シリコン導波路上に形成されたシリコン導波路とを備え、前記シリコン導波路の一端または両端に、先端に向かって横幅が漸減するテーパ構造を備え、前期シリコン導波路を伝播する光を前記テーパ構造を介して前記窒素酸化シリコン導波路に結合させるか、あるいは前記窒素酸化シリコン導波路を伝播する光を前記テーパ構造を介して前記窒素酸化シリコン導波路に結合させることを特徴とするものである。
また、本実施の形態の曲げ半径が小さく低導波損失の光導波路は、Siの単結晶を有する基板を用いて、光導波路を形成、温度500〜1350℃で熱処理することにより、該光導波路の側面に存在するラフネス改善あるいはSi導波路の単結晶化も図られることを特徴としている。
以上に説明した本実施の形態によれば、発光素子がSi基板上に形成されるので、放熱性に優れ安定動作が可能となる。また、発光素子と受光素子の層形成を一回のエピタキシャル成長で行うことができ、また、この発光素子および受光素子はウェハ接合で形成できるので、ヘテロエピタキシャル成長を必要とせず、製造工程を簡便化できる。さらに、発光素子および受光素子は化合物半導体で作製可能であるので、高効率低消費エネルギー化が可能となる。また、発光素子および受光素子と光導波路の水平方向のアライメントはリソグラフィーの精度で行うことができ、かつ高さ方向の制御は成膜と研磨の精度で行うことができるので、制御性に優れ、高効率の結合が可能である。
さらに、本実施の形態によれば、曲げ半径が小さい部分や受発光素子との結合部分はアモルファスシリコン導波路を用い、数十cm程度の比較的距離の長い部分は低損失の窒素酸化シリコン導波路を用いるので、低コストかつ低損失の光配線デバイスが可能となる。
また、本実施の形態の他の効果として、光導波路の側面に存在する微小な面荒れが改善され、導波損失の小さい低導波損失の光導波路が得られ、これを用いることにより小型の光配線デバイス、ユニット、モジュールの製作が可能となる。
以下に、具体的な実施例を、図を用いて詳細に説明する。
[第1の実施例]
図1及び図2は、本実施例を示す図であり、同図(a)はレーザ、受光素子および光導波路の上面図および同図(b)はA−A’に沿う断面図、図2は、図1(a)のレーザ領域226であるB−B’に沿う断面図である。
以下、図1(b)右側領域及び図2に記載したレーザおよび光導波路について説明する。
図2に示すように、本実施例の光配線デバイスを構成するレーザ領域210は、リング状に形成されたものであり、このレーザ領域210は、Si基板101上に下から順にp−GaAsコンタクト層111、AlxGa1−xAsクラッド層110、GaAs光閉じ込め層109、AlGaAs/GaAs多重量子井戸層108、GaAs光閉じ込め層107、AlyGa1−yAsクラッド層106、n−GaAsコンタクト層105からなる化合物半導体リングレーザによって構成され、これらを埋め込む形でSiO2からなる絶縁体層228が形成されている。このリングレーザにはp型およびn型オーミック電極224,226が形成されている。SiO2絶縁体層228の上にはアモルファスSiからなる光導波路230が形成されている。そして、この光配線デバイス全体を被覆するように絶縁被覆層232が形成されている。
上記実施例においては、絶縁体として、SiO2を用いる例を示したが、これに限らず、ポリイミド、あるいは他の公知の絶縁材料を採用することが可能である。
図1(a)に見られるように、リングレーザ210および光検出器(受光素子)240の上にはSiO2を介して分布結合をなすように光導波路230が形成されているため、レーザ210より放射された光は光導波路230に結合して検出器240まで伝送され、同様に分布結合により検出器240で受光される。
このような素子構造は、たとえば工程断面図である図3〜図19に示す方法で実現することができる。
まず、図3に示すように、n−GaAs基板102上に、例えばMOCVD(Metal Organic Chemical Vapor Deposition)法により、厚さ0.5μmのn−GaAsバッファ層103、厚さ0.1μmのn−AlGaAsエッチングストップ層104を形成する。
続いて、厚さ0.01μmのn―GaAsコンタクト層105、n−Al0.92Ga0.08Asクラッド層106、n―GaAs光閉じ込め層107、アンドープ多重量子井戸活性層108、p―GaAs光閉じ込め層109、p−Al0.92Ga0.08Asクラッド層110、厚さ0.01μmのp−GaAsコンタクト層111をこの順に形成する。
ここで、図示しないが多重量子井戸活性層108は、厚さ8nmのn−GaAs量子井戸層と、厚さ10nmのAlGaAsバリア層を交互に3層積層し、上下を厚さ40nmのAl0.1Ga0.9As層で挟んだ構造である。
GaAsコンタクト層105とクラッド層106の間、クラッド層106とアンドープ多重量子井戸活性層108の間に、AlGaAsグレーデッド層を挿入しても構わない。AlGaAsグレーデッド層は、Al組成を0.1から0.92まで徐々に変化させる。
次にこのp−GaAsコンタクト層111とSi基板101とを接合する(図3)。接合の方法としては、たとえば両方の表面を酸素プラズマ、またはアルゴンプラズマを照射した後、両者を真空中で重ね合わせる。この状態でも良好な接合強度が得られるが、さらにこれを強固にするために、荷重をかけて熱処理を施しても良い。たとえば5MPaの荷重下で150℃2時間の熱処理を行なう。
また、上記接合に際してはSiおよびエピタキシャル成長層表面の平坦性が重要となる。この平坦性を確保するためには表面に化学機械研磨(CMP)処理を施すのが望ましい。また、一般にエピタキシャル成長GaAs表面には異常成長に起因する突起が発生することが多い。これをCMPにより平坦化することも可能ではあるが、異常成長物の硬度がGaAsと異なる場合には良い平坦性を得ることが困難となる。そのような場合にはGaAs表面を多結晶シリコンやアモルファスシリコンで覆い、この多結晶シリコンまたはアモルファスシリコンをCMP処理することで平坦化することが有効である。この場合、接合に際してはSi基板と上記多結晶シリコンまたはアモルファスシリコンとを接合することになる。この接合も上記に記載のプラズマ照射により実現できる。
このようにして接合したウェハーに対して、AlGaAsエッチストップ層104が露出するまで選択的にGaAs基板を除去する。この場合、選択除去前にあらかじめ数十μmまで機械研磨を施してから選択エッチングを行なってもよい。選択エッチングに際してはたとえば28%アンモニア水と35%過酸化水素水を1:30の容積比で混合した溶液を用いる。次にAlGaAsエッチストップ層104が露出したら、75℃の塩酸に浸してエッチストップ層104を除去し、n−GaAsコンタクト層を露出させて、Si基板上に発光素子および受光素子をなす化合物半導体層を形成することができる(図4)。
次に本実施例におけるリングレーザの作製方法について説明する。
図5に示すように、化合物半導体層上にSiO2層211を成膜し、さらにその上に図示しないフォトレジストをパターニングする。このフォトレジストをマスクとしてSiO2層をドライエッチングで加工し、さらにこのフォトレジスト/SiO2層をマスクとして、コンタクト部を含めた素子の外周を形成する(図5)。引き続き、コンタクト層111を残してリング形状のレーザ領域210を同様にドライエッチングにより形成する(図6)。このリングの外径aおよび内径bはそれぞれ20μm、15μmである。次にリングの内周部を残してSiO2からなる保護膜215を形成した後、水蒸気酸化炉を用いてAlGaAsクラッド層106,110の内周部に接する部分216を選択的に酸化する(図7)。
次に、上記保護膜215を除去した後、SiO2からなる内周部の保護膜217を形成し(図8)、水蒸気酸化炉を用いてAlGaAsクラッド層106,110の外周部に接する部分218を選択的に酸化する(図9)。この後、全体をSiO2220で覆う(図10)。
このように、酸化により膜質を改質することで、エッチングによる外壁のラフネスやダメージの影響を低減することができる。さらに、同時に電流狭窄構造となり、活性層の周回モードが存在する領域へ電流を選択的に注入することができるので、周回モードへの利得を増大させることができる。従って、外形が円形状であり、十分なレーザ発振特性を有する半導体レーザが得られる。
この後に、ポリイミド222を用いてリング上部の露出とそれ以外の部分の平坦化処理を行なう。このような構造はポリイミドの塗布とエッチバック法により実現できる(図11)。
次に、露出したリング構造を覆うSiO2217の一部を除去し、さらに残ったSiO2をエッチングマスクとしてコンタクト層105の一部をエッチングする。さらにこのエッチングされた部分に、AuGe合金および金を順次真空蒸着し、リフトオフを行なう。この後、アニールすることでn型コンタクト224を形成する(図12)。
次にリング状をなしているp電極領域226の内側部分を保護して、これ以外のポリイミド222をエッチング除去する。続いて、p電極形成のため、SiO2220をパターニングし、Ti、Pt、Auをそれぞれ、蒸着し、アニールすることでp電極226を形成する(図13)。
次に、全体をSiO2228で覆い(図14)、これをCMPにより平坦化する。ただし、リングレーザ構造が形成されているため、1μm以上の凹凸が存在し、単純にCMP処理を行なったのでは平坦化することは困難である。このため、あらかじめ凹凸をできるだけ低減しておくことが望ましい。本実施例においては次のようにして段差を低減する。
まず、SiO2層228において、p電極226内側の凸部を残してフォトレジストで覆い、露出している凸部をエッチングにより掘り下げる(図15)。このとき、パターン変換差により、凸部228aが残ってしまうが、この幅は小さく、CMPを実施した場合に容易に除去できるので、問題は無い。次に同様にp型電極226およびその内側部分を残してフォトレジストで覆い、露出している部分をエッチングにより掘り下げる(図16)。この工程によっても、パターン変換差によって凸部228bが生じるが、これも同様にして除去可能である。このようにして、パターン変換差に起因する部分を除いて、段差を概ね除去することができる。
次にこのようにして段差を低減した表面にCMP処理を行ない、平坦化されたSiO2層228の最表面はリングレーザの最上部より100nmとなるようにする(図17)。また、このとき、表面粗さは1nm以下であることが望ましい。
このCMP処理されたSiO2層228上に、アモルファスシリコンを厚さ220nmで、この上にSiO2を厚さ60nm成膜する。そしてこのSiO2をマスクとしてアモルファスシリコンを加工して、導波路230を作製する(図18)。この後、厚さ1μmの感光性ポリイミドを塗布、パターニングして、n電極用の引き出し配線(図1の236)およびp電極用の引き出し配線234を形成する(図19)。
このようにして図2に示す発光素子を形成することができる。なお、上記発光素子の実施例においては、p型電極226をリングの外部に設置したが、これはもちろん、内部に設置しても良い。また、水蒸気酸化法を用いて酸化層を形成して電流狭窄および光閉じ込めを行なったが、これに限定されるものではなく、たとえばプロトンイオン注入によることも可能である。また、外形もリング状に限らず、円板(ディスク)状とすることも可能である。
次に本実施例による受光素子について説明する。
図20に本実施例による受光素子の構造を示す。化合物半導体からなる円板状の受光素子構造240の上に渦巻状に光導波路242が設けられている。光導波路242を伝播してきた光信号はその下部に形成された受光素子の光吸収層に染み出して吸収され電気信号に変換される。受光素子を円板形状にすることで、素子サイズを小さいまま、光導波路と受光素子との結合長を長くとることができる。
このような受光素子は、その断面構造から明らかなように、上に記載した発光素子と共通の作製方法を持って実現することができる。なお、受光素子の場合、レーザで用いたような狭窄構造(図2におけるクラッド層106,110の両端部を、酸化領域216、218で挟んだ構造)は無くとも良い。
[第2の実施例]
上記第1の実施例では、ウェハー接合方法については、直接接合、あるいはアモルファスシリコンまたは多結晶シリコンをエピタキシャル成長層表面に成膜してこれをSiと接合する方法を例示したが、金属を用いて接合することも可能である。
金属としては、銅、アルミ、金などを用いることができる。これらの金属を上記エピタキシャル成長層表面に真空蒸着法やスパッタリング法などにより成膜をする。あるいはエピタキシャル成長層の表面荒れが顕著な場合には、アモルファスシリコンや多結晶シリコンを成膜した上でこれらをCMP研磨して表面を平坦化した後に、上記金属を成膜しても良い。同様に、Si基板表面にも上記金属を成膜しておき、両者の表面をたとえばアルゴンプラズマで活性化することで、接合することができる。
さらに、別の金属として、金と錫の合金(AuSn)や金とインジウムの合金(AuIn)を用いてもよい。また、これらの場合、プラズマ照射による表面活性化を行なう代わりに、重ね合わせた後、AuSnの場合は280℃、AuInの場合は220℃以上の熱処理を行なって、上記合金を溶融することで接合を行なうことができる。なお、この場合、Si基板との熱膨張係数差がより小さいInP基板上にエピタキシャル成長した化合物半導体エピタキシャルウェハーを用いることが望ましい。InP基板上エピタキシャル成長ウェハーを用いても、上記実施例の趣旨を逸脱することなく、本発明による素子を作製することが可能である。
[第3の実施例]
このようにエピタキシャル成長層とSi基板とを接合して素子を作製する場合、素子分離が必要となることがある。金属層を介して接合した場合には電気的には短絡状態と等しくなる。また、アモルファスシリコンや多結晶シリコンも結晶Siに比べて高抵抗化が困難である。このような場合には、以下に説明する方法で素子間を電気的に分離することができる。
第1の実施例において、ウェハーを接合し、コンタクト部を含めた素子の外周を形成する際に、化合物半導体をエッチングした後、引き続き、塩素系ガスを用いたドライエッチングにより、アモルファスシリコン、多結晶シリコン、あるいは金属層をエッチングする。フォトレジストと金属層とのエッチングの選択比はそれほど大きくないので、必要に応じてフォトレジストを複数回パターニングする。この領域はさほど微細ではないので、複数回のパターニングを行なっても、位置ずれによる影響は無視できる程度に小さい。このようにして、低抵抗層を、高抵抗であるシリコン基板が露出するまでエッチングすることで、素子間の電気的な分離が可能となる。
[第4の実施例]
上記実施例においては、発光素子および受光素子としてリング型を実施例として説明したが、発光素子及び受光素子を、ディスク型、あるいは、直線状とすることもできる。図21に、直線形状の発光素子としてDFB型レーザを用いた場合の実施例を示す。図21(a)は、本実施例の光配線デバイスの上面図であり、図21(b)は、このデバイスの共振器方向(Si光導波路に沿った長手方向)に切断した断面図であり、図21(c)は、図21(a)のA−A’に沿って切断した断面構造図である。
本光配線デバイスに用いられる光源素子の一つとして分布帰還型(Distributed Feedback)レーザがある。本レーザは単一縦モードで発振可能であり、高速変調時にもモードホップがなく低雑音で安定した光信号伝送が可能となる。本実施例を図21に示す。化合物半導体の上部に形成したSi光導波路230の一部または全てをエッチングすることによりグレーティング230aを形成する。本グレーティングは導波路層を成膜後に例えばEB描画によりパターン描画してドライエッチングを用いて形成する。グレーティングの寸法やエッチング深さは発振波長や分布帰還の結合度により決定される。その次数は1次または2次以上の高次パターンでも構わない。また、素子の端部はテーパー形状236となっており、化合物半導体層が無くなる部分において光反射が生じない構造となっている。
本実施例において、グレーティングの形状はSi導波路をエッチングして形成した構造で説明をしたが、図22のようにSi導波路の幅を周期的に変調した屈折率結合型230bや、図23のように周期的にメタル構造を周期的に配置した利得または損失結合型230cとしても構わない。また、導波路の材質はSiで説明したが、SiN、SiON、ポリマー、InP、GaAsなどの化合物半導体であっても良い。
同様に受光素子としてリング型、あるいはディスク型に限定されるものではなく、直線形状でも良い。なお、この場合、レーザとは異なりグレーティング構造は必要ない。
[第5の実施例]
回路が形成された基板上に光配線デバイスを形成することもできる。図24に回路が形成されたSi基板上への光配線デバイスの断面構造を示す。FETなどが形成されたSi基板上にメタル配線層があり、その上部に発光素子、受光素子、導波路などの光配線用デバイスが形成されている。電子回路は発光素子を駆動させるための回路であったり、受光素子からの光電流を電圧信号に変換して増幅するための回路であったりする。発光素子、受光素子と電子回路はメタル配線を介して接続される。この構造において、光素子において発生した熱を逃がすために、光素子とSi基板をメタル配線で接続した放熱用のメタル構造(以下、サーマルビアと呼ぶ)を設ける。光素子の放熱性を確保することで、高温、高出力動作時の安定性を維持することが可能となる。なお、サーマルビアは通常の電気信号を光素子に伝えるメタル配線と共用にしても、別に敷設しても構わない。また、図ではメタル配線層を複数本配置しているが、本数はこれに限らない。サーマルビアの寸法、本数は電子回路形成プロセスにおけるデザインルールで決定される。
[第6の実施例]
以下にアモルファスシリコンと窒素酸化シリコン導波路を集積した光配線デバイスの実施例を詳細に説明する。
図25は、本実施例に係る光導波路デバイスの概略を示す図であり、光配線におけるシリコン光配線用の光導波路デバイスの要部構造を示す斜視図である。
図25において入力側の導波路252、出力側の導波路254は、いずれも幅450〜600nm、高さ200〜300nmのアモルファスシリコンからなり、これらの先端部分はいずれも先端幅100〜200nmのテーパ状に加工されており、テーパ長は200〜300μmであった。導波路253(酸化シリコンとの屈折率差2%の窒素酸化シリコン)は幅3〜4μm、高さ1.5〜2μmであり、その前面、後面、側面および下面は厚い酸化シリコンで覆われている。これらの導波路構造は、図25の光導波路デバイスの要部断面図である図26に示すように、シリコン基板251上に形成された凹みを厚い酸化シリコン261で埋め込み平坦化した上面に、窒素酸化シリコン層253を熱CVDにより堆積して平坦化して、その後に、薄いアモルファスシリコン層252、254を成長して、さらにドライエッチングにより導波路構造を加工して形成した。
導波路を伝播する光は波長1.3〜1.6μmであり、導波路252から導波路253および、導波路253から導波路254の結合効率はいずれも1dB以下であり、シリコン導波路の損失は1dB/cm以下、窒素酸化シリコン導波路の損失は0.2dB/cm以下であり、光送信デバイスからの光信号を低損失で数十cm以上伝送し、光受信デバイスにより良好な受信信号を検出することができた。
[第7の実施例]
図27は、本実施例に係る光導波路デバイスの概略を示す上面図であり、図28は、発光デバイスと導波路の配置関係を示す概略図であり、図29は、導波路と受光器の配置関係を示す概略図である。
まず、図28(a)のように、4つの直径の異なるリングLD(レーザダイオード)光源281が、4本の出力用シリコン導波路285の一端に結合しており、4つの異なる波長の光(λ1、λ2、λ3、λ4)を発振して、各々直接変調を行なうことにより4チャンネル分の光信号を乗せて送信する。各シリコン導波路285に出力する。各シリコン導波路の他端252は、図27に示すようにSiON導波路253(数十cm長)の一端に接続しており、その先端がテーパ状に細くなっており、スポットサイズ変換を行なう。4本のシリコン導波路252によりSiON導波路253の入口まで伝送された光信号は、ここでSiON導波路253に結合し、4波長の波長多重信号としてSiON導波路253によって数十cmの距離を伝送される。SiON導波路253の他端(出口)は、一本のシリコン導波路254に接続しており、接続部のシリコン導波路は先端が細いテーパ状に形成されている(図27(a))。シリコン導波路254の他端は図29のように、4つの直径の異なるリング型波長フィルタ291により4つの波長(λ1、λ2、λ3、λ4)の光信号に分離され、各々、4本のシリコン導波路293の各々の一端に結合して伝送される。その後、各シリコン導波路の他端において、それぞれ受光素子(例えばスパイラルPD)によって受信されて、電気信号に変換される。
図27(a)では、SiON導波路の出口側は一本のテーパ導波路からなるスポットサイズ変換器によって、シリコン導波路に結合しているが、図27(b)のように4本のテーパ状の補助導波路275を配置したスポットサイズ変換器を用いることにより、さらに高効率の光結合あるいは結合部分の小型化が可能となる。なお、図28(a)のように4本のシリコン導波路で4波長の光信号を伝送する代わりに、図28(b)のように1本のシリコン導波路で4波長の光信号を伝送することも可能である。この場合、SiON導波路への入力およびSiON導波路からの出力は図27(c)あるいは図27(d)のような構成にすればよい。以上により、1波長あたり5〜10Gbpsで変調された4波長の光信号を数dB以下の伝送損失で数十cm伝送し、数mW/Gbps以下の低消費電力で動作する送受信ユニットが実現できる。
[第8の実施例]
以下に、本実施例による導波路の詳細を図示の実施形態によって説明する。
本実施例を、Si基板上の(発光素子、受光素子、導波路からなる)光配線ユニット作製を用いて説明する。図33、図34に本実施形態のプロセスフローを示す。図32が、プロセスフローの工程を示す上面図及び断面図であり、図33が、工程断面図である。光配線ユニットの作製は図32に示すように以下の4つの工程から構成される。
(1)導波路作製プロセス、
(2)埋め込み平坦化プロセス
(3)ウェハ接合、基板除去プロセス
(4)素子作製プロセス
本実施例の(1)の工程は、SOI基板を用いて図33(断面図)の方法でSi導波路を形成する工程である。4インチSOIウェハを用いてクラッド層となる埋め込み酸化膜層342の厚さを2μmとし、厚さ0.2μmの単結晶シリコン層343を設け、この上にSiO2パッド層344(厚さ10nm)、SiN(Si3N4)層345(厚さ40nm)、フォトレジスト層(図示しない)を形成した後、露光・ドライエッチングにより単結晶Si層に幅0.45μm、長さ1〜5mmのSi光導波路343を作製した(図33(a))。次いで、ランプ加熱炉(RTA)を用い、酸素雰囲気中800〜1100℃で1分間の加熱により、Si層の側壁酸化を行ない酸化物層346を形成した。室温から設定温度までの昇温速度は50℃/sec.であり、設定温度からの降温は33℃/sec.であった。このときSiN層345は酸化されず、下層のSi側壁層343のみが酸化、体積が膨張することで、側壁部分のSiN層345が持ち上がり、研磨する際に、その部分のみが凸部となり、凹部が形成されないために平坦化が容易になる。なお、この加熱を行う前に、前処理としてシリコン表面の自然酸化膜を除去するため、2%のフッ化水素液に30秒ウェハを浸漬し、その後純水で洗浄した後、乾燥した。熱処理後、プラズマCVD(Plasma Enhanced Chemical Vapor Deposition:PECVD)法で厚さ1μmの埋め込み層347を形成した(図33(b))。
この後、化学機械研磨(CMP)による平坦化より、CVD堆積したSiO2埋め込み層347を平坦に削って、SiN層345を露出させた(図33(c))。Si層上にSiN層を形成したことにより、Si上にSiN層もしくはSiN/SiO2層を形成せず、Siパターンをそのまま酸化したものよりも、研磨の際にdishingと呼ばれる凹部ができなくなり非常に平坦な表面が得られた。
この後、本ウェハと発光素子若しくは受光素子を形成するためのIII−V族化合物半導体ウェハ(GaAs,InP等)との接合を行った(図33(d))。ここでは化合物半導体ウェハとしてGaAs基板348にMOCVDやMBEなどのエピタキシャル成長により、AlGaAsエッチストップ層、n型GaAsコンタクト層、n型AlyGa1−yAsクラッド層、AlGaAs/GaAs多重量子井戸層、p型AlxGa1−xAsクラッド層、p型GaAsコンタクト層、を順次積層したレーザ素子若しくは受光素子を作製できるウェハを用いた。接合強度を高めるためには、両ウェハ表面の平坦性が重要となる。この平坦性を確保するためには表面に化学機械研磨(CMP)処理を施すのが望ましい。一般にエピタキシャル成長のIII−V族化合物ウェハ表面には異常成長に起因する突起が発生することが多い。これをCMPにより平坦化することも可能ではあるが、異常成長物の硬度がIII−V族化合物半導体と異なる場合には良い平坦性を得ることが困難となる。そのような場合にはIII−V表面をSiO2膜、SiON膜等の誘電体膜で覆い、この誘電体膜をCMP処理することで平坦化することが有効である。ここでは、接合に際してGaAsウェハ(pコンタクト層)上にSiO2膜をCVDで成膜した後、CMPによりSiO2膜の残厚20nmまで研磨して平坦化処理を行った。
接合(図33(d))では、両方の表面を酸素プラズマ、またはアルゴンプラズマを照射した後、両者を真空中で重ね合わせた。この状態でも良好な接合強度が得られるが、さらにこれを強固にするために、荷重をかけて熱処理を施しても良い。たとえば5MPaの荷重下で150℃2時間の熱処理を行ってもよい。
このようにして接合したウェハに対して、AlGaAsエッチストップ層が露出するまで選択的にGaAs基板を除去する。この場合、選択除去前にあらかじめ数十μmまで機械研磨を施してから選択エッチングを行なってもよい。選択エッチングに際してはたとえば28%アンモニア水と35%過酸化水素水を1:30の容積比で混合した溶液を用いる。次にAlGaAsエッチストップ層が露出したら、75℃の塩酸に浸してエッチストップ層を除去する。このようにして、Si基板上に発光素子および受光素子をなす化合物半導体層を形成することができる。
本実施例における具体的な発光素子(リングレーザ)、受光素子(光検出器)の作製について、上記実施例において説明した方法を採用することができるため、ここでは割愛するが、リングレーザ、受光素子それぞれに近接する形で光導波路が設けられており、レーザでは、発振したレーザ光が高効率に光導波路に分布結合、受光素子も光導波路を導波してきた光信号はその下部に形成された受光素子の光吸収層に染み出して吸収され電気信号に変換できる。
ここでは、図36に示す光配線ユニット、システム(コア間、チップ間に導波路を配置した光伝送)に適用した例を示す。メニーコアからなるシステムで、コア間、チップ間のメモリアクセスに光伝送の持つ低レイテンシ(遅延)を利用し、ここではデータ転送効率を5倍になった。ここでは、チップ内の全てのコアでローカルキャッシュメモリおよび共有キャッシュメモリを有しており、あるコアにおける送信回路(CMOS Driver)で発光素子を直接変調することで出射された光信号は、光導波路に結合して、別のコア(同一チップのコアに限らず他チップのコアにも接続可能)にある受光素子(Photo−Diode)まで伝送され、同様に分布結合により受光素子(Photo−Diode)で受光、TIA(トランスインピーダンス増幅)を持つ受信回路(CMOS Receiver)で光信号から電気信号に変換され、コア間の伝送、メモリアクセスが行なわれる。Si導波路の酸化膜形成、平坦化処理により光の導波損失は1.0dB/cm、光結合効率は理論値に対して90%以上の高い結合効率が得られ(従来の導波損失2.0dB/cm、光結合効率は理論値比70%)消費電力30%削減することができた。メモリアクセスの大容量化、低レイテンシーを光伝送で実現、データ転送効率を5倍にすることができた。
本実施例では、SOI基板を用いて、Si導波路を作製したが、Si基板上にクラッド層となるSiO2膜を形成後、コア層となるアモルファスシリコンまたは多結晶シリコン膜を形成しSi導波路を作製しても良い。ただしアモルファスシリコンでは熱処理の際、400℃以上の高温プロセスでは、導波損失が増大するため、多結晶シリコンも単結晶シリコンに比べ、結晶粒界で導波損失が増大するので、低い導波損失を実現する上では単結晶シリコンが望ましい。またパターン形成の際、SiO2パッド層(厚さ10nm)、SiN(Si3N4)層(厚さ40nm)を形成しているが、SiO2層の単層でも問題ない。
[第9の実施例]
前記第8の実施例と同様に、Si基板上の(発光素子、受光素子、導波路からなる)光配線ユニット作製を用いて、本実施例を説明する。本実施例の工程は、図32に示した第8の実施例の工程と同様、以下の4つの工程から構成される。
(1)導波路作製プロセス、
(2)埋め込み平坦化プロセス
(3)ウェハ接合、基板除去プロセス
(4)素子作製プロセス
本実施例の(1)工程では、SOI基板を用いて図34(断面図)に示す方法でSi導波路を形成した。すなわち、4インチSOIウェハ351を用いてクラッド層となる埋め込み酸化膜層352の厚さを2μmとし、厚さ0.2μmの単結晶シリコン層353を設け、この上にSiO2パッド層354(厚さ10nm)、SiN(Si3N4)層355(厚さ40nm)、フォトレジスト層(図示しない)を形成した後、露光・ドライエッチングによりSiO2層、SiN層に幅0.4μm、長さ1〜5mmのパターンを作製した(図34(a))。
次いで、ここでは選択酸化(LOCOS:Local Oxidation of Silicon)により,酸素や水が透過し難いシリコン窒化膜(Si3N4)355をマスクにしてトップSi層353を選択的に熱酸化してSi導波路356を作製した(図34(b))。
本方法は,(1)工程が比較的簡単であること,(2)酸化膜厚の約半分がSi基板内に形成されるため表面段差が小さく,なだらかで平滑な側壁が得られること,(3)Si3N4をマスクとして使うことにより、SiN層は酸化されず、下層のSi側壁層のみが酸化、体積が膨張することで、側壁部分のSiN層が持ち上がり、研磨する際に、その部分のみが凸部となり、凹部が形成されず、CMP平坦化においてもディッシングを起こさず、非常に平坦なSi導波路を作製できる利点がある。この後、化学機械研磨(CMP)による平坦化より、酸化層を平坦に削って、SiN層を露出させた後、本ウェハと発光素子若しくは受光素子を形成するためのIII−V族化合物半導体ウェハ(GaAs,InP等)との接合を行った。ここでも化合物半導体ウェハとしてGaAs基板にMOCVDやMBEなどのエピタキシャル成長により、AlGaAsエッチストップ層、n型GaAsコンタクト層、n型AlyGa1−yAsクラッド層、AlGaAs/GaAs多重量子井戸層、p型AlxGa1−xAsクラッド層、p型GaAsコンタクト層、を順次積層したレーザ素子若しくは受光素子を作製できるウェハを第一の実施形態と同様に用いた。また接合に際してもGaAsウェハ(pコンタクト層)上にSiO2膜をCVDで成膜した後、CMPによりSiO2膜の残厚20nmまで研磨して平坦化処理を行った。接合では、両方の表面を酸素プラズマ、またはアルゴンプラズマを照射した後、両者を真空中で重ね合わせた。この状態でも良好な接合強度が得られるが、さらにこれを強固にするために、荷重をかけて熱処理を施しても良い。たとえば5MPaの荷重下で150℃2時間の熱処理を行ってもよい。
このようにして接合したウェハに対して、AlGaAsエッチストップ層が露出するまで選択的にGaAs基板を除去する。この場合、選択除去前にあらかじめ数十μmまで機械研磨を施してから選択エッチングを行なってもよい。選択エッチングに際してはたとえば28%アンモニア水と35%過酸化水素水を1:30の容積比で混合した溶液を用いる。次にAlGaAsエッチストップ層が露出したら、75℃の塩酸に浸してエッチストップ層を除去する。このようにして、Si基板上に発光素子および受光素子をなす化合物半導体層を形成することができる。
本実施例における発光素子(リングレーザ)、受光素子(光検出器)の作製方法について、ここでは割愛するが、リングレーザ、受光素子それぞれに近接する形で光導波路が設けられており、レーザでは、発振したレーザ光が高効率に光導波路に分布結合、受光素子も光導波路を導波してきた光信号はその下部に形勢された受光素子の光吸収層に染み出して吸収され電気信号に変換できた。ここでも図36に示す光配線ユニット、システム(コア間、チップ間に導波路を配置した光伝送)に適用した。メニーコアからなるシステムで、コア間、チップ間のメモリアクセスに光伝送の持つ低レイテンシ(遅延)を利用し、ここではデータ転送効率を5倍になった。ここでは、チップ内の全てのコアでローカルキャッシュメモリおよび共有キャッシュメモリを有しており、あるコアにおける送信回路(CMOS Driver)で発光素子を直接変調することで出射された光信号は、光導波路に結合して、別のコア(同一チップのコアに限らず他チップのコアにも接続可能)にある受光素子(Photo−Diode)まで伝送され、同様に分布結合により受光素子(Photo−Diode)で受光、TIA(トランスインピーダンス増幅)を持つ受信回路(CMOS Receiver)で光信号から電気信号に変換され、コア間の伝送、メモリアクセスが行なわれる。Si導波路の酸化膜形成、平坦化処理により光の導波損失は0.8dB/cm、光結合効率は理論値に対して90%以上の高い結合効率が得られ(従来の導波損失2.0dB/cm、光結合効率は理論値比70%)消費電力35%削減することができた。またメモリアクセスの大容量化、低レイテンシーを光伝送で実現、データ転送効率を5倍にすることができた。
[第10の実施例]
前記第8及び9の実施例と同様に、Si基板上の(発光素子、受光素子、導波路からなる)光配線ユニット作製を用いて、本実施例を説明する。本実施例は、図32に示した第8の実施例の工程と同様、以下の4つの工程から構成される。
(1)導波路作製プロセス、
(2)埋め込み平坦化プロセス
(3)ウェハ接合、基板除去プロセス
(4)素子作製プロセス
本実施例の(1)工程では、Si基板を用いて図35(断面図)に示す方法でSi導波路を形成した。すなわち、4インチSiウェハ361を用いて、はじめに酸化膜SiO2層362(厚さ2μm)を熱酸化プロセスによりSi基板上に形成する。その後、固相成長により結晶Siを得るためのパターン(50μm角:断面図:図35(b)、上面図:図37(a))を形成する。その上にCVD装置を用いてアモルファスシリコンを埋め込み層363を形成し(図35(c))、CMP平坦化を行い、パターン部分のみにアモルファスシリコンが形成されているようにする(図35(d))。その後、500〜600℃の温度で、熱処理を行うことで、下地Si基板からの固相成長でアモルファスシリコンが単結晶Siとなる。その後、再度アモルファスシリコン364を形成、発光素子、受光素子、導波路を形成する部分をパターン形成する(図35(e)、図37(b))。
その後、再度500〜600℃の温度で、熱処理を行うことで、固相成長でパターン部分のアモルファスシリコンが単結晶化する。この後は、第一あるいは第二の実施形態で示した導波路作製(図35(f)では、第8の実施形態のSiO2層埋め込み、CMP平坦化)を行い、ウェハ接合、素子作製により、光配線ユニットの作製を完了した。本実施例における発光素子(リングレーザ)、受光素子(光検出器)の作製方法について、その詳細についてはここでは割愛するが、Si上にリングレーザ、受光素子が形成されることで、放熱性、高温耐性に優れる素子特性が得られた。また、素子がそれぞれに近接する形で光導波路が設けられており、レーザでは、発振したレーザ光が高効率に光導波路に分布結合、受光素子も光導波路を導波してきた光信号はその下部に形成された受光素子の光吸収層に染み出して吸収され電気信号に変換できた。
ここでも図36に示す光配線ユニット、システム(コア間、チップ間に導波路を配置した光伝送)に適用した。メニーコアからなるシステムで、コア間、チップ間のメモリアクセスに光伝送の持つ低レイテンシ(遅延)を利用し、ここではデータ転送効率を5倍になった。ここでは、チップ内の全てのコアでローカルキャッシュメモリおよび共有キャッシュメモリを有しており、あるコアにおける送信回路(CMOS Driver)で発光素子を直接変調することで出射された光信号は、光導波路に結合して、別のコア(同一チップのコアに限らず他チップのコアにも接続可能)にある受光素子(Photo-Diode)まで伝送され、同様に分布結合により受光素子(Photo-Diode)で受光、TIA(トランスインピーダンス増幅)を持つ受信回路(CMOS Receiver)で光信号から電気信号に変換され、コア間の伝送、メモリアクセスが行なわれた。Si導波路の酸化膜形成、平坦化処理により光の導波損失は0.8dB/cm、光結合効率は理論値に対して90%以上の高い結合効率が得られ(従来の導波損失2.0dB/cm、光結合効率は理論値比70%)消費電力35%削減することができた。またメモリアクセスの大容量化、低レイテンシーを光伝送で実現、データ転送効率を5倍にすることができた。
また、図38に示すように、発光素子、受光素子に加えて、変調器を加える形で光伝送を行なうことも可能である。図38には、導波路と同様に結晶化したSiを用いてリング型の変調器を作製して、発光素子から出射された連続光を変調器に近接したCMOS駆動回路で駆動、変調を掛けることで、光伝送ができる。また、図39に示すマッハ受光素子に加えて、変調器により光伝送を行なうことも可能である。導波路と同様に結晶化したSiを用いてマッハツェンダー干渉計(MZI:Mach-Zehnder interferometer)型変調器を作製して、発光素子から出射された連続光を変調器に近接したCMOS駆動回路で駆動、変調を掛けることで、光伝送ができる。ここでも図36に示す光配線ユニット、システム(コア間、チップ間に導波路を配置した光伝送)に適用、従来に比べ、消費電力20%削減でき、メモリアクセスの大容量化、低レイテンシーを実現、データ転送効率を5倍にすることができた。
本実施例によれば、1つの集積回路チップ上に設けられた回路同士間において、光導波路を伝播する光信号を用いて極めて高速にデータ伝送することができる。そこで、本実施例によれば、例えば回路ブロックとしてCPU及び記憶装置などを構成することで、従来のコンピュータシステムのボトルネックとなっていたCPUとメモリ間の信号伝送速度を飛躍的に向上させることができる。また、本実施例のチップ内、チップ間の光配線システムは、前記回路同士が電気的にも接続されていることが好ましい。本実施例によれば、回路ブロック間において、比較的高速に伝送する必要がない信号及び電力供給などについてはメタル配線などにより電気的に伝送することができ、高速性を要する信号は光導波路によって高速に伝送することができる。
そこで、本実施例によれば、簡素な構成でありながら、その構成全体として高速に信号処理することができるシステムを提供することができる。また、本実施例のチップ内、チップ間の光配線ユニットおよび回路は、前記集積回路チップが、前記回路ブロックと電気的に接続されているとともに前記光導波路と光学的に接続されている発光機能又は受光機能を備える光配線ユニットを有することが好ましい。
本実施例によれば、回路ブロック近辺などに配置または接合、接着等の貼り付けで3次元集積した光配線ユニットにより、回路ブロックの入出力信号を電気信号から光信号へ又は光信号から電気信号に変換することができる。したがって本実施例によれば、光配線ユニットと光導波路を用いて、回路ブロック間におけるデータ伝送を極めて高速化することができる。そこで、本発明によれば、光配線ユニットを非常に小さな形状(例えば、数百μm四方以下の面積と数十μm以下の厚さをもつもの)にすることができ、光導波路もコンパクトな形状にすることができるので、極めてコンパクトな構成でありながら、従来よりも高速に信号処理することができるシステムを簡便に提供することができる。
また、本実施例の光配線システムは、前記光配線ユニットが前記回路ブロックと電気的に接続されていることが好ましい。本実施例によれば、回路ブロックの電気信号を光配線ユニットで光信号に変換することができ、その光配線ユニットと光導波路を介して、回路ブロック同士間で極めて高速にデータ伝送することができる。また本実施例によれば、発光機能又は受光機能を有する光配線ユニットを回路ブロック上の所望位置に接合、接着等の貼り付けで3次元集積することにより、さらにコンパクトな構成にすることができる。また、本実施例によれば、回路ブロックと光配線ユニットの電気的接続を、該回路ブロック内のメタル配線及び電極などを用いて行え、回路ブロックの外側にメタル配線及び電極などを形成する必要がないので、簡素な製造工程で実現することができる。また、本発明の光配線ユニットは、前記光導波路の少なくとも一部が前記光配線ユニットに被さるように設けられていることが好ましい。
本実施例によれば、発光機能をもつ光配線ユニットから放射された光を全て光導波路に入射させることができ、受光機能をもつ光配線ユニットへ光導波路を伝播する光を効率よく入射させることができる。そこで、本実施例によれば、簡便で製造し易い構成の前記光配線システムを提供することができる。また、本実施例の光配線システムは、前記光導波路の少なくとも一部が前記回路ブロックの上面に設けられていることが好ましい。本実施例によれば、例えば各回路ブロックの上に光配線ユニットを貼り付けた場合、その光配線ユニット同士を1本の光導波路で接続することができる。そこで、本実施例によれば、より簡便で製造し易い構成の前記光配線システムを提供することができる。
また、本実施例の光配線システムは、前記光導波路の少なくとも一部が、前記回路ブロックを横切るように該回路ブロック上に設けられていることが好ましい。本発明によれば、集積回路チップ上において、回路ブロック上であるか否かにかかわらず光導波路を配置することができるので、光導波路の経路長を短縮することができる。また、本発明の光配線システムは、前記光導波路の少なくとも一部が、前記回路ブロックを迂回するように設けられていることが好ましい。
本実施例によれば、集積回路チップ上において、例えば回路ブロック領域と非回路ブロック領域と境界の段差が比較的大きい場合、回路ブロック領域を迂回するように光導波路を設けることで、光信号の伝送における光結合効率を高めることができる。また、本発明の光配線システムは、前記回路ブロックがCPU(MPU)、メモリ回路、DSP、RF増幅回路などのアナログ回路、イメージセンサのいずれかであることが好ましい。本発明によれば、例えば従来のコンピュータシステムにおいて高速情報処理化のボトルネックとなっていたCPUとメモリ回路間の信号伝送速度を飛躍的に向上させることができる。また、本発明によれば、従来多数のメタル配線を用いてCPUとメモリ回路間のバスを形成していた構成を、例えば1本の光導波路と光配線ユニットに置き換えることができるので、従来のワンチップコンピュータよりもコンパクトで高性能なコンピュータシステムを提供することができる。
また、本実施例の光配線システムは、前記光導波路がデータ信号又はクロック信号の伝送路であることが好ましい。本発明によれば、コンパクトな構造をもって、データ信号及びクロック信号を高速に伝送することができる。また、本発明の光配線システムは、前記光配線ユニットが1つの前記回路ブロックに複数設けられており、前記光導波路は、1つの前記回路ブロックに設けられている複数の光配線ユニット毎に設けられていることが好ましい。本実施例によれば、1つの回路ブロックについての複数の入出力信号を、複数組の光配線ユニット及び光導波路で並列に伝送することができる。したがって、本実施例によれば、回路ブロック相互間の伝送速度をさらに向上させることができる。また、本実施例の光配線システムは、前記集積回路チップが基板上に複数実装されており、該複数の集積回路チップ同士は、発光機能又は受光機能を備えた光配線ユニットと基板上に設けられた光導波路とを少なくとも介して光学的に接続されていることが好ましい。
また、本実施例の光配線システムは、基板上に複数実装されており、該集積回路チップ同士が密着しており、該集積回路チップ同士は、光学的又は電気的に接続されていることが好ましい。本発明によれば、前記集積回路チップを複数基板上に実装し、該集積回路チップ同士の側面などを密着させることにより、該集積回路チップ間を簡便に光学的又は電気的に接続することができる。そこで、本発明によれば、各集積回路チップ内の信号伝送だけでなく、各集積回路同士間での信号伝送についても、光信号又は電気信号により高速化することができ、複数の集積回路チップからなる大規模なコンピュータシステムなどをさらに高速化及びコンパクト化することができる。本実施例の電気光学装置は、前記光配線システムを備えたことを特徴とする。本実施例の電子機器は、前記光配線システムを備えたことを特徴とする。本実施例によれば、CPU及びメモリ回路などを前記光配線システムで構成したモジュールを備える電子機器とすることで、従来よりも高速に信号処理することができ、かつコンパクトで高性能な電子機器を安価に提供することができる。
以上、本発明のいくつかの実施形態、実施例を説明したが、これらの実施形態、実施例は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。