CN107924810B - 包封基板的方法 - Google Patents

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Abstract

公开了一种包封基板(202)的方法(200)，其中，所述基板具有至少下列层：CMOS器件层(204)、不同于硅的第一半导体材料层(206)、及第二半导体材料层(208)，所述第一半导体材料层设置于所述CMOS器件层与所述第二半导体材料层之间。所述方法包括：(i)沿周向移除(252)所述基板的边缘处的一部分；及(ii)在所述基板上沉积(254)介电材料以替代在步骤(i)中被移除的部分，以便包封至少所述CMOS器件层及所述第一半导体材料层。还公开了相关的基板。

Description

包封基板的方法
技术领域
本发明涉及一种包封基板的方法，且更具体地，涉及一种包封基板的方法，以实现CMOS兼容。
背景技术
硅互补型金属氧化物半导体(Si-CMOS)在过去五十年间支配半导体产业，通过应用摩尔定理将CMOS晶体管器件成比例缩小，使得集成电路(IC)及微电子具有持续且显著的技术进步。但是，当今最先进的CMOS器件已缩减到其尺寸仅为数个原子的量级的地步，且正快速接近在物理上及经济上排除进一步有意义的成比例缩小的地步。因此，可能需要使用不同方法来实现任何未来的IC性能增益，其中最具前景的一种方法为使用新的半导体材料生产混合型器件，例如，化合物半导体(例如，III-V半导体等)，其具有比硅更佳的电学性质及光学性质。使用这些新材料的最有利方式并非使其全部替代硅，而是采用每一种材料来制造集成电路的特定的功能性部分。例如，Si-CMOS的高集成密度使其在生产数字化处理及逻辑应用所期望的功能性部分方面是理想的，而各种III-V材料高度适用于制造光电及RF/无线应用所期望的功能性部分，及高能量储存密度的Li基材料在生产集成微电池方面是最佳的。因此，挑战之处在于单片式集成不同类型的材料，以使得电路的不同功能性部分能流畅且有效率地一起运作，同时占据最小的芯片覆盖区域(footprint)。
实际单片式集成需要在不影响标准CMOS制造工艺(即，无污染)的情况下，在商用CMOS制造设备中在CMOS电路内加工不同材料。这是因为，由于过去数十年大规模投资，与用于其它类型的电子材料的等同物相比，CMOS产业及基础设施发展程度最高且最先进。因此，这一般要求非CMOS材料在使用CMOS兼容工具的加工期间永不被刻蚀或暴露，上述非CMOS材料通常被视为(且有时，在极特别情况中，被认为是真正的)CMOS污染物。
对此，最近有文献报导有关避免CMOS与III-V材料间的交叉污染，其中，所提出的解决方案为选择性地生长(LED的)III-V层，然后，以薄硅层覆盖此III–V材料–见图1。如图1所示，LED的底接触接入硅覆晶格加工基板(silicon-on-lattice-engineered substrate)(SOLES)晶圆100的100％锗(Ge)覆盖部。
但是，在制得的非CMOS层位于Si-CMOS层上方或下方的情况中，与SOLES晶圆100的情况相似的是，由于非CMOS区域并未被局限于氧化物阱内，在相关晶圆的边缘处的(这些层的)非CMOS材料仍可能会暴露出。
因此，本发明的目的之一是解决现有技术中的这些问题中的至少一个问题，和/或提供可用于本领域的选择。
发明内容
根据第一方面，提供一种包封基板的方法，所述基板具有至少下列层：CMOS器件层、不同于硅的第一半导体材料层、及第二半导体材料层，所述第一半导体材料层设置于所述CMOS器件层与所述第二半导体材料层之间。所述方法包括：(i)沿周向移除所述基板的边缘处的一部分；及(ii)在所述基板上沉积介电材料以替代在步骤(i)中被移除的所述部分，以便包封至少CMOS器件层及第一半导体材料层。
有利地，所提出的方法使得基板的CMOS器件层及第一半导体材料(其是非CMOS，且不同于硅)层被包封，使得当基板随后回到半导体代工厂进行后端加工时，第一半导体材料层不会暴露而污染代工厂中CMOS兼容工具。
优选地，第一半导体材料可包括第III-V族半导体材料、或组合不同III-V半导体材料而形成的材料。
特别地，第III-V族半导体材料可包括GaN、InGaP、AlGaAs、InGaAsP、InGaN、AlGaN、GaAs、Ge、或InGaAs。
优选地，第二半导体材料可包括硅或CMOS兼容材料。
优选地，CMOS器件层可包括基于绝缘体上硅的器件。
优选地，沿周向移除基板的一部分可包括使用反应离子刻蚀、或感应耦合等离子体反应离子刻蚀来移除。
优选地，若使用反应离子刻蚀或感应耦合等离子体反应离子刻蚀，在步骤(i)之前，所述方法可进一步包括使用卡普顿(kapton)胶带将晶圆掩模可移除地附着在CMOS器件层上。
优选地，晶圆掩模可由硅形成。
优选地，沿周向移除基板的一部分可包括使用边缘修整来移除。
优选地，在基板上沉积介电材料可包括在与第一半导体材料层相对且与基板的水平轴线实质上平行的CMOS器件层的表面上沉积介电材料层，所述方法可进一步包括：(iii)将基板平面化以至少部分地移除沉积在CMOS器件层的表面上的介电材料层。
优选地，将基板平面化可包括使用化学机械式抛光来平面化。
优选地，介电材料可选自由氧化铝、氮化铝、二氧化硅、氮化硅、合成钻石及氮化硼所组成的组。
优选地，在基板上沉积介电材料可包括使用等离子体增强化学气相沉积来沉积。
优选地，在步骤(iii)之后，所述方法可进一步包括：(iv)在与第一半导体材料层相对的第二半导体材料层的表面上沉积介电材料。
优选地，在步骤(iii)或步骤(iv)之后，所述方法还可进一步包括：(v)将基板退火以使所沉积的介电材料致密化。
优选地，沿周向移除基板的一部分可包括部分地移除第二半导体材料层的边缘的一部分。
优选地，所述方法可进一步包括在实施步骤(ii)期间，维持晶圆掩模附着在CMOS器件层上。
优选地，所述方法可进一步包括在步骤(i)之后且在步骤(ii)之前，移除晶圆掩模；及在步骤(ii)中，将旋涂式玻璃材料作为介电材料沉积在基板上。
根据第二方面，提供一种基板，其包含至少下列层：CMOS器件层、不同于硅的第一半导体材料层、及第二半导体材料层，第一半导体材料层设置于CMOS器件层与第二半导体材料层之间。至少CMOS器件层及第一半导体材料层被设置成被介电材料沿周向地包封。
优选地，第一半导体材料可包括第III-V族半导体材料、或组合不同III-V半导体材料而形成的材料。
优选地，第二半导体材料可包括硅或CMOS兼容材料。
优选地，CMOS器件层可包括基于绝缘体上硅的器件。
明显地，与本发明的一个方面有关的特征还可应用于本发明的其它方面。
参考下文所述的实施例，本发明的这些及其它方面将是明显的且被阐明。
附图说明
下文参考所附附图公开本发明的实施例，其中：
图1示出根据现有技术的在硅覆晶格加工基板(SOLES)晶圆上实现单片式集成的示意图；
图2(包括图2a至2e)为根据其中一个实施例的包封基板的方法；
图3示出在接受反应离子刻蚀或感应耦合等离子体反应离子刻蚀之后，与在图2的基板的边缘附近的剖面(profile)相关的测量结果；
图4示出在沉积介电材料层之后，与图2的基板的弓形剖面相关的测量结果；
图5a及图5b示出在接受化学机械式抛光(CMP)之后，与在图2的基板的边缘附近的剖面相关的相应的放大图；
图6示出在接受化学机械式抛光(CMP)之后，与图2的基板的弓形剖面相关的测量结果；以及
图7a及图7b示出相应的图形，描述在使用图2的方法包封基板之前及之后，在SOI-III-V/Si基板的二个选定位置处测得的镓(Ga)、铟(In)及砷(As)污染。
具体实施方式
图2示出根据其中一个实施例的包封基板202的方法200，以实现CMOS兼容。基板202具有至少下列层：CMOS器件层204，第一半导体材料层206(其不同于硅且非CMOS兼容)，及第二半导体材料层208。第一半导体材料层206设置在CMOS器件层204与第二半导体材料层208之间。由上往下观看，基板202的各层设置为：CMOS器件层204、第一半导体材料层206、及第二半导体材料层208(位于基板202的底部)。
CMOS器件层204可包括基于绝缘体上硅(SOI)的器件。需理解，在某些情况中，CMOS器件层204(当在方法200的步骤250中提供时)可在其上表面预先覆盖有覆盖介电层(例如，由硼磷硅酸盐玻璃形成，图2a中未示出)，以保护CMOS器件层204，但无需总为此情况。该覆盖介电层还可以由与步骤254中所使用的介电材料相同的介电材料制成(虽然无需总是如此)，视其应用而定。再者，为清楚起见，CMOS器件层204的定义仅指SOI基板的单晶Si部分。该SOI基板的本体已被移除，且由第二半导体材料层208替代。需注意的是，SOI基板在标准上为设置于“隐埋氧化物”(BOX)层上的薄(即，从10nm至数μm)硅单结晶层，该隐埋氧化物层进一步与本体硅基板(具有数百μm厚)附着。因此，为避免疑问，CMOS器件层204定义成包括全部的制得的(在SOI基板上的)CMOS器件，及部分/或全部的BOX层。然后，该第一半导体材料包括第III-V族半导体材料、或组合不同III-V半导体材料而形成的材料。特别地，该第III-V族半导体材料包括GaN、InGaP、AlGaAs、InGaAsP、InGaN、AlGaN、GaAs、Ge、InGaAs、GaAs、InSb、AlSb、AlP、GaP、AlAs、GaAs、InP、InAs、GaAb、AlSb、InSb、GaN、InN、AlN、或其组合等。但这不应被解释为限制；事实上，其它非III-V材料(即，非CMOS或不同于硅)也是可以的–可接近CMOS器件层204而沉积的任何其它非CMOS材料可作为第一半导体材料。在某些情况中，第一半导体材料层206还可以以完成的器件形式(例如，高电子迁移率晶体管(HEMT))提供。
另一方面，第二半导体材料包括硅或CMOS兼容材料。因此，(在某些实施例中)基板202可呈集成式图案化SOI-InGaAs/GaAs/Ge/Si基板或图案化SOI-GaN/Si基板的形式(且在任一情况中，可统称为SOI-III-V/Si基板)。还需理解，基板202的具体结构及制造基板202本身的相关方法已由PCT公开号：WO 2016/007088公开，因此，若需要的话，关于那些方面的更多细节，感兴趣的读者可参考该PCT公开案。PCT公开号，WO 2016/007088，的全部内容也以引用的方式被并入本文。简要重点提示，基板202(在本文的步骤250中所提供的)等同于WO 2016/007088中所公开的图2e中的所完成的基板270，但是，其中，为了简化，WO 2016/007088的图2e中的BOX层254及介电材料层262并未示出在本文的图2a的基板202中。按照常规而言，亦须注意的是，图2中示出的CMOS器件层204、第一半导体材料层206，及第二半导体材料层208的相对尺寸被放大，这仅为了清楚地描述，不应被解释为代表可能的实际尺寸。
方法200开始于在步骤250中，首先提供基板202(即，见图2a)，在下一步骤252中(即，见图2b)，基板202的边缘处的一部分沿周向被移除。特别地，在此情况中，注意到需考虑边缘排除处理，待被移除的CMOS器件层204及第一半导体材料层206的周围边缘的材料的量保持尽可能小，这意味着与原始边缘相距约3mm至约7mm的材料被移除，同时第二半导体材料层208的周围边缘的仅一部分被移除相同厚度，如图2b所示。这意味着与第二半导体材料层208未接受沿周向移除处理的相邻区段相比，在步骤252中经处理的第二半导体材料层208的区段具有较小圆周。然后，第二半导体材料层208在步骤252中未移除的剩余部分会作为基部，以支撑在下一步骤254中被沉积的介电材料层210–见下文。还需澄清的是，步骤250为方法200的可选择的步骤。有关于此，根据需要，沿周向移除基板202的一部分包括使用反应离子刻蚀(RIE)、感应耦合等离子体(ICP)RIE，或边缘修整来移除。更不用说，移除基板202的边缘的一部分使至少CMOS器件层204及第一半导体材料层206的原始周向尺寸降至某一程度。再者，若使用RIE或ICP-RIE，在执行步骤252之前，使用卡普顿胶带可将晶圆掩模(未示出)可移除地附着至CMOS器件层204的上表面。所使用的晶圆掩模具有略小的直径(例如，190mm)，且由硅形成。当正实施刻蚀时，晶圆掩模保护CMOS器件层204的上表面，但在刻蚀完成时，晶圆掩模被移除。
在另一步骤254中(即，见图2c)，在基板202上沉积介电材料层210(例如，使用等离子体增强化学气相沉积(PECVD)、其它适合的CVD技术，或溅射技术)，以替代在步骤252中被移除的部分，以便包封至少CMOS器件层204及第一半导体材料层206。待沉积的介电材料210的厚度取决于预期的应用的要求，且可灵活地以比基板202在步骤252中被移除的部分的厚度更大/更小而沉积。若要维持CMOS器件层204上的覆盖介电层(若被提供)的原始存在厚度，则需沉积较大厚度的介电材料210，因为一些介电材料210在平面化期间会损失掉。另一方面，因为在某些情况中，会考虑与平面化相关的“损失”而设置原始存在的覆盖介电层(若被提供)，故还可沉积较小量的介电材料210。因此，关于在步骤254中，待沉积多少介电材料210而言有一定的灵活性。以周向而言，这因此使得基板202回复到其原始尺寸。在此处理期间，CMOS器件层204的上表面也沉积有其本身的介电材料层210。介电材料210可为(例如)氧化铝(Al2O3)、氮化铝(AlN)、二氧化硅(SiO2)、氮化硅(SiN)、合成钻石，或氮化硼(BN)。然后，在步骤256(即，见图2d)，基板202被平面化(例如，使用化学机械式抛光(CMP))，以至少部分地移除当步骤254被实行时沉积在CMOS器件层204的上表面上的介电材料210。更特别地，这将使CMOS器件层204的上表面露出–在该情况中，该上表面可被限定为CMOS器件层204的与第一半导体材料层206相对且与基板202的水平轴线实质上平行的表面。
在可选择步骤258中(即，见图2e)，介电材料210还沉积在第二半导体材料层208的背面上，该背面与第一半导体材料层206相对。步骤258还可被称为“背侧”处理，且被进行以确保基板202(在步骤258的加工之后)与某些CMOS工艺流程的可兼容性，其可能需要背侧介电层存在。再者，在步骤256或步骤258之后，基板202可被退火，以使沉积在基板202上的介电材料210致密化，以改善对于可能在其后处理中实施的湿法化学刻蚀的抗性。
图3示出在步骤252中接受RIE或ICP-RIE之后，与在基板202边缘附近的剖面有关的测量结果300。如图所示，在本实施例中，在基板202的边缘处，约6μm的垂直深度的材料被刻蚀(共同地来自CMOS器件层204、第一半导体材料层206、及第二半导体材料层208)。须理解的是，在此实验中用于获得测量结果300的基板202的厚度约730μm，但无疑地并不以任何方式限制方法200的施用。因此，如前所述，然后，将约6μm的介电材料210作为替代沉积在基板202上(在步骤254中)。
图4示出在步骤254中沉积介电材料210之后，与基板202的弓形剖面有关的测量结果400。经测量，(经处理的)基板202的弓形约为14μm，如图4示出。如前所述，为在步骤256中使基板202平面化，可使用CMP，且在此情况中，CMP配方被调整，以便在基板202的中心比在基板202的边缘处移除更多的材料(相对于CMOS器件层204)。在实施CMP之后，在基板202的边缘附近所获得的阶梯状剖面示出于图5a及图5b中的相应放大图500，550。由图5b可观察到在晶圆掩模的边缘所在位置具有凹陷，可能原因是在此区域附近可能具有较高的刻蚀速率。通过使用旋涂式玻璃(SOG)，由于其较佳的填充能力，该问题可被解决。此外，在接受CMP之后的基板202的弓形剖面示出于图6的测量结果600。由图6确定的是，基板202并未从14μm(如先前图4的结果400所测得的)改变太多，14μm被认为对于后续处理的所有加工工具而言是可接受的数字。
全反射X射线荧光(TXRF)光谱被用于测量在使用所提出的方法200进行包封之前及之后，基板202上的III-V材料污染水平。对此，图7a及图7b示出相应图形700，702，描述在使用图2的方法包封该基板之前及之后，在SOI-III-V/Si基板的二个不同位置处测得的镓(Ga)、铟(In)及砷(As)污染。如7a及7b所示，在实施包封之后，III-V材料污染降低二个数量级至约1010至1011个原子/cm2之间。个别地，在经处理的基板202上还观察到一些穿孔(pin-hole)及未结合区，这可解释观察到较高污染。通过正确地解决此问题(即，穿孔及未结合区)，可预期受III-V材料的污染被进一步降低。根据IMEC规定，所期望的污染水平理想上应低于1011个原子/cm2，且对于此，相信使用所提出的方法200进行加工可以达成所述标准。
如上所述，PCT公开号：WO 2016/007088公开了允许分别加工CMOS及非CMOS材料(例如，分别为Si-CMOS及III-V材料)，然后，使用双层转移(DLT)方法组合在一起以形成集成基板。但是，此仅部分解决(与使CMOS及非CMOS材料集成在器件中有关的)问题，因为该集成基板仍需回到半导体代工厂以便后端加工(例如，使Si-CMOS及HEMT连接在一起)。在后端加工期间，源自集成晶圆边缘的III-V材料仍会暴露于代工厂的CMOS兼容工具而造成污染，这是不期望的。因此，集成基板的边缘需要另外的保护，以避免交叉污染问题，此可通过所提出的方法200有利地解决。特别地，所提出的方法200包括边缘刻蚀/修整所集成的基板边缘的一部分(例如，与边缘相距约5mm-约7mm)，且其后，沉积介电材料层210以替代被刻蚀的边缘部分，接着，在集成基板上实施CMP以便平面化。可选择地，若需要，随后还可以对经处理的集成基板进行背侧处理。
虽然已在附图及前述描述中详细地说明及描述了本发明，但这些说明和描述被认为是说明性或示例性的，而非限制性；本发明不限于所公开的实施例。所公开的实施例的其它变化可由本领域技术人员在实施本发明时了解及进行。
例如，在步骤252中，第二半导体材料层208的所有必要周围边缘(依据CMOS器件层204及第一半导体材料层206被移除的相对应边缘部分)，而非仅其一部分被移除。此外，在步骤258中被沉积在第二半导体材料层208的背面上的介电材料210可以为与在步骤254中所使用的介电材料不同的介电材料。进一步地，步骤256并非总是需要的，视情况而定，因此，步骤256对于所提出的方法200是可选择的。此外，需理解的是，在变化实施例中，第一半导体材料层206可以由多个III-V或其它半导体层(其为非CMOS兼容的)替换。可替代地，下述是可能的，即附加的不同半导体材料层(其为非CMOS兼容的)还可以与第一半导体材料层206(在其上方/下方)一起设置，但其仍夹置在CMOS器件层204与第二半导体材料层208之间。在该情况中，在步骤254中，所有那些附加层也将与第一半导体材料层206一起被介电材料210包封。
进一步地，在步骤252中，可替代地，可采用选择性刻蚀，以便沿周向刻蚀掉第一半导体材料层206的边缘，这也需要步骤254相对应的配合优化，以确保后续的完全包封得以实行。
此外，在执行步骤252之前(若使用RIE或ICP-RIE)被可移除地附着于CMOS器件层204上表面的晶圆掩模可以在实施步骤254期间被维持在CMOS器件层上，使得在沉积处理期间，介电材料210不会沉积于CMOS器件层204的上表面。其后，一旦步骤254完成时，可移除该晶圆掩模。需理解的是，此方法可能需要或不需要平面化，视要求而定。
更进一步地，在另一变体中，在执行步骤252之前(若使用RIE或ICP-RIE)被可移除地附着于CMOS器件层204上表面的晶圆掩模可以在完成步骤252之后且在执行步骤254之前被移除；然后，对于步骤254，在步骤254中，将旋涂式玻璃(SOG)材料作为介电材料210沉积于基板202上。需理解的是，此方法可能需要或不需要平面化，视要求而定。

Claims (21)

1.一种包封基板的方法，该基板具有至少下列层：CMOS器件层、不同于硅的第一半导体材料层、及第二半导体材料层，所述第一半导体材料为第III-V族半导体材料、或组合不同的III-V半导体材料而形成的材料，所述第一半导体材料层设置于所述CMOS器件层与所述第二半导体材料层之间，使得第一半导体材料层、CMOS器件层和第二半导体材料层的相邻边缘限定基板的周围边缘，所述方法包括：
(i)移除所述周围边缘的一部分，被移除的部分包括CMOS器件层的一部分和第一半导体材料层的一部分；以及
(ii)在所述基板上沉积介电材料以替代在步骤(i)中被移除的所述部分，以便包封至少所述CMOS器件层及所述第一半导体材料层，使得第一半导体材料层不被暴露。
2.如权利要求1所述的方法，其中，所述第III-V族半导体材料包括GaN、InGaP、AlGaAs、InGaAsP、InGaN、AlGaN、GaAs、Ge、或InGaAs。
3.如权利要求1或2所述的方法，其中，所述第二半导体材料包括硅或CMOS兼容材料。
4.如权利要求1或2所述的方法，其中，所述CMOS器件层包括基于绝缘体上硅的器件。
5.如权利要求1或2所述的方法，其中，移除所述周围边缘的一部分包括使用反应离子刻蚀、或感应耦合等离子体反应离子刻蚀来移除。
6.如权利要求5所述的方法，其中，在步骤(i)之前，所述方法进一步包括：
若使用反应离子刻蚀或感应耦合等离子体反应式离子刻蚀时，使用卡普顿胶带将晶圆掩模可移除地附着于所述CMOS器件层上。
7.如权利要求6所述的方法，其中，所述晶圆掩模由硅形成。
8.如权利要求1或2所述的方法，其中，移除所述基板的所述部分包括使用边缘修整来移除。
9.如权利要求1或2所述的方法，其中，在所述基板上沉积介电材料包括在与所述第一半导体材料层相对且与所述基板的水平轴线实质上平行的所述CMOS器件层的表面上沉积介电材料层，所述方法进一步包括：
(iii)使所述基板平面化以至少部分地移除沉积在所述CMOS器件层的表面上的所述介电材料层。
10.如权利要求9所述的方法，其中，使所述基板平面化包括使用化学机械式抛光来平面化。
11.如权利要求1或2所述的方法，其中，所述介电材料选自由氧化铝、氮化铝、二氧化硅、氮化硅、合成钻石及氮化硼所组成的组。
12.如权利要求1或2所述的方法，其中，在所述基板上沉积所述介电材料包括使用等离子体增强化学气相沉积来沉积。
13.如权利要求9所述的方法，其中，在步骤(iii)之后，所述方法进一步包括：
(iv)在与所述第一半导体材料层相对的所述第二半导体材料层的表面上沉积所述介电材料。
14.如权利要求9的方法，其中，在步骤(iii)或步骤(iv)之后，所述方法进一步包括：
(v)使所述基板退火以使所沉积的介电材料致密化。
15.如权利要求1或2所述的方法，其中，移除所述周围边缘的一部分包括部分地移除所述第二半导体材料层的边缘的一部分。
16.如权利要求6所述的方法，进一步包括：
在实施步骤(ii)期间，维持所述晶圆掩模附着在所述CMOS器件层上。
17.如权利要求6所述的方法，进一步包括：
在步骤(i)之后且在步骤(ii)之前移除所述晶圆掩模；以及
在步骤(ii)中将旋涂式玻璃材料作为介电材料沉积在所述基板上。
18.一种基板，包含至少下列层：
CMOS器件层，
不同于硅的第一半导体材料层，
第二半导体材料层，其中所述第一半导体材料为第III-V族半导体材料、或组合不同的III-V半导体材料而形成的材料，且所述第一半导体材料层设置于所述CMOS器件层与所述第二半导体材料层之间，使得第一半导体材料层、CMOS器件层和第二半导体材料层的相邻边缘限定基板的周围边缘，并且其中已经移除了所述基板的周围边缘的一部分，被移除的部分包括CMOS器件层的一部分和第一半导体材料层的一部分；并且
其中，在所述基板上沉积介电材料以替代被移除的部分，其中所述介电材料包封至少所述CMOS器件层及所述第一半导体材料层，使得第一半导体材料层不被暴露。
19.如权利要求18所述的基板，其中，所述第二半导体材料包括硅或CMOS兼容材料。
20.如权利要求18或19中任一项所述的基板，其中，所述CMOS器件层包括基于绝缘体上硅的器件。
21.如权利要求18或19所述的基板，其中，所述介电材料包括沉积在所述CMOS器件层的与所述第一半导体材料层相对的表面上并且与所述基板的水平轴基本平行的介电材料层，并且其中所述介电材料层通过使基板平面化被至少部分地移除。
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