KR20180048706A - 기판을 인캡슐레이션하는 방법 - Google Patents

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응 키안 케네스 리
추앙 셍 탄
유진 에이. 핏제랄드
비에트 쿠옹 응구옌
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난양 테크놀러지컬 유니버시티
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Abstract

기판(202)을 인캡슐레이션하는 방법(200)이 개시된다, 상기 기판은 적어도 다음의 층들을 가진다: CMOS 장치 층, 실리콘과 상이한 제1 반도체 물질의 층, 및 제2 반도체 물질의 층, -상기 제1 반도체 물질의 층은 상기 CMOS 층 및 상기 제2 반도체 물질의 층 중간에 배치되는-. 상기 방법은 (i) 가장자리들에서 상기 기판의 일부를 주변으로 제거하는 단계; 및 (ii) 적어도 상기 CMOS 장치 층 및 상기 제1 반도체 물질의 층을 인캡슐레이션하기 위해 단계 (i)에서 제거된 상기 일부를 대체하기 위한 상기 기판 상에 유전체 물질을 증착하는 단계를 포함한다. 관련된 기판이 또한 개시된다.

Description

기판을 인캡슐레이션하는 방법
본 발명은 기판을 인캡슐레이션하는 방법에 관한 것으로, 보다 구체적으로는 CMOS 호환성을 위해 기판을 인캡슐레이션하는 방법에 관한 것이다.
실리콘 보완형 금속-산화물-반도체(Silicon complementary metal-oxide-semiconductor, Si-CMOS)는 지난 50 년간 반도체 산업을 주도해 왔고, CMOS 트랜지스터 장치의 무어의 법칙 스케일링(Moore's Law scaling)의 적용을 통해 집적회로들(integrated circuits (ICs)) 및 마이크로일렉트로닉스(microelectronics)의 지속적이고 중요한 기술적 진보를 이끌었다. 그러나, 오늘날 대부분의 진보된 CMOS 장치는 원자 수준의 크기의 지점으로 줄어들고, 경제학 및 물리학이 더 의미있는 스케일링을 배제하는 지점에 빠르게 접근하고 있다. 따라서, 임의의 미래 IC 성능은 다른 접근법들을 이용하여 달성될 필요가 있는데, 실리콘 보다 더 나은 전기적 및 광학적 특성들을 가지는 화합물 반도체(예를 들어, III-V족 반도체들 및 기타 등등)과 같은 하이브리드 장치들을 생산하기 위한 새로운 반도체 물질들을 사용하는 것이 가장 유망한 것 중 하나다. 새로운 물질들을 이용하기 위해 가장 유익한 방법은 실리콘을 완전히 대체하는 것이 아닌 집적 회로의 특정 기능적인 부분들의 제조를 위해 각각의 물질을 채택하는 것이다. 예를 들어, Si-CMOS의 높은 집적 밀도(high integration density)는 디지털 처리(digital processing) 및 논리 응용분야들(logic applications)을 위해 의도되는 기능적인 부분들을 생산하기 위해 이상적이지만, 다양한 III-V 족 물질들은 광전자 및 RF/무선 응용분야들(optoelectronic and RF/wireless applications)을 위해 의도된 기능적인 부분들을 제조하는데에 매우 적합하고, 높은 에너지 저장 밀도 Li기반 물질들(high energy-storage density Li-based materials)은 집적된 마이크로 배터리들(micro-batteries)을 생산하는데 최적이다. 따라서, 회로들의 상이한 기능적 부분들이 최소한의 칩 공간(minimal chip footprint)을 차지하면서, 매끄럽고 효율적으로 함께 작동할 수 있도록 상이한 유형들의 물질들을 모노리식하게(monolithically) 집적하는 것이 과제다.
실질적인 모놀리식 집적은 표준 CMOS 제조 공정(즉, 오염 없이(no contamination))을 포함하는 상업적인 CMOS 제조 설비들에서 CMOS 회로들 내에 처리될 상이한 물질들을 요구한다. 이것은, 지난 몇 십년 간의 막대한 투자로 인해 CMOS 산업 및 기반 시설(infrastructure)이 다른 유형들의 전자 물질들에 비해 동등하게 가장 발전하고 진보했기 때문이다. 그 결과, 이것은 전형적으로 CMOS 오염물들로 간주되는(그리고 때때로, 매우 특정한 상황에서, 실제인 것으로 간주되는) 일반적으로 비-CMOS 물질들(non-CMOS materials)이 CMOS 호환 도구들(CMOS compatible tools)에 의해 처리되는 동안에 식각되거나 노출되지 않아야 할 것을 요구한다.
이와 관련하여, CMOS와 III-V 족 물질들 사이의 교차 오염의 방지에 관한 문헌의 최근의 보고가 있는데, 해법은, 도 1에서 볼 수 있듯이, 선택적으로 III-V족 층들(LED의)을 성장시키고 III-V족 물질들을 실리콘의 얇은 층으로 캡핑(cap)하는 것이다. LED의 하부 접촉은 도 1에 도시된 바와 같이, SOLES(silicon-on-lattice-engineered) 웨이퍼(wafer, 100)의 100% 게르마늄(Ge) 캡을 통해 접근된다.
그러나, 비-CMOS 층들이 Si-CMOS 층(들) 위 또는 아래로 옮겨지는 경우, 비-CMOS 물질들(층들의)는 관련된 웨이퍼들의 가장자리들(edges of the associated wafers)에 여전히 잠재적으로 노출될(potentially be exposed) 수 있는데, 이는 SOLES 웨이퍼(100)의 경우와 비슷하게, 비-CMOS 영역들이 산화물 우물들(oxide wells) 내에 갇히지(confined) 않기 때문이다.
본 발명의 하나의 목적은 그러므로 선행 기술의 적어도 하나의 문제점을 해결하고 및/또는 당 기술에 유용한 선택을 제공하는 것이다.
제1 양태에 따르면, 적어도 다음의 층들을 가지는 기판을 인캡슐레이션하는 방법이 제공될 수 있다: CMOS 장치 층, 실리콘과 상이한 제1 반도체 물질의 층, 및 제2 반도체 물질의 층, -상기 제1 반도체 물질의 층은 상기 CMOS 장치 층 및 상기 제2 반도체 물질의 층 중간에 배치되는-. 상기 방법은: (i) 가장자리들에서 상기 기판의 일부를 주변으로 제거하는 단계; 및 (ii) 적어도 상기 CMOS 장치 층 및 상기 제1 반도체 물질의 층을 인캡슐레이션하기 위해 단계 (i)에서 제거된 상기 일부를 대체하기 위한 상기 기판 상에 유전체 물질을 증착하는 단계를 포함한다.
유익하게, 상기 제안된 방법은 CMOS 장치 층 및 상기 기판의 제1 반도체 물질(비-CMOS이고 및 실리콘과 상이한)의 층이 인캡슐레이션 되도록 할 수 있어서, 상기 기판이 나중에 백엔드 공정 동안 반도체 파운드리들(semiconductor foundries)로 돌아갈 때 상기 제1 반도체 물질의 층이 파운드리들에서 CMOS 호환 도구들을 오염시키도록 노출되지 않을 것이다.
바람직하게, 상기 제1 반도체 물질은 III-V 족 반도체 물질, 또는 상이한 III-V 족 반도체 물질들의 결합으로부터 형성된 물질을 포함할 수 있다.
특히, 상기 III-V 족 반도체 물질은 GaN, InGaP, AlGaAs, InGaAsP, InGaN, AlGaN, GaAs, Ge, 또는 InGaAs를 포함할 수 있다.
바람직하게, 상기 제2 반도체 물질은 실리콘, 또는 CMOS 호환 물질을 포함할 수 있다.
바람직하게, 상기 CMOS 장치 층은 실리콘-온-인슐레이터(silicon-on-insulator) 기반 장치들을 포함할 수 있다.
바람직하게, 상기 기판의 상기 일부를 주변으로 제거하는 단계는 제거를 위해 반응성 이온 식각(reactive-ion etching), 또는 유도 결합 플라즈마 반응성 이온 식각(inductively coupled plasma reactive-ion etching)을 이용하는 단계를 포함할 수 있다.
바람직하게, 단계 (i) 이전에, 상기 방법은 반응성 이온 식각, 또는 유도 결합 플라즈마 반응성 이온 식각이 사용되는 경우, 캡톤 테이프(kapton tape)를 이용하여 상기 CMOS 장치 층 상에 웨이퍼 마스크(wafer mask)를 제거 가능하게 부착(removably attaching)하는 단계를 더 포함할 수 있다.
바람직하게, 상기 웨이퍼 마스크는 실리콘으로 형성될 수 있다.
바람직하게, 상기 기판의 상기 일부를 주변으로 제거하는 단게는 상기 제거를 위해 엣지 트리밍(edge trimming)을 이용하는 단계를 포함할 수 있다.
바람직하게, 상기 기판 상에 상기 유전체 물질을 증착하는 단계는 상기 제1 반도체 물질의 층에 대향하고, 상기 기판의 상기 수평 축에 실질적으로 평행한 상기 CMOS 장치 층의 표면 상에 상기 유전체 물질의 층을 증착하는 단계를 포함할 수 있고, 상기 방법은: (iii) 상기 CMOS 장치 층의 상기 표면 상에 증착된 상기 유전체 물질의 상기 층을 적어도 부분적으로 제거하기 위해 상기 기판을 평탄화하는 단계를 더 포함할 수 있다.
바람직하게, 상기 기판을 평탄화하는 단계는 상기 평탄화를 위해 화학 기계적 연마를 이용하는 단계를 포함할 수 있다.
바람직하게, 상기 유전체 물질은 알루미늄 옥사이드(aluminium oxide), 알루미늄 나이트라이드(aluminium nitride), 실리콘 다이옥사이드(silicon dioxide), 실리콘 나이트라이드(silicon nitride), 합성 다이아몬드(synthetic diamond) 및 보론 나이트라이드(boron nitride)로 구성된 그룹으로부터 선택될 수 있다.
바람직하게, 상기 기판 상에 상기 유전체 물질을 증착하는 단계는 상기 증착을 위해 플라즈마 강화 화학 기상 증착(plasma-enhanced chemical vapour deposition)을 이용하는 단계를 포함할 수 있다.
바람직하게, 단계 (iii)에 이어서, 상기 방법은 (iv) 상기 제1 반도체 물질의 층에 대향하는 상기 제2 반도체 물질의 층의 표면 상에 상기 유전체 물질을 증착하는 단계를 더 포함할 수 있다.
바람직하게, 단계 (iii) 또는 (iv)에 이어서, 상기 방법은 (v) 상기 증착된 유전체 물질을 조밀하게 하기 위해 상기 기판을 어닐링(annealing)하는 단계를 더 포함할 수 있다.
바람직하게, 상기 기판의 상기 일부를 주변으로 제거하는 단계는 상기 제2 반도체 물질의 층의 가장자리의 일부를 부분적으로 제거하는 단계를 포함할 수 있다.
바람직하게, 상기 방법은 단계 (ii)의 수행 동안에 상기 CMOS 장치 층 상에 상기 웨이퍼 마스크의 부착을 유지하는 단계를 더 포함할 수 있다.
바람직하게, 상기 방법은, 단계 (i)에 이어서, 및 단계 (ii) 이전에 상기 웨이퍼 마스크를 제거하는 단계; 및 단계 (ii)에서 상기 기판 상에 상기 유전체 물질로 스핀-온 유리 물질을 증착하는 단계를 더 포함할 수 있다.
제2 양태에 따르면, 적어도 다음의 층들을 포함하는 기판이 제공된다: CMOS 장치 층, 실리콘과 상이한 제1 반도체 물질의 층, 및 제2 반도체 물질의 층, -상기 제1 반도체 물질의 층은 상기 CMOS 장치 층 및 상기 제2 반도체 물질의 층 중간에 배치되는-. 적어도 상기 CMOS 장치 층 및 상기 제1 반도체 물질의 층은 유전체 물질에 의해 주변으로 인캡슐레이션되도록 배치된다.
바람직하게, 상기 제1 반도체 물질은 III-V 족 반도체 물질, 또는 상이한 III-V 족 반도체 물질들의 결합으로부터 형성되는 물질을 포함할 수 있다.
바람직하게, 상기 제2 반도체 물질은 실리콘, 또는 CMOS 호환 물질(CMOS-compatible material)을 포함할 수 있다.
바람직하게, 상기 CMOS 장치 층은 실리콘-온-인슐레이터 기반 장치들을 포함할 수 있다.
본 발명의 한 양태와 연관된 특징들이 본 발명의 다른 양태들에 또한 적용될 수 있음 명백하다.
본 발명의 이러한 및 다른 양태들은 이하에서 설명되는 실시예들을 참조하여 명백하고 명료해질 것이다.
본 발명의 실시예들은 첨부 도면들을 참조하여 이하에 개시된다.
도 1은 선행 기술에 따른 SOLES(silicon-on-lattice-engineered substrate) 웨이퍼 상에 달성된 모노리식 집적의 개략도를 나타낸다.
도 2는 도 2a 부터 2e를 포함하고, 일 실시예에 따른 기판을 인캡슐레이션하는 방법이다.
도 3은 반응성 이온 식각, 또는 유도 결합 플라즈마 이온 식각을 거친 이후에, 도 2의 기판의 가장자리의 주변 프로파일에 관련된 측정 결과를 나타낸다.
도 4는 유전체 물질의 층의 증착에 이어서, 도 2의 기판의 보우 프로파일(bow profile)과 연관된 측정 결과를 나타낸다.
도 5a 및 도 5b는 화학 기계적 연마(chemical mechanical polishing (CMP))를 거친 후에, 도 2의 기판의 가장자리 주변의 프로파일에 관한 각각의 확대도를 나타낸다.
도 6은 CMP를 거친 후에, 도 2의 기판의 보우 프로파일에 관한 측정 결과를 나타낸다.
도 7a 및 7b는 도 2의 방법을 이용하여 기판이 인캡슐레이션되기 전과 후에, SOI-III-V/Si 기판의 두 개의 선택된 위치들에서 갈륨(Ga), 인듐(In) 및 비소(As) 오염물들을 각각 묘사하는 그래프들을 나타낸다.
도 2는 일 실시예에 따른 CMOS 호환성을 위해 기판(202)을 인캡슐레이션하는 방법을 나타낸다. 기판(202)는 적어도 다음의 층들을 가진다: CMOS 장치층(204), 제1 반도체 물질의 층(실리콘과 상이하고 비-CMOS 호환성인), 및 제2 반도체 물질의 층(208). 제1 반도체 물질의 층(206)은 CMOS 장치 층(204) 및 제2 반도체 물질의 층(208) 중간에 배치된다. 탑-다운 관점에서, 기판의 층들(202)은: CMOS 장치 층(204), 제1 반도체 물질의 층(206), 및 제2 반도체 물질의 층(208)(기판(202)의 하부에 상주하는)과 같이 배치된다.
CMOS 장치 층(204)은 실리콘-온-인슐레이터(silicon-on-insulator (SOI)) 기반 장치들을 포함할 수 있다. 일부 예시들에서 이해될 수 있는데, CMOS 장치 층(204)(방법(200)의 단계(250)에 제공될 때)은, 반드시 그럴 필요는 없지만, CMOS 장치 층(204)를 보호하기 위해 그 상부 표면 상에, 예를 들어 보로포스포실리케이트(borophosphosilicate) 유리(도 2a에 도시되지 않음)의 형태로, 캡핑 유전체 층으로 미리 사전 캡핑될 수 있다. 캡핑 유전체 층은 또한 응용 분야들에 따라, 단계 254(비록 항상 필수는 아니지만)에 사용될 유전체 물질과 동일할 수 있다. 또한, 명확하게 하기 위해, CMOS 장치 층(204)의 정의는 SOI 기판의 단결정(single-crystal) Si 부분만을 언급한다. SOI 기판의 벌크(bulk)는 제거되어 제2 반도체 물질의 층(208)으로 대체된다. SOI 기판이 “매립-산화물(buried-oxide (BOX))” 층 위에 배치된 표준적으로 얇은(canonically a thin)(즉, 10nm에서 수 μm까지) 실리콘 단결정 층이고, 벌크 실리콘 기판(수백 μm 두께의)에 더 부착된다는 점이 주목되어야 한다. 따라서, CMOS 장치 층(204)은 의심을 피하기 위해 제조된 모든 CMOS 장치들(SOI 기판 상에), 및 BOX 층의 일부/전부를 포함하는 것으로 정의된다. 제1 반도체 물질은 III-V 족 반도체 물질, 또는 상이한 III-V 족 반도체 물질의 결합으로부터 형성된 물질을 포함한다. 특히, III-V 족 반도체 물질은 GaN, InGaP, AlGaAs, InGaAsP, InGaN, AlGaN, GaAs, Ge, InGaAs, GaAs, InSb, AlSb, AlP, GaP, AlAs, GaAs, InP, InAs, GaAb, AlSb, InSb, GaN, InN, AlN 또는 그들의 조성물 등을 포함한다. 하지만, 이것은 제한으로 해석되어서는 안된다; 실제로 비 III-V 족 물질들(즉, 비-CMOS 또는 실리콘과 상이한)은 제1 반도체 물질로 사용될 수 있는 CMOS 장치 층(204)에 가깝게 증착될 수 있는 임의의 다른 비-CMOS 물질도 가능하다. 특정 예에서, 제1 반도체 물질의 층(206)은 또한, 예를 들어, 고-전자-이동도 트랜지스터(high-electron-mobility transistor (HEMT))의 완성된 장치 형태로 제공될 수 있다.
반면에, 제2 반도체 물질은 실리콘, 또는 CMOS-호환 물질을 포함한다. 그러므로, (특정 실시예들에서) 기판(202)은 집적된 패턴된 SOI-InGaAs/GaAs/Ge/Si 기판 또는 패턴된 SOI-GaN/Si 기판(어느 경우에도, SOI-III-V/Si 기판으로 집합적으로 언급될 수 있는)의 형태일 수 있다. 기판(202)의 특정 구조 및 기판(202)을 제조하는 관련 방법은 PCT 공보 번호: WO 2016/007088에 이미 개시되어 있고, 관심 있는 독자는 원한다면 이러한 측면들의 더 자세한 내용을 위해 상기 PCT 공보를 참조할 수 있다. PCT 공부 번호, WO 2016/007088, 의 내용들은 또한 그 전체로 여기에 참조로 통합된다. 간략히 강조하기 위해, 기판(202)(단계 250에서 제공되는)은 WO 2016/007088에 개시된 도 2e에서의 마지막 기판(270)과 동등하고, WO 2016/007088의 도 2e에서 BOX 층(254) 및 유전체 물질의 층(262)은 단순화를 위해 여기서 도 2a의 기판(202)에 나타나지 않았다. 양호한 순서를 위해서, 도 2에서 CMOS 장치 층(204), 제1 반도체 물질의 층(206), 및 제2 반도체 물질의 층(208)의 상대적인 치수들(relative dimensions)은 설명의 명료성을 위해서 단순하게 과장되어 있고, 실제 가능 치수들의 표현으로 해석되어서는 안된다는 점이 강조되어야 한다.
방법(200)은 단계 250(즉 도 2a)에서 기판(202)을 첫 번 째로 제공하는 것으로 시작하고, 다음 단계(252)(즉, 도 2b)에서 기판(202)의 일부가 가장자리들에서 주변으로 제거된다. 특히, 이 예시에서, 제거될 CMOS 장치 층(204), 및 제1 반도체 물질의 층(206)의 주변의 가장자리 대한 물질의 양은 처리 가장자리의 배제들(exclusions)을 고려할 필요를 염두에 두어 가능한 낮게 유지되고, 이는 원래 가장자리로부터 약 3mm 에서 8mm의 물질의 제거를 의미하고, 도 2b에 도시된 것처럼, 제2 반도체 물질의 층(208)의 주변의 가장자리의 일부만이 동일한 두께로 제거된다. 이것은 단계 252에서 처리되는 제2 반도체 물질의 층(208)의 섹션이 주변의 제거 공정을 거치지 않은 제2 반도체 물질의 층(208)의 인접 섹션(adjoining section)에 비교하여 더 작은 둘레를 가지고 있다는 것을 의미한다. 단계 252에서 제거되지 않은 제2 반도체 물질의 층(208)의 남은 일부는 아래에서 보듯이, 다음 단계 254에서 증착될 유전체 물질의 층(210)을 지지하는 기초로서의 역할을 할 것이다. 단계 250은 방법(200)의 선택적인 단계임이 명확하다. 이와 관련하여, 기판(202)의 일부를 주변으로 제거하는 것은 반응성 이온 식각(reactive-ion etching (RIE)), 유도 결합 플라즈마(inductively coupled plasma (ICP)) RIE, 또는 원한다면 엣지 트리밍(edge trimming)을 이용하는 것을 포함할 수 있다. 물론, 가장 자리에서 기판(202)의 일부를 제거하는 것은 적어도 CMOS 장치 층(204), 및 제1 반도체 물질의 층(206)의 원래 둘레 크기를 어느 정도 감소시킨다. 또한, 만약 RIE 또는 ICP-RIE가 사용되는 경우, 웨이퍼 마스크(도시되지 않음)는 단계 252를 실행하기 전에 캡톤 테이프를 이용하여 CMOS 장치 층(204)의 표면 상부에 제거 가능하게 부착될 수 있다. 사용되는 웨이퍼 마스크는 조금 더 작은 직경(예를 들어 190mm)이 되고, 실리콘으로 형성된다. 웨이퍼 마스크는 식각이 수행될 때, CMOS 장치 층(204)의 상부 표면을 보호하지만, 식각이 완료되었을 때 제거된다.
추가적인 단계 254(즉, 도 2c)에서, 유전체 물질의 층(210)은 적어도 CMOS 장치 층(204) 및 제1 반도체 물질의 층(206)을 인캡슐레이션하기 위해 단계 252에서 제거된 일부를 대체하기 위해 기판(202) 상에 증착된다(예를 들어, 플라즈마 강화 화학 기상 증착 plasma-enhanced chemical vapour deposition (PECVD), 다른 적합한 CVD 기술들, 또는 스퍼터링 기술들을 이용하여). 증착될 유전체 물질(210)의 두께는 의도된 응용 분야들의 요구에 의존하고, 단계 252에서 제거된 기판(202)의 일부보다 더 큰/더 작은 두께로 유연하게 증착될 수 있다. CMOS 장치 층(204) 상의 캡핑 유전체 층(만약 제공된다면)의 원래 존재하는 두께(originally-present thickness)가 보존(preserved)된다면, 평탄화(planarization) 동안 유전체 물질(210)의 일부가 사라질 수 있기 때문에, 더 큰 두께의 유전체 물질(210)이 증착될 필요가 있다. 반면, 원래 존재하는 캡핑 유전체 층(만약 제공된다면)은 일부 경우에 평탄화 관련 “손실”을 고려하도록 배치될 수 있기 때문에, 더 작은 양의 유전체 물질(210)이 또한 증착될 수 있다. 따라서, 단계 254에서 얼마나 많은 유전체 물질(210)이 증착될지에 대해 유연성이 있다. 이것은 따라서, 기판(202)을 둘레로 말해서, 원래 크기로 회복시킨다. 공정 중에, CMOS 장치 층(204)의 상부 표면은 유전체 물질의 층(210) 그 자체로 또한 증착된다. 유전체 물질(210)은 (예를 들어) 알루미늄 옥사이드(Al2O3), 알루미늄 나이트라이드(AlN), 실리콘 다이옥사이드(SiO2), 실리콘 나이트라이드(SiN), 합성 다이아몬드 또는 보론 나이트라이드(BN)일 수 있다. 단계 254에서(즉, 도 2d), 기판(202)은 평탄화되어(예를 들어 화학 기계적 연마(chemical mechanical polishing (CMP))를 이용하여) 단계 254가 수행될 때, CMOS 장치 층(204)의 상부 표면 상에 증착된 유전체 물질(210)을 적어도 부분적으로 제거한다. 더 구체적으로, 이것은 CMOS 장치 층(204)의 상부 포면을 노출 시키는 것이다. - 이경우, 상부 표면은 제1 반도체 물질의 층(206)에 대향하고 기판(202)의 수평 축에 실질적으로 평행하는, CMOS 장치 층(204)의 표면으로 정의될 수 있다.
선택적인 단계 258(즉, 도 2e)에서, 유전체 물질(210)은 또한 제1 반도체 물질의 층(206)에 대향(opposes)하는 제2 반도체 물질의 층(208)의 후면 상에 증착된다. 단계 258은 또한, “후면 측(back-side)” 처리로 지칭될 수 있고, 후면 유전체가 존재할 것을 요구하는 특정 CMOS 공정 흐름들을 가진 기판(202)의 호환성을 보장하기 위해 수행된다(단계 258에서의 처리에 후속하여). 게다가 단계 256 또는 258 이후에, 기판(202)은 후속 공정에서 수행될 수 있는 습식-화학 식각(wet-chemical etching)에 저항을 높이기 위해서 기판(202) 상에 증착된 유전체 물질을 조밀화(densify)하도록 어닐링될(annealed) 수 있다.
도 3은 단계 252에서 RIE 또는 ICP-RIE를 거친 후에, 기판(202)의 가장자리의 주변 프로파일에 관련된 측정결과(300)를 나타낸다. 도시된 바와 같이, 이 실시예에서 기판(202)의 가장자리의 물질의 약 6 μm 의 수직 깊이가 식각된다(CMOS 장치 층(204), 제1 반도체 물질의 층(206) 및 제2 반도체 물질의 층(208)으로부터 총괄하여). 측정 결과(300)를 획득하기 위해 실험에서 사용된 기판(202)의 두께는 약 730 μm 이지만, 확실히 임의의 방식으로 방법(200)의 적용을 제한하지 않는 것으로 이해되어야 한다. 따라서, 상술한 것과 같이 대략적으로 6 μm의 유전체 물질(210)이 대체물(replacement)로 기판(202)(단계 254에서) 상에 증착된다.
도 4는 단계 254에서 유전체 물질(210)을 증착하는 것에 이어서, 기판(202)의 보우 프로파일(bow profile)과 관련한 측정 결과(400)를 나타낸다. 측정된 바와 같이, (처리된) 기판(202)의 보우(bow)는 도 4에서 나타난 바와 같이 약 14 μm이다. 앞에서 설명된 바와 같이, 단계 256에서 기판(202)을 평탄화하기 위해서, CMP가 사용될 수 있고, 이 경우에, CMP 레시피(recipe)는 기판(202)의 중앙에서 기판(202)의 가장자리들 보다 더 많은 물질을 제거하도록 조절된다. CMP를 수행한 후에, 기판(202)의 가장자리 주변에서 획득된 스텝 프로파일은 도 5a 및 도 5b의 확대된 다이어그램(500, 550)에 각각 나타난다. 웨이퍼 마스크의 가장자리가 있는 위치에 딥(dip)이 있는 것이 도 5b로부터 관찰될 수 있는데, 그 이유는 이 영역의 주변이 더 높은 식각 비율(higher etch rate)을 가지기 때문이다. 스핀 온 유리(spin on glass (SOG))를 이용함으로써, 문제는 보다 나은 충진 능력(filling capability)으로 해결될 수 있다. 게다가, CMP를 거친 후의 기판(202)의 보우 프로파일은 도 6의 측정결과(600)에 나타난다. 도 6으로부터 기판(202)은 후속 공정들의 모든 공정 도구들에 대해 허용가능한 수치로 고려되는 14 μm(도 4의 결과(400)에서 미리 측정된 바와 같이)로부터 크게 변하지 않는다고 결정된다.
전반사 X선 형광 스펙트로스코피(Total Reflection X-ray Fluorescence (TXRF) spectroscopy)은 제안된 방법(200)을 이용하는 인캡슐레이션 전과 후의 기판(202) 상의 III-V 족 물질 오염들의 수준을 측정하는데 사용된다. 이와 관련하여, 도 7a 및 7b는 방법(200)을 통한 공정 이전 및 이후에, 기판(202)의 두 개의 상이한 위치들에서 측정된 갈륨(Ga), 인듐(In) 및 비소(As) 오염물을 도시하는 각각의 그래프들(700, 702)를 나타낸다. 도 7a 및 7b에 도시된 바와 같이, III-V 족 물질들 오염물들은 인캡슐레이션 수행 후에 약 1010 내지 1011 atoms/cm2 사이의 크기로 두 차수(two-orders)만큼 감소된다. 이와 별개로, 핀홀들(pin-holes) 및 비결합된(un-bonded) 영역들은 또한 처리된 기판(202) 상에서 관측되고, 이는 관측된 더 높은 오염을 설명할 수 있다. 이러한 문제들(즉, 핀홀들 및 비 결합된 영역들)을 바르게 해결함으로써, III-V 족 물질들에 의한 오염들이 더 낮아질 수 있다고 예상된다. IMEC 사양(specification)에 따르면, 바람직한 오염 수준들은 이상적으로 1011 atoms/cm2 보다 낮아야 하고, 이 기준은 처리를 위해 제안된 방법(200)을 이용하여 달성될 수 있다고 믿어진다.
상술된 바와 같이, PCT 공보 번호: WO 2016/007088는 CMOS 및 비 CMOS 물질들(예를 들어, Si-CMOS 및 III-V 족 물질들 각각)이 개별적으로 처리된 다음, 이중 층 전사(double layer transfer (DLT)) 공정을 이용한 집적된 기판을 형성하기 위해 함께 결합되는 것을 가능케 하는 것을 개시한다. 이것은 그러나, 집적된 기판들은 여전히 백엔드 공정(예를 들어, Si-CMOS 및 HEMT를 함께 연결하는)을 위해 반도체 파운드리들로 반환되어야할 필요가 있기 때문에, 단지 부분적으로만 문제(장치에서 CMOS 및 비 CMOS 물질들을 집적하는 것과 연관된)를 해결한다.
백엔드 공정 동안에, 집적된 웨이퍼의 가장자리의 III-V 족 물질들은 오염을 야기하는 파운드리들(foundries)에서 CMOS 호환 도구들에 여전히 노출될 수 있고, 이는 의도치 않은 것이다. 따라서, 제안된 방법(200)에 의해 유리하게 해결될 수 있는 교차 오염 문제(cross-contamination issue)를 방지하기 위해 집적된 기판의 가장자리에 추가적인 보호가 요구된다. 특히, 제안된 방법(200)은 집적된 기판의 가장자리의 일부(예를 들어, 가장 자리로부터 약 5-7 mm)를 가장자리 식각/트리밍(edge etching/trimming)하는 것, 그 후에, 식각된 가장자리 부분을 대체하기 위해 유전체 물질(210)의 층을 증착하는 것, 평탄화를 위해 집적된 기판 상에 CMP를 수행하는 것을 포함한다. 선택적으로, 필요하다면 처리된 집적된 기판 상에 후면 처리가 또한 수행될 수 있다
본 발명은 도면들 및 앞선 설명에서 상세하게 설명되고 도시되었지만, 그러한 예시 및 설명들은 예시 또는 예시적인 것으로 고려되어야하고 제안적이지않다; 본 발명은 개시된 실시예들에 한정되지 않는다. 개시된 실시예들에 다른 변형들은 청구된 발명을 실시하는 해당 기술 분야의 통상의 기술자에게 이해되고 영향을 받을 수 있다.
예를 들어, 단계 252에서, 단지 그 일부만이 아니라, 모든 필요한 제2 반도체 물질의 층(208)의 주변의 가장자리가 제거된다(CMOS 장치 층(204), 및 제1 반도체 물질의 층(206)을 위해 제거된 대응하는 가장자리 부분에 따라서). 또한, 단계 258에서 제2 반도체 물질의 층(208)의 후면 상에 증착된 유전체 물질(210)은 단계 254에서 사용된 것과 상이한 유형일 수 있다. 또한, 단계 256은 항상 요구되는 것은 아니고, 상황들에 의존하고, 따라서 단계 256은 제안된 방법(200)에 선택적이다. 게다가, 제1 반도체 물질의 층(206)은 변형된 실시예들에서, 복수의 III-V 족 또는 다른 반도체 층들(비 CMOS 호환성인)에 의해 대체될 수 있는 것으로 이해된다. 대안으로, 추가적인 상이한 반도체 물질들의 층들(비 CMOS 호환적인)은 제1 반도체 물질의 층(206)과 함께(상부/하부에) 배치될 수 있지만, 여전히 CMOS 장치 층(204)과 제2 반도체 물질의 층(208) 사이에 끼어(sandwiched)있다. 이러한 경우에, 모든 이러한 추가적인 층들은 또한 제1 반도체 물질의 층(206)과 함께, 단계 254에서 유전체 물질로 인캡슐레이션되어야 한다.
또한, 단계 252에서, 선택적 식각은 가장자리에서 제1 반도체 물질(206)의 층을 주변으로 식각(circumferentially etch)하기 위해 대안적으로 채용될 수 있고, 이는 또한 이어서 수행될 완전한 인캡슐레이션을 보장하기 위한 단계 254의 상응하는 협력 최적화를 필요로한다.
게다가, 단계 252의 실행 이전에, CMOS 장치 층(204)의 상부 표면 상에 제거 가능하게 부착된 웨이퍼 마스크(만약 RIE 또는 ICP-RIE가 사용되는 경우)는 단계 254의 수행 동안에 CMOS 장치 층 상에 유지될 수 있어서, 유전체 물질(210)은 증착 공정 동안에 CMOS 장치 층(204)의 상부 표면 상에 증착되지 않을 것이다. 그 후, 단계 254가 완료되면, 웨이퍼 마스크는 제거될 수 있다. 요구 조건들에 따라 평탄화가 이 접근법에 요구되거나 요구되지 않을 수 있음을 이해해야 한다.
또한, 또 다른 변형에서, 단계 252의 실행 이전에(만약 RIE 또는 ICP-RIE가 사용된 경우), CMOS 장치 층(204)의 상부 표면 상에 제거 가능하게 부착된 웨이퍼 마스크는 단계 252를 완료하고 난 이후, 단계 254 이전에 제거될 수 있다; 그 후 단계 254 동안, 스핀-온 유리(spin-on glass (SOG)) 물질이 단계 254에서 기판(202) 상에 유전체 물질(210)로 증착된다. 요구들에 따라 평탄화(planarization)는 이 접근법에서 요구되거나 요구되지 않을 수 있는 것으로 이해되어야 한다.

Claims (22)

  1. 적어도 다음의 층들: CMOS 장치 층, 실리콘과 상이한 제1 반도체 물질의 층, 및 제2 반도체 물질의 층, -상기 제1 반도체 물질의 층은 상기 CMOS 층 및 상기 제2 반도체 물질의 층 중간에 배치되는-,
    을 가지는 기판을 인캡슐레이션하는 방법에 있어서,
    (i) 가장자리들에서 상기 기판의 일부를 주변으로 제거하는 단계; 및
    (ii) 적어도 상기 CMOS 장치 층 및 상기 제1 반도체 물질의 층을 인캡슐레이션하기 위해 단계 (i)에서 제거된 상기 일부를 대체하기 위한 상기 기판 상에 유전체 물질을 증착하는 단계
    를 포함하는 방법.
  2. 제1항에 있어서,
    상기 제1 반도체 물질은 III-V 족 반도체 물질, 또는 상이한 III-V 족 반도체 물질들의 결합으로부터 형성되는 물질을 포함하는
    방법.
  3. 제2항에 있어서, 상기 III-V 족 반도체 물질은 GaN, InGaP, AlGaAs, InGaAsP, InGaN, AlGaN, GaAs, Ge, 또는 InGaAs
    를 포함하는 방법.
  4. 제1항 내지 제3항에 있어서,
    상기 제2 반도체 물질은 실리콘, 또는 CMOS 호환 물질을 포함하는
    방법.
  5. 제1항 내지 제4항에 있어서,
    상기 CMOS 장치 층은 실리콘-온-인슐레이터 기반의 장치들을 포함하는
    방법.
  6. 제1항 내지 제5항에 있어서,
    상기 기판의 상기 일부를 주변으로 제거하는 단계는 제거를 위해 반응성 이온 식각, 또는 유도 결합 플라즈마 반응성 이온 식각을 이용하는 단계
    를 포함하는 방법.
  7. 제6항에 있어서,
    상기 단계(i)에 이전에,
    반응성 이온 식각, 또는 유도 결합 플라즈마 반응성 이온 식각이 사용되는 경우, 캡톤 테이프를 이용하여 상기 CMOS 장치 층 상에 웨이퍼 마스크를 제거 가능하게 부착하는 단계
    를 더 포함하는 방법.
  8. 제7항에 있어서,
    상기 웨이퍼 마스크는 실리콘으로 형성되는
    방법.
  9. 제1항 내지 5항에 있어서,
    상기 기판의 상기 일부를 주변으로 제거하는 단계는 제거를 위해 엣지 트리밍을 이용하는 단계
    를 포함하는 방법.
  10. 제1항 내지 제9항에 있어서,
    상기 기판상에 상기 유전체 물질을 증착하는 단계는 상기 제1 반도체 물질의 층에 대향하고, 상기 기판의 상기 수평 축에 실질적으로 평행한 상기 CMOS 장치 층의 표면 상에 상기 유전체 물질의 층을 증착하는 단계를 포함하고,
    (iii) 상기 CMOS 장치 층의 상기 표면 상에 증착된 상기 유전체 물질의 상기 층을 적어도 부분적으로 제거하기 위헤 상기 기판을 평탄화하는 단계
    를 더 포함하는 방법.
  11. 제10항에 있어서,
    상기 기판을 평탄화하는 단계는 상기 평탄화를 위해서 화학 기계적 연마를 이용하는 단계
    를 포함하는 방법.
  12. 제1항 내지 제11항에 있어서,
    상기 유전체 물질은 알루미늄 옥사이드, 알루미늄 나이트라이드, 실리콘 다이옥사이드, 실리콘 나이트라이드, 합성 다이아몬드 및 보론 나이트라이드로 구성되는 그룹으로부터 선택되는
    방법.
  13. 제1항 내지 제12항에 있어서,
    상기 기판 상에 상기 유전체 물질을 증착하는 단계는 상기 증착을 위해 플라즈마 강화 화학 기상 증착을 이용하는 단계
    를 포함하는 방법.
  14. 제10항에 있어서,
    단계 (iii)에 이어서,
    (iv) 상기 제1 반도체 물질의 층에 대향하는 상기 제2 반도체 물질의 층의 표면 상에 상기 유전체 물질을 증착하는 단계
    를 더 포함하는 방법.
  15. 제10항 또는 제14항에 있어서,
    단계 (iii) 또는 (iv)에 이어서,
    (v) 상기 증착된 유전체 물질을 조밀하게 하기 위해 상기 기판을 어닐링하는 단계
    를 더 포함하는 단계
  16. 제1항 내지 제15항에 있어서,
    상기 기판의 상기 일부를 주변으로 제거하는 단계는 상기 제2 반도체 물질의 층의 상기 가장자리의 일부를 부분적으로 제거하는 단계
    를 포함하는 방법.
  17. 제7항에 있어서,
    단계 (ii)의 수행 동안에 상기 CMOS 장치 층 상에 상기 웨이퍼 마스크의 부착을 유지하는 단계
    를 더 포함하는 방법.
  18. 제17항에 있어서,
    단계(i)에 이어서, 및 단계 (ii) 이전에 상기 웨이퍼 마스크를 제거하는 단계; 및
    단계 (ii)에서 상기 기판 상에 상기 유전체 물질로 스핀-온 유리 물질을 증착하는 단계
    를 더 포함하는 방법.
  19. 적어도 다음의 층들:
    CMOS 장치 층;
    실리콘과 상이한 제1 반도체 물질의 층; 및
    제2 반도체 물질의 층, -상기 제1 반도체 물질의 층은 상기 CMOS 장치 층 및 상기 제2 반도체 물질의 층 중간에 배치되는-
    을 포함하는 기판에 있어서,
    적어도 상기 CMOS 장치 층 및 상기 제1 반도체 물질의 층은 유전체 물질에 의해 주변으로 인캡슐레이션되도록 배치되는
    기판.
  20. 제19항에 있어서,
    상기 제1 반도체 물질은 III-V 족 반도체 물질, 또는 상이한 III-V 족 반도체 물질들의 결합으로부터 형성되는 물질을 포함하는
    기판.
  21. 제19항 및 제20항에 있어서,
    상기 제2 반도체 물질은 실리콘, 또는 CMOS 호환 물질을 포함하는
    기판.
  22. 제 19항 내지 21항에 있어서,
    상기 CMOS 장치 층은 실리콘-온-인슐레이터 기반 장치들을 포함하는
    기판.
KR1020187007118A 2015-09-04 2016-08-31 기판을 인캡슐레이션하는 방법 KR102632041B1 (ko)

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