JP2011524083A - 漸進トリミング法 - Google Patents

漸進トリミング法 Download PDF

Info

Publication number
JP2011524083A
JP2011524083A JP2011511037A JP2011511037A JP2011524083A JP 2011524083 A JP2011524083 A JP 2011524083A JP 2011511037 A JP2011511037 A JP 2011511037A JP 2011511037 A JP2011511037 A JP 2011511037A JP 2011524083 A JP2011524083 A JP 2011524083A
Authority
JP
Japan
Prior art keywords
wafer
trimming
layer
thickness
width
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
JP2011511037A
Other languages
English (en)
Other versions
JP5319764B2 (ja
Inventor
ブローカート マルセル
ミゲット マリオン
モリナーリ セバスチャン
ネイレ エリック
Original Assignee
エス.オー.アイ.テック シリコン オン インシュレータ テクノロジーズ
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by エス.オー.アイ.テック シリコン オン インシュレータ テクノロジーズ filed Critical エス.オー.アイ.テック シリコン オン インシュレータ テクノロジーズ
Publication of JP2011524083A publication Critical patent/JP2011524083A/ja
Application granted granted Critical
Publication of JP5319764B2 publication Critical patent/JP5319764B2/ja
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/302Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to change their surface-physical characteristics or shape, e.g. etching, polishing, cutting
    • H01L21/304Mechanical treatment, e.g. grinding, polishing, cutting
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/76Making of isolation regions between components
    • H01L21/762Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers
    • H01L21/7624Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using semiconductor on insulator [SOI] technology
    • H01L21/76251Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using semiconductor on insulator [SOI] technology using bonding techniques
    • H01L21/76256Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using semiconductor on insulator [SOI] technology using bonding techniques using silicon etch back techniques, e.g. BESOI, ELTRAN
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
    • H01L25/50Multistep manufacturing processes of assemblies consisting of devices, each device being of a type provided for in group H01L27/00 or H01L29/00
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2225/00Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
    • H01L2225/03All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00
    • H01L2225/04All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers
    • H01L2225/065All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L2225/06503Stacked arrangements of devices
    • H01L2225/06513Bump or bump-like direct electrical connections between devices, e.g. flip-chip connection, solder bumps
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/0001Technical content checked by a classifier
    • H01L2924/0002Not covered by any one of groups H01L24/00, H01L24/00 and H01L2224/00

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • Computer Hardware Design (AREA)
  • Power Engineering (AREA)
  • Mechanical Treatment Of Semiconductor (AREA)
  • Solid State Image Pick-Up Elements (AREA)

Abstract

本発明は、第2のウェーハ(300)に接合された第1のウェーハ(200)を含み、第1のウェーハが面取りされた縁を有する構造(500)をトリミングする方法を提供する。この方法は、第1のウェーハ(200)の厚さ(e1)を含む第1の深さ(Pd1)、および第1のウェーハ(200)の縁から測定される第1の幅(ld1)にわたって実行される第1のトリミングステップ(S4)を含む。少なくとも第1のウェーハ(200)の厚さ(e1)を含む第2の深さ(Pd2)、および第1の幅(ld1)よりも小さい第2の幅(ld2)にわたる第2のトリミングステップ(S5)も実行される。

Description

本発明は、少なくとも1つの層を支持体上に転写(transfer)することによって製造された多層半導体構造ないし基板(多層半導体ウェーハとも言う)を製造する分野に関する。この転写された層(転写層)は、第2のウェーハまたは支持体上への第1のウェーハの分子接合(molecular bonding)によって形成され、接合後、第1のウェーハは一般に薄くされる。第1のウェーハはさらに、1つまたは複数の微小構成部品層を最終支持体上へ転写する必要がある構成部品の3次元(3D)集積化、および例えばバックライト型イメージングデバイス(back lit imaging device)を製造する際の回路転写の場合のように、構成部品(component)の全部もしくは一部、または複数の微小構成部品(microcomponent)を含むことがある。
転写層および支持体を形成するのに使用されるウェーハの縁は一般に、ウェーハの取扱いを容易にし、ウェーハの縁が突き出す場合に起こりうる縁の破損を防ぐ役目を果たす面取り部(chamfer)ないし縁丸め部(edge rounding)を有する。このような破損は、ウェーハ表面を汚染する粒子の供給源である。面取り部は、丸められかつ/または斜めに切られた形状を有することがある。
しかしながら、このような面取り部の存在は、支持体とウェーハの間のそれらの周縁における良好な接触を妨げる。その結果、転写層が支持基板に接合されていない、または適正に接合されていない周縁ゾーンが存在する。転写層のこの周縁ゾーンは無制御に破損しやすく、不要な破片または粒子で構造を汚染しやすいため、除去しなければならない。
したがって、面取り部がその上に広がる周縁ゾーンを除去するため、ウェーハが支持体に接合され、必要なウェーハのシンニング(thinning)を実行した後に、転写層がトリミング(trimming)される。トリミングは通常、本質的には機械的な機械加工によって、具体的には転写層の露出した表面から支持体までの研磨または研削によって実行される。
しかしながら、このようなトリミングは、転写層と支持体の間の接合界面と、転写層の内部の両方において、ピールオフ(peel−off)の問題を引き起こす。より正確には、接合界面では、ピールオフ問題が、層の周縁の近傍のあるゾーン上での転写層の層間剥離に対応し、この層間剥離はマクロ(macro)ピールオフと表現されることがある。面取り部が存在するため、層の周縁付近の接合エネルギーは相対的に小さい。その結果、この領域の研削によって、層と支持基板との接合界面において層の部分的な分離が起こる可能性がある。前記分離は、転写層が構成部品を含むときにより起こる確率が高い。接合界面を補強するため通常、接合後に実行される高温アニールは、転写層に構成部品が存在するときには構成部品がこのようなアニールの温度に耐えることができないため、使用されない。
さらに、層が、回路、コンタクトなどの構成部品、特に金属から形成されたゾーンを含むときには、研削によって、転写層に存在する構成部品のモチーフ(motif)のところに層間剥離が生じる可能性があり、この層間剥離はマイクロ(micro)ピールオフと表現されることがある。
このようなマクロおよびマイクロピールオフ現象は、トリミングステップ中に、構造内の発熱および/または機械的応力があるレベルを超えると起こる。転写層のトリミング全体を通じて、このレベルには頻繁に到達する。
本発明は、上述の欠点を解決するためになされたものであり、その目的とするところは、第2のウェーハに接合された第1のウェーハを含み、第1のウェーハが面取りされた縁を有する構造をトリミングする方法を提供することにある。
本発明は、第2のウェーハに接合された第1のウェーハを含み、第1のウェーハが面取りされた縁を有する構造をトリミングする方法であって、
・第1のウェーハの厚さを含む第1の深さにわたって実行される第1のトリミングステップであり、さらに、第1のウェーハの縁から所定の第1の幅にわたって実行される第1のトリミングステップと、
・少なくとも第1のウェーハの厚さを含む第2の深さにわたって実行される少なくとも1つの第2のトリミングステップであり、さらに、第1の幅よりも小さい第2の幅にわたって実行される第2のトリミングステップと
を含む方法によって、上述の欠点を解決する。
このように、第1のウェーハの縁のできるだけ近くで、所定の幅にわたって第1のトリミングステップを実行することによって、第1のウェーハの構成部品から比較的に離れている間に、第1のウェーハがアタック(attack)される。これにより、トリミングの強度が強いときであっても、すなわち第2のウェーハ内へかなり貫入するときであっても、構造内の発熱および/または応力は限定される。
さらに、第2のトリミングステップは、第1のウェーハの縁からより離れた距離のところで、すなわち構成部品の近くで実行されはするが、第2のトリミングステップ中の発熱および/または応力も限定される。実際、第1のトリミングステップ中に既に除去された部分のため、第2のトリミングステップ中に除去される材料は低減する。
その結果、本発明の方法の2つのトリミングステップは、少なくとも第1のウェーハを完全にトリミングすることができ、同時に、単一ステップのトリミング中には普通に見られるマクロおよびマイクロピールオフ現象を大幅に低減させることを意味する。
本発明の一態様によれば、第2のトリミングステップは、第1のトリミングステップが実行される第1の深さよりも小さいかまたは第1の深さに等しい第2の深さにわたって実行される。
本発明の他の態様によれば、第2のウェーハの厚さのうち第1のトリミングステップの間に除去される部分の厚さは10μm(マイクロメートル)から30μmである。
本発明の他の態様によれば、第2のウェーハの厚さのうち第2のトリミングステップの間に除去される部分の厚さは0から10μmである。
本発明の他の態様によれば、第1のトリミングステップは、2mm(ミリメートル)から10mm、好ましくは2mmから6mmの第1の幅にわたって実行され、第2のトリミングステップは、0.1mmから2mmの第2の幅にわたって実行される。
本発明はさらに、3次元複合構造を製造する方法であって、第1のウェーハの一方の面に構成部品の層を製造する少なくとも1つのステップと、第1のウェーハの構成部品の層を含む面を第2のウェーハ上に接合するステップと、本発明のトリミング法に従って、少なくとも第1のウェーハのトリミングを実行するステップとを含む方法を提供する。
本発明のトリミング法の使用は、ウェーハ間の接合界面と構成部品層の両方における層間剥離の危険をできるだけ小さくして2枚以上のウェーハを積み重ねることによって、3次元構造を製造することができることを意味する。構成部品層のうちの1つの層はイメージセンサを含むことができる。
トリミングする対象構造の上面図である。 本発明の一実施態様に基づくトリミング法の概略図である。 本発明の一実施態様に基づくトリミング法の概略図である。 本発明の一実施態様に基づくトリミング法の概略図である。 本発明の一実施態様に基づくトリミング法の概略図である。 本発明の一実施態様に基づくトリミング法の概略図である。 図2Aから2Eに示した方法中に実行されるステップの流れ図である。 本発明のトリミング法を使用した3次元構造の製造を示す概略図である。 本発明のトリミング法を使用した3次元構造の製造を示す概略図である。 本発明のトリミング法を使用した3次元構造の製造を示す概略図である。 本発明のトリミング法を使用した3次元構造の製造を示す概略図である。 本発明のトリミング法を使用した3次元構造の製造を示す概略図である。 本発明のトリミング法を使用した3次元構造の製造を示す概略図である。 図4Aから4Fに示した3次元構造の製造中に実行されるステップの流れ図である。 図4Dおよび4Eで使用されているグラインダの下面を示す図である。
本発明は一般に、分子接合によって、またはアノード接合(anodic bonding)、金属接合、接着剤を用いた接合などの他のタイプの接合によって一体に組み立てられた少なくとも2枚のウェーハを含む構造のトリミングに対して使用される。第1のウェーハには予め構成部品を形成しておくことが可能であり、第1のウェーハは次いで、支持体を構成する第2のウェーハに接合される。これらのウェーハは一般に、さまざまな直径、具体的には100ミリメートル(mm)、200mmまたは300mmの直径を有することができる円形の輪郭を有する。ここで使用する用語「構成部品」は、接合界面を補強する目的で通常使用される高温に対して敏感な、ウェーハの材料とは異なる材料を用いて製造された任意のタイプの素子を意味する。これらの構成部品は具体的には、電子構成部品の全部もしくは一部、または複数の電子微小構成部品を形成する、回路もしくはコンタクト、または高温にさらされた場合に損傷しもしくは破壊される可能性がある活性層などの素子に対応する。構成部品はさらに、ウェーハの膨張係数とは異なる膨張係数を有する材料を用いて製造され、高温で、ウェーハ内において、ウェーハを変形させ、かつ/またはウェーハに損傷を与える可能性があるさまざまな程度に膨張しやすい素子、モチーフまたは層に対応することがある。
言い換えると、第1のウェーハがこのような構成部品を含むとき、第1のウェーハは、接合後の高温アニールに耐えることができない。その結果、ウェーハ間の接合エネルギーは限定され、これにより、得られる構造は、前述の機械的トリミング中のマクロピールオフ現象に対して敏感になる。また、上で説明したとおり、トリミングはさらに、第1のウェーハ内の構成部品位置における層間剥離(第1のウェーハ内の構成部品を形成するスタック(stack)のうちの1つまたは複数のスタックの分離)に対応するマイクロピールオフを引き起こすことがある。
より一般的には、本発明は特に、高温接合アニールにかけることができない組み立てられた構造に対して使用され、さらに、異なる膨張係数を有するウェーハを組み立てることによって形成されたヘテロ構造(例えばシリコンオンサファイア、シリコンオンガラスなど)に対しても使用される。本発明はさらに、より標準のシリコンオンインシュレータ(SOI)型構造、すなわち2枚のウェーハがシリコンからなるSOI構造に対して使用することができる。このタイプの構造に関して、本発明は特に、10マイクロメートル(μm)超の層厚を有する構造の形成、または異なる性質の層のスタックを含む構造の形成に対して使用される。実際、知られている先行技術の技法を使用してトリミングを実行したとき、これらの構造は、トリミングステップ中に損傷しやすいことが観察されている。
この目的のため、本発明は、第1のウェーハの縁から漸進的にトリミングを実行することを提案する。より正確には、後により詳細に説明するように、本発明のトリミング法は、少なくとも2つのステップ、すなわちウェーハの縁のできるだけ近くで実行される第1のトリミングステップ、および第1のウェーハの縁からより離れた距離のところで実行される、すなわちウェーハの構成部品により近い部分にわたって実行される第2のトリミングステップで実行される。
図1は、直下の支持体(図示せず)に接合されたウェーハ10を含む構造15を示す上面図である。ウェーハ10は、「有効ゾーン(useful zone)」と呼ばれるゾーン14に形成された構成部品11を含み、有効ゾーン14は、ウェーハ10の縁10aと有効ゾーン14の境界との間の距離に対応する幅l3を有する環状除外部分を除くウェーハの表面の大部分を覆う。この環状排除部分は少なくとも、ウェーハの面取り部がその上に広がるゾーンを含む。この環状部分を、第1の環状ゾーン12と第2の環状ゾーン13とに分けることができる。幅l1を有する第1の環状ゾーン12はウェーハの縁10aに最も近いゾーンである。この第1のゾーン12上で、本発明の方法の第1のトリミングステップが実行される。この第1のゾーンは、構成部品11を含む有効ゾーン14から比較的に離れており、そのため、マクロまたはマイクロピールオフの危険を冒すことなく構造のトリミングを実行することができる。幅l1よりも小さい幅l2を有する第2の環状ゾーン13は、ウェーハの縁10aからより離れており、すなわち有効ゾーン14により近い。しかしながら、第1のトリミングステップの間に大量の材料が既に除去されているため、第2の環状ゾーン13の第2のトリミングステップ中の発熱および応力は限定的である。したがって、トリミング中に起こりうるマクロおよび/またはマイクロピールオフ現象は限定される。
第1のトリミングステップが実行される深さよりも小さい深さにわたってトリミングを実行することによって、第2のトリミングステップ中の発熱および応力をさらに低減させることができる。
トリミング中の発熱および応力をさらに限定するために、本発明の方法を、2つよりも多くのステップ、例えば3つまたは4つのトリミングステップで実行することもできる。このような状況では、連続するそれぞれのトリミングステップが、直前のトリミングステップの幅よりも小さいかまたは同一の幅で実行される。それぞれのステップのトリミングの深さは、限定はされないが、直前のトリミングステップの深さよりも小さいことが好ましい。
次に、トリミング法の一実施態様を、図2Aから2Eおよび図3を参照して説明する。
図2Aに示すように、トリミングする対象である構造100は、図1のウェーハと同じタイプの第1のウェーハ101と、例えばシリコンから形成された第2のウェーハ102とを組み立てることによって形成される。ここでは、第1のウェーハ101と第2のウェーハ102とが同じ直径を有する。しかしながら、これらのウェーハが異なる直径を有することもできる。ここで説明する例では、組立てが、当業者によく知られている分子接合技法を使用して実行される。分子接合の原理は、2つの表面を直接に、すなわち特定の接合材料(接着剤、ロウ、はんだなど)を使用することなく接触させることに基づくことに留意されたい。このような操作では、接合する表面が十分に滑らかであり、粒子または汚染物質を含まないこと、およびそれらの表面が互いに、接触を開始することを可能にする十分な距離、一般に数ナノメートル未満の距離に近づけられることが要求される。このような状況では、2つの表面間の引力が、分子接合(接合する2つの表面の原子間または分子間の電子の相互作用に起因する一組の引力(ファンデルワールス力)によって生じる接合)を生じさせる十分な大きさを有する。
構成部品および/または第1のウェーハに損傷を与えないように、2枚のウェーハ間の接着は低温で実行される。より正確には、ウェーハを周囲温度で接触させた後に、450℃よりも低い温度で接合補強アニールを実行することができる。450℃を超えると、アルミニウム、銅などのある種の金属はクリープ(creep)を起こし始める。
第2のウェーハ102と接触させる前に、第1のウェーハ101の接合面上および/または第2のウェーハ上に酸化物層型の接合層107が形成される。第1のウェーハ101は構成部品103の層を含み、面取りされた縁、すなわち上部面取り部104および下部面取り部105を含む縁を有する。図2Aでは、これらのウェーハが、丸められた面取り部を有する。しかしながら、これらのウェーハは、ベベル(bevel)の形態のものなど、異なる形状を有する面取り部ないし縁丸め部を有することもできる。一般に、用語「面取りされた縁」は、稜(ridge)が斜めに切られており、その結果、2枚のウェーハ間のそれらの周縁付近における接触が十分でないウェーハの縁を意味する。
分子接合によってウェーハ101と102とを互いに組み立てて、構造100を形成する(ステップS1、図2B)。第1のウェーハ101の最初の厚さによっては、所定の厚さe1、例えば約10μmの厚さを有する転写層106を形成するために、第1のウェーハ101を薄くすることができる(ステップS2、図2C)。厚さe1は、面取りされた縁以外の位置で、この層またはウェーハの上面と下面の間で測定される。このシンニングステップは、トリミング操作の前に実行することが好ましい。しかしながら、第1のウェーハのシンニングは任意であり、事前のシンニングステップを実行することなく第1のウェーハのトリミングを実行することができる。
次に、構造100のトリミングを実行する。このトリミングは主に、面取り部105を含む層106の環状部分を除去することからなる。面取り部104は、第1のウェーハ101のシンニング中に既に排除されている。本発明によれば、トリミングは、第1のトリミングステップから始まり、第1のトリミングステップは、第1のウェーハ101の縁に対応する第1の層106の縁から、幅ld1にわたって実行される(ステップS3、図2D)。直径100mm、200mmおよび300mmのウェーハに関しては、トリミング幅ld1が一般に2mmから10mm、好ましくは2mmから6mmである。トリミングは、層106の上面から機械的作用または機械加工によって実行される(縁の研削)。この機械的作用は、グラインダ(grinder)または層の材料を機械的に摩耗させることができる他の工具を使用して加えることができる。
前記第1のトリミングステップの間に、構造100は、接合界面(この例では、接合層107と第2のウェーハ102の接合面との間の接触面)に対応する基準面から定義される深さPd1にわたってアタックされる。深さPd1は、層106の厚さe1、接合層107の厚さe2、および第2のウェーハ102の一部分の厚さに対応する厚さe3を含む。厚さe3は10μmから30μmである。図2Dでは、トリミングされた層106の側面が、概略的に、基板の平面に対して垂直に示されている。しかしながら、使用するグラインダのタイプによっては、トリミング側面の輪郭が、わずかに内側へ湾曲した形状など、完全には直線ではない異なる形状を有することがある。具体的には、このような内側へ湾曲した側面は、グラインダまたはトリミングホイール(wheel)が、これらの面のうちの少なくとも1つの面を横切る溝を備えるときに得られる。このような溝の存在は、除去された材料の排出、およびトリミング操作中にホイールの表面またはホイールの近くに与えられる液体(一般に水)の循環を助けることが明らかである。これは、ウェーハの縁における発熱/応力をさらに限定し、トリミングの質をさらに向上させることができる。層またはウェーハのトリミングされた側面の輪郭がほぼ直線とは言えない状況では、トリミングステップの(幅ld1およびld2などの)幅が、少なくとも、ウェーハまたは層がアタックされる幅に対応する(次いで、トリミング中にトリミング幅をわずかに小さくすることができる)。
次いで、やはり機械的作用または機械加工によって実行される第2のトリミングステップによって、トリミングを完了させる(ステップS4、図2E)。この第2のトリミングステップは、第1のステップのトリミング幅ld1に対応する、層106の縁から所定の距離のところから実行される。直径100mm、200mmおよび300mmのウェーハに関しては、トリミング幅ld2が一般に0.1mmから0.2mmである。
この第2のトリミングステップでは、構造100が、少なくとも層106の厚さe1を含む深さPd2にわたってアタックされる。深さPd2はさらに、第2のウェーハ102の厚さの一部分に対応する厚さe4を含むことができる。ここで説明する例では、厚さe4が厚さe3よりも小さい。厚さe4は0から10μm、例えば5μmである。上で指摘したとおり、厚さe4を、厚さe3よりも大きくし、または厚さe3と等しくすることもできる。
本発明のトリミング法に対する特定の、しかし非限定的な分野は、3次元構造を製造する分野である。
次に、初期基板上に形成された微小構成部品の層を本発明の一実施態様に従って支持体上に転写することによって3次元構造を製造する方法を、図4Aから4Gおよび図5に関して説明する。
3次元構造の製造は、上部面取り部206および下部面取り部205を縁に有する第1のウェーハ200の表面に、第1の一連の微小構成部品204を形成することから始まる(図4A、ステップS1)。ここで説明する例では、第1のウェーハ200がSOI型の多層構造である。すなわち、第1のウェーハ200は、シリコン基板203上に配置されたやはりシリコンの層201を含み、層201と基板203の間には埋込み酸化物層202(例えばSiO2層)が存在する。ウェーハ200の厚さは約600μmから900μmである。直径200mm(8インチ)のウェーハに関しては、標準の厚さが725μmである。
微小構成部品204は、製造する微小構成部品に対応するモチーフを形成するためのゾーンを画定することができるマスクを使用したフォトリソグラフィによって形成される。
次いで、分子接合によって接合する目的で、第1のウェーハ200の微小構成部品204を含む面を、第2のウェーハ300の一方の面と密着させる(ステップS2、図4B)。ウェーハ300の厚さは約725μmである。第1のウェーハ200と同様に、第2のウェーハ300の縁も、上部面取り部301および下部面取り部302を有する。第1のウェーハ200の微小構成部品204を含む面にはさらに、酸化物層207、例えばSiO2から形成された酸化物層207が形成される。ここで説明する例では、第1および第2のウェーハ200、300の直径が200mmである。
接合後、図4Cに示すように、第1のウェーハ200を薄くして、微小構成部品204の層の上方に存在する第1のウェーハ200の一部分、ここでは基板203を除去する(ステップS3)。この方法のこの段階では、可能な汚染物質、粒子などから構成部品を保護するため、埋込み層202が維持されていることが好ましい。第1のウェーハ200は、具体的には、接合界面から50μmのところで止まる基板203の研削または化学機械研磨(CMP)ステップ、およびそれに続く埋込み酸化物層202までの化学的腐食ステップ、例えば水酸化テトラメチルアンモニウム(TMAH)を用いたエッチングによって薄くすることができる。シンニングは、原子注入によってウェーハ200内に予め形成した弱平面(plane of weakness)に沿った劈開または破壊によって実行することもできる。有利には、残存するウェーハ200の厚さを画定するために埋込み絶縁層202が使用される。このシンニングステップの後、ウェーハ200は約10μmの厚さeを有する。別の状況では、ウェーハ200の厚さを1μmから15μmにすることができる。
このようにして、第2のウェーハ300と第1のウェーハ200の残存部分に対応する層201とによって形成された複合構造500が得られる。
本発明によれば、ウェーハ200の環状部分を除去することからなる構造500の第1の機械的トリミングステップを実行する(ステップS4、図4D)。この第1のトリミングステップは、グラインダ400を使用し、構造500を回転板(図示せず)に保持して実行する。図6に示すように、グラインダ400は、溝410の存在によって構造化された下面を有する。上で指摘したとおり、このような構造化された面を有するグラインダは、発熱および応力を限定することができることが観察されている。このような構造化された面を持たないグラインダによってもトリミングを実行することができることは明らかである。
この第1のトリミングステップの間に、構造500は、2mmから10mmの幅ld1、ならびに第1のウェーハ200の残存部分の厚さe1、酸化物層207の厚さe2および第2のウェーハ300の厚さの一部分に対応する厚さe3を含む深さPd1にわたってアタックされる。前記厚さe3は10μmから30μmである。
次いで、第1のステップのトリミング幅ld1に対応する、ウェーハ200の縁から所定の距離のところから、0.1mmから2mmの幅ld2にわたって実行される第2のトリミングステップによって、トリミングを完了させる(ステップS5、図4E)。この第2のトリミングステップでは、構造500が、第1のウェーハ200の残存部分の厚さe1、酸化物層207の厚さe2および第2のウェーハ300の厚さの一部分に対応する0から10μm、例えば5μmの厚さe4を含む深さPd2にわたってアタックされる。
構造500のトリミングが終了し、層202を除去した後に、層201の露出された表面に、微小構成部品214の第2の層を形成する(図4F、ステップS6)。ここで説明する例では、微小構成部品214が、埋め込まれた微小構成部品204と整列するように形成される。この目的にはフォトリソグラフィマスクが使用され、このフォトリソグラフィマスクは、微小構成部品204を形成するために使用したマスクと同様のマスクである。
一変形実施態様では、層のスタックによって、すなわち層201上に1つまたは複数の追加の層を転写することによって3次元構造を形成する。追加の層はそれぞれ、直接に隣接する1つまたは複数の層と整列させる。追加の層はそれぞれ、本発明のトリミング法を使用して漸進的にトリミングする。さらに、組立てを容易にし、(直下のウェーハの材料が露出した)トリミングしたゾーンを後続の化学的腐食から保護するため、追加の層のそれぞれの転写の前に、露出した層上に酸化物層、例えばテトラエチルオキシシラン(TEOS)酸化物層を付着させることが可能である。あるいは、これらの一組の層を転写した後に、単一のトリミング操作を実行することもできる。この場合、本発明のトリミングステップの間に除去される材料の厚さe1およびe2は、スタックの上層の上面と支持ウェーハの表面または支持ウェーハ内のトリミングステップの停止界面との間に含まれる厚さに対応する。
ある特定の実施態様によれば、微小構成部品層のうちの一層が特に、イメージセンサを含むことができる。
他の実施態様によれば、第2の支持ウェーハと転写層を構成する第1のウェーハとを組み立てる前に、第2の支持ウェーハに構成部品が既に形成されている。
他の実施態様によれば、トリミングステップが、例えば図4Dに示したグラインダを使用した粗い第1の除去ステップと、それに続く、例えばウェーハの縁を研磨する工具を使用したより細かい除去ステップとを含むことができる。このことは、トリミング後に、残留粒子を受け取りにくい粗さが低減したウェーハ縁を形成することができることを意味する。

Claims (14)

  1. 第2のウェーハ(102)に接合された第1のウェーハ(101)を含み、前記第1のウェーハが面取りされた縁(104、105)を有する構造(100)をトリミングする方法であって、
    前記第1のウェーハ(101)の厚さ(e1)を含む第1の深さ(Pd1)にわたって実行される第1のトリミングステップであり、さらに、前記第1のウェーハ(101)の縁から所定の第1の幅(ld1)にわたって実行される第1のトリミングステップと、
    少なくとも前記第1のウェーハ(101)の厚さ(e1)を含む第2の深さ(Pd2)にわたって実行される少なくとも1つの第2のトリミングステップであり、さらに、前記第1の幅(ld1)よりも小さい第2の幅(ld2)にわたって実行される第2のトリミングステップと
    を含むことを特徴とする方法。
  2. 前記第2の深さ(Pd2)は第1の深さ(Pd1)よりも小さいことを特徴とする請求項1に記載の方法。
  3. 前記第2のウェーハ(102)の厚さのうち前記第1のトリミングステップの間に除去される部分の厚さは10μmから30μmであることを特徴とする請求項1または請求項2に記載の方法。
  4. 前記第2のウェーハ(102)の厚さのうち前記第2のトリミングステップの間に除去される部分の厚さは0から10μmであることを特徴とする請求項1から3のいずれか一項に記載の方法。
  5. 前記第1のトリミングステップは、2mmから10mm、好ましくは2mmから6mmの第1の幅(ld1)にわたって実行されることを特徴とする請求項1から4のいずれか一項に記載の方法。
  6. 前記第2のトリミングステップは、0.1mmから2mmの第2の幅(ld2)にわたって実行されることを特徴とする請求項1から5のいずれか一項に記載の方法。
  7. 前記第1のウェーハ(101)は構成部品(103)を含むことを特徴とする請求項1から6のいずれか一項に記載の方法。
  8. 前記トリミングステップのうちの少なくとも1つのトリミングステップは、その下面に溝を備えるグラインダを用いて実行されることを特徴とする請求項1から7のいずれか一項に記載の方法。
  9. 3次元複合構造(500)を製造する方法であって、第1のウェーハ(200)の一方の面に構成部品(204)の層を製造する少なくとも1つのステップと、前記第1のウェーハ(200)の前記構成部品(204)の層を含む面を第2のウェーハ(300)上に接合するステップと、請求項1から8のいずれか一項に記載のトリミング法に従って、少なくとも前記第1のウェーハ(200)のトリミングを実行するステップとを含むことを特徴とする方法。
  10. 前記接合ステップの後に、前記第1のウェーハ(200)を薄くするステップを含むことを特徴とする請求項9に記載の方法。
  11. 前記構成部品(204)の第1の層を含む面の反対側の前記第1のウェーハ(200)の面に、微小構成部品(214)の第2の層を製造するステップをさらに含むことを特徴とする請求項9または請求項10に記載の方法。
  12. 前記接合ステップの前に、前記第1のウェーハ(200)の前記構成部品(204)の第1の層を含む面に、酸化物層(207)を形成するステップを含むことを特徴とする請求項9から11のいずれか一項に記載の方法。
  13. 前記第1のウェーハ(200)はSOI型構造であることを特徴とする請求項9から12のいずれか一項に記載の方法。
  14. 少なくとも前記構成部品(204)の第1の層はイメージセンサを含むことを特徴とする請求項9から13のいずれか一項に記載の方法。
JP2011511037A 2008-09-02 2009-07-31 漸進トリミング法 Active JP5319764B2 (ja)

Applications Claiming Priority (3)

Application Number Priority Date Filing Date Title
FR0855875A FR2935536B1 (fr) 2008-09-02 2008-09-02 Procede de detourage progressif
FR0855875 2008-09-02
PCT/EP2009/059961 WO2010026007A1 (en) 2008-09-02 2009-07-31 A progressive trimming method

Publications (2)

Publication Number Publication Date
JP2011524083A true JP2011524083A (ja) 2011-08-25
JP5319764B2 JP5319764B2 (ja) 2013-10-16

Family

ID=40409956

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2011511037A Active JP5319764B2 (ja) 2008-09-02 2009-07-31 漸進トリミング法

Country Status (8)

Country Link
US (1) US8679944B2 (ja)
EP (1) EP2324491B1 (ja)
JP (1) JP5319764B2 (ja)
KR (1) KR101160316B1 (ja)
CN (1) CN102017092B (ja)
FR (1) FR2935536B1 (ja)
TW (1) TWI443730B (ja)
WO (1) WO2010026007A1 (ja)

Cited By (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2011181919A (ja) * 2010-03-02 2011-09-15 Soitec Silicon On Insulator Technologies 熱−機械的効果を使用したトリミングにより多層構造を製造するための方法
KR20140040011A (ko) * 2012-09-24 2014-04-02 가부시키가이샤 에바라 세이사꾸쇼 연마 방법
KR20180048706A (ko) * 2015-09-04 2018-05-10 난양 테크놀러지컬 유니버시티 기판을 인캡슐레이션하는 방법
JP2019029398A (ja) * 2017-07-26 2019-02-21 株式会社ディスコ ウェーハの加工方法
JP2019125731A (ja) * 2018-01-18 2019-07-25 株式会社Sumco 貼り合わせウェーハの製造方法
JP2020031106A (ja) * 2018-08-21 2020-02-27 株式会社岡本工作機械製作所 半導体装置の製造方法及び製造装置
JP2020096132A (ja) * 2018-12-14 2020-06-18 株式会社東京精密 貼り合わせウェーハのエッジトリミング加工方法
JP2021068744A (ja) * 2019-10-18 2021-04-30 株式会社ディスコ ウェーハの加工方法

Families Citing this family (40)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
EP2200077B1 (en) * 2008-12-22 2012-12-05 Soitec Method for bonding two substrates
FR2961630B1 (fr) 2010-06-22 2013-03-29 Soitec Silicon On Insulator Technologies Appareil de fabrication de dispositifs semi-conducteurs
FR2962141A1 (fr) * 2010-06-30 2012-01-06 Soitec Silicon On Insulator Technologies Procédé de désoxydation d'une structure multicouche a l'acide fluorhydrique
US8338266B2 (en) 2010-08-11 2012-12-25 Soitec Method for molecular adhesion bonding at low pressure
FR2964193A1 (fr) 2010-08-24 2012-03-02 Soitec Silicon On Insulator Procede de mesure d'une energie d'adhesion, et substrats associes
JP5279775B2 (ja) * 2010-08-25 2013-09-04 株式会社東芝 半導体装置の製造方法
FR2968123B1 (fr) * 2010-11-30 2013-01-11 Centre Nat Rech Scient Procédé de fabrication de films minces supportes
JP6087046B2 (ja) * 2011-03-01 2017-03-01 太陽誘電株式会社 薄膜素子の転写方法及び回路基板の製造方法
JP5859742B2 (ja) * 2011-04-28 2016-02-16 京セラ株式会社 複合基板
JP5976999B2 (ja) * 2011-05-30 2016-08-24 京セラ株式会社 複合基板
US8461019B2 (en) * 2011-07-19 2013-06-11 Disco Corporation Method of processing device wafer
JP5946260B2 (ja) * 2011-11-08 2016-07-06 株式会社ディスコ ウエーハの加工方法
US9676114B2 (en) * 2012-02-29 2017-06-13 Taiwan Semiconductor Manufacturing Company, Ltd. Wafer edge trim blade with slots
US8580655B2 (en) 2012-03-02 2013-11-12 Disco Corporation Processing method for bump-included device wafer
US9064770B2 (en) * 2012-07-17 2015-06-23 Taiwan Semiconductor Manufacturing Company, Ltd. Methods for minimizing edge peeling in the manufacturing of BSI chips
JP6061590B2 (ja) * 2012-09-27 2017-01-18 株式会社ディスコ 表面保護部材および加工方法
KR102061695B1 (ko) 2012-10-17 2020-01-02 삼성전자주식회사 웨이퍼 가공 방법
US20140127857A1 (en) * 2012-11-07 2014-05-08 Taiwan Semiconductor Manufacturing Company, Ltd. Carrier Wafers, Methods of Manufacture Thereof, and Packaging Methods
US9741603B2 (en) * 2013-05-01 2017-08-22 Shin-Etsu Chemical Co., Ltd. Method for producing hybrid substrate, and hybrid substrate
FR3007576B1 (fr) * 2013-06-19 2015-07-10 Soitec Silicon On Insulator Procede de transfert d'une couche de circuits.
JP6344971B2 (ja) * 2014-05-16 2018-06-20 株式会社ディスコ サポートプレート、サポートプレートの形成方法及びウェーハの加工方法
US9337064B2 (en) * 2014-09-15 2016-05-10 Micron Technology, Inc. Methods of protecting peripheries of in-process semiconductor wafers and related in-process wafers and systems
FR3036223B1 (fr) * 2015-05-11 2018-05-25 Commissariat A L'energie Atomique Et Aux Energies Alternatives Procede de collage direct de substrats avec amincissement des bords d'au moins un des deux substrats
DE102015210384A1 (de) 2015-06-05 2016-12-08 Soitec Verfahren zur mechanischen Trennung für eine Doppelschichtübertragung
US9721907B2 (en) * 2015-11-18 2017-08-01 Infineon Technologies Ag Wafer edge shape for thin wafer processing
US10867836B2 (en) * 2016-05-02 2020-12-15 Taiwan Semiconductor Manufacturing Co., Ltd. Wafer stack and fabrication method thereof
KR102524962B1 (ko) * 2016-11-14 2023-04-21 삼성전자주식회사 기판 구조체 제조 방법 및 이를 이용하여 제조된 기판 구조체
KR20180090494A (ko) * 2017-02-03 2018-08-13 삼성전자주식회사 기판 구조체 제조 방법
CN109786234B (zh) * 2017-11-13 2021-06-04 中芯国际集成电路制造(上海)有限公司 一种半导体器件的制造方法
US10818488B2 (en) * 2017-11-13 2020-10-27 Taiwan Semiconductor Manufacturing Company, Ltd. Wafer structure and trimming method thereof
JP7237464B2 (ja) * 2018-05-24 2023-03-13 キオクシア株式会社 半導体装置の製造方法
CN110943066A (zh) * 2018-09-21 2020-03-31 联华电子股份有限公司 具有高电阻晶片的半导体结构及高电阻晶片的接合方法
CN110189985B (zh) * 2019-06-19 2020-10-30 武汉新芯集成电路制造有限公司 一种键合结构及其制造方法
CN110459555A (zh) * 2019-08-29 2019-11-15 长春长光圆辰微电子技术有限公司 背照式图像传感器晶圆边缘无硅膜缺陷的工艺制程方法
CN110854011A (zh) * 2019-09-30 2020-02-28 芯盟科技有限公司 堆叠键合晶圆的处理方法
CN111015815B (zh) * 2019-12-30 2021-08-10 苏州科阳光电科技有限公司 一种多层复合材料的切割方法
US11482506B2 (en) * 2020-03-31 2022-10-25 Taiwan Semiconductor Manufacturing Company Limited Edge-trimming methods for wafer bonding and dicing
US11127635B1 (en) 2020-05-05 2021-09-21 Taiwan Semiconductor Manufacturing Company, Ltd. Techniques for wafer stack processing
FR3113182B1 (fr) * 2020-07-31 2022-08-12 Commissariat Energie Atomique Procédé d'assemblage de plaques par collage moléculaire
US20220344150A1 (en) * 2021-04-21 2022-10-27 Taiwan Semiconductor Manufacturing Company, Ltd. Stacked wafer structure and method for forming the same

Citations (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH01227441A (ja) * 1988-03-08 1989-09-11 Sony Corp 半導体基板
JPH0485827A (ja) * 1990-07-26 1992-03-18 Fujitsu Ltd 半導体装置の製造方法
JPH06176993A (ja) * 1992-12-04 1994-06-24 Toshiba Corp 半導体基板の製造方法
JPH0778868A (ja) * 1993-09-06 1995-03-20 Toshiba Corp 誘電体分離基板の製造方法
JPH08107193A (ja) * 1994-09-30 1996-04-23 Kyushu Komatsu Denshi Kk Soi基板の製造方法
JPH10209408A (ja) * 1997-01-27 1998-08-07 Mitsubishi Materials Shilicon Corp Soi基板の製造方法
JPH10242439A (ja) * 1997-02-27 1998-09-11 Mitsubishi Materials Shilicon Corp 張り合わせシリコンウェーハおよびその製造方法
JPH10242091A (ja) * 1997-02-21 1998-09-11 Shin Etsu Handotai Co Ltd 貼り合わせ基板の作製方法
JPH11502674A (ja) * 1995-03-23 1999-03-02 シボンド・リミテッド・ライアビリテイ・カンパニー 絶縁体上シリコンウエハの製造のための単一エッチングストップ方法
JPH11251277A (ja) * 1998-03-02 1999-09-17 Mitsubishi Materials Silicon Corp 張り合わせシリコンウェーハおよびその製造方法
JP2001250805A (ja) * 2000-03-06 2001-09-14 Mitsubishi Materials Silicon Corp 張り合わせ誘電体分離ウェーハの製造方法

Family Cites Families (68)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
IT1230026B (it) 1988-10-28 1991-09-24 Sgs Thomson Microelectronics Processo di saldatura di fette di silicio fra loro, per la fabbricazione di dispositivi a semiconduttore
JPH0719737B2 (ja) 1990-02-28 1995-03-06 信越半導体株式会社 S01基板の製造方法
JPH0636413B2 (ja) * 1990-03-29 1994-05-11 信越半導体株式会社 半導体素子形成用基板の製造方法
JPH045485A (ja) 1990-04-20 1992-01-09 Hitachi Ltd ロータリ圧縮機
JPH04263425A (ja) 1991-02-18 1992-09-18 Toshiba Corp 半導体基板の研削装置及び研削方法
US5223001A (en) * 1991-11-21 1993-06-29 Tokyo Electron Kabushiki Kaisha Vacuum processing apparatus
KR0126455B1 (ko) * 1992-05-18 1997-12-24 가나이 쯔또무 수지재료의 접착강도 측정방법
JP3089519B2 (ja) 1993-03-01 2000-09-18 日本電信電話株式会社 衛星通信方式
JPH0799295A (ja) * 1993-06-07 1995-04-11 Canon Inc 半導体基体の作成方法及び半導体基体
JP2662495B2 (ja) 1993-06-28 1997-10-15 住友シチックス株式会社 接着半導体基板の製造方法
US5696327A (en) * 1994-11-23 1997-12-09 Regents Of The University Of Minnesota Method and apparatus for separating a thin film from a substrate
US5668045A (en) * 1994-11-30 1997-09-16 Sibond, L.L.C. Process for stripping outer edge of BESOI wafers
US6113721A (en) * 1995-01-03 2000-09-05 Motorola, Inc. Method of bonding a semiconductor wafer
JPH0917984A (ja) 1995-06-29 1997-01-17 Sumitomo Sitix Corp 貼り合わせsoi基板の製造方法
JP3352896B2 (ja) * 1997-01-17 2002-12-03 信越半導体株式会社 貼り合わせ基板の作製方法
JPH10223497A (ja) * 1997-01-31 1998-08-21 Shin Etsu Handotai Co Ltd 貼り合わせ基板の作製方法
JP3132425B2 (ja) 1997-06-20 2001-02-05 日本電気株式会社 衛星イントラネットサービスにおける通信時間短縮方式
US6321134B1 (en) * 1997-07-29 2001-11-20 Silicon Genesis Corporation Clustertool system software using plasma immersion ion implantation
JP3216583B2 (ja) 1997-08-22 2001-10-09 住友金属工業株式会社 貼り合わせsoi基板の製造方法
US6180496B1 (en) * 1997-08-29 2001-01-30 Silicon Genesis Corporation In situ plasma wafer bonding method
DE69917819T2 (de) 1998-02-04 2005-06-23 Canon K.K. SOI Substrat
US6221774B1 (en) * 1998-04-10 2001-04-24 Silicon Genesis Corporation Method for surface treatment of substrates
US6117695A (en) * 1998-05-08 2000-09-12 Lsi Logic Corporation Apparatus and method for testing a flip chip integrated circuit package adhesive layer
US6008113A (en) * 1998-05-19 1999-12-28 Kavlico Corporation Process for wafer bonding in a vacuum
JP3635200B2 (ja) * 1998-06-04 2005-04-06 信越半導体株式会社 Soiウェーハの製造方法
JPH11354761A (ja) 1998-06-09 1999-12-24 Sumitomo Metal Ind Ltd Soi基板及びその製造方法
JP3321455B2 (ja) * 1999-04-02 2002-09-03 株式会社アークテック 電極引張試験方法、その装置及び電極引張試験用の基板/プローブ支持装置並びに電極プローブ接合装置
US20020187595A1 (en) * 1999-08-04 2002-12-12 Silicon Evolution, Inc. Methods for silicon-on-insulator (SOI) manufacturing with improved control and site thickness variations and improved bonding interface quality
DE60029578T2 (de) * 1999-10-14 2007-07-26 Shin-Etsu Handotai Co., Ltd. Verbundscheiben-herstellungsmethode
JP3632531B2 (ja) 1999-11-17 2005-03-23 株式会社デンソー 半導体基板の製造方法
US6616332B1 (en) * 1999-11-18 2003-09-09 Sensarray Corporation Optical techniques for measuring parameters such as temperature across a surface
JP4846915B2 (ja) * 2000-03-29 2011-12-28 信越半導体株式会社 貼り合わせウェーハの製造方法
EP1189266B1 (en) 2000-03-29 2017-04-05 Shin-Etsu Handotai Co., Ltd. Production method for silicon wafer and soi wafer, and soi wafer
JP4822577B2 (ja) * 2000-08-18 2011-11-24 東レエンジニアリング株式会社 実装方法および装置
CN1315615C (zh) * 2000-09-27 2007-05-16 斯特拉斯保 用于设置弹性带的工具及相关方法
WO2003008938A2 (de) 2001-07-16 2003-01-30 Siemens Aktiengesellschaft Verfahren zum bestimmen der haftfestigkeit einer beschichtung auf einem bauteil
US6736017B2 (en) 2001-08-24 2004-05-18 Symyx Technologies, Inc. High throughput mechanical rapid serial property testing of materials libraries
JP4093793B2 (ja) * 2002-04-30 2008-06-04 信越半導体株式会社 半導体ウエーハの製造方法及びウエーハ
FR2874455B1 (fr) * 2004-08-19 2008-02-08 Soitec Silicon On Insulator Traitement thermique avant collage de deux plaquettes
US6958255B2 (en) * 2002-08-08 2005-10-25 The Board Of Trustees Of The Leland Stanford Junior University Micromachined ultrasonic transducers and method of fabrication
JP4556158B2 (ja) * 2002-10-22 2010-10-06 株式会社Sumco 貼り合わせsoi基板の製造方法および半導体装置
US6790748B2 (en) * 2002-12-19 2004-09-14 Intel Corporation Thinning techniques for wafer-to-wafer vertical stacks
US7176528B2 (en) * 2003-02-18 2007-02-13 Corning Incorporated Glass-based SOI structures
US7399681B2 (en) * 2003-02-18 2008-07-15 Corning Incorporated Glass-based SOI structures
JP4066889B2 (ja) * 2003-06-09 2008-03-26 株式会社Sumco 貼り合わせ基板およびその製造方法
EP1662549B1 (en) 2003-09-01 2015-07-29 SUMCO Corporation Method for manufacturing bonded wafer
FR2860842B1 (fr) * 2003-10-14 2007-11-02 Tracit Technologies Procede de preparation et d'assemblage de substrats
JP4744855B2 (ja) 2003-12-26 2011-08-10 日本碍子株式会社 静電チャック
KR101026956B1 (ko) * 2004-03-05 2011-04-11 더 리전트 오브 더 유니버시티 오브 캘리포니아 극박 필름의 분리를 위한 유리-변형 응력파 및나노일렉트로닉스 장치 제작
US7442992B2 (en) * 2004-05-19 2008-10-28 Sumco Corporation Bonded SOI substrate, and method for manufacturing the same
FR2880184B1 (fr) * 2004-12-28 2007-03-30 Commissariat Energie Atomique Procede de detourage d'une structure obtenue par assemblage de deux plaques
JP4918229B2 (ja) * 2005-05-31 2012-04-18 信越半導体株式会社 貼り合わせウエーハの製造方法
JP5122731B2 (ja) * 2005-06-01 2013-01-16 信越半導体株式会社 貼り合わせウェーハの製造方法
JP4107316B2 (ja) * 2005-09-02 2008-06-25 株式会社日立プラントテクノロジー 基板貼合装置
US7705342B2 (en) * 2005-09-16 2010-04-27 University Of Cincinnati Porous semiconductor-based evaporator having porous and non-porous regions, the porous regions having through-holes
KR100755368B1 (ko) * 2006-01-10 2007-09-04 삼성전자주식회사 3차원 구조를 갖는 반도체 소자의 제조 방법들 및 그에의해 제조된 반도체 소자들
JP4721435B2 (ja) * 2006-04-06 2011-07-13 本田技研工業株式会社 接着部の剥離検査方法
US20080044984A1 (en) * 2006-08-16 2008-02-21 Taiwan Semiconductor Manufacturing Co., Ltd. Methods of avoiding wafer breakage during manufacture of backside illuminated image sensors
US7473909B2 (en) * 2006-12-04 2009-01-06 Axcelis Technologies, Inc. Use of ion induced luminescence (IIL) as feedback control for ion implantation
FR2912839B1 (fr) * 2007-02-16 2009-05-15 Soitec Silicon On Insulator Amelioration de la qualite de l'interface de collage par nettoyage froid et collage a chaud
JP5143477B2 (ja) 2007-05-31 2013-02-13 信越化学工業株式会社 Soiウエーハの製造方法
FR2935537B1 (fr) * 2008-08-28 2010-10-22 Soitec Silicon On Insulator Procede d'initiation d'adhesion moleculaire
FR2935535B1 (fr) 2008-09-02 2010-12-10 S O I Tec Silicon On Insulator Tech Procede de detourage mixte.
US8147630B2 (en) * 2008-11-16 2012-04-03 Suss Microtec Lithography, Gmbh Method and apparatus for wafer bonding with enhanced wafer mating
EP2200077B1 (en) * 2008-12-22 2012-12-05 Soitec Method for bonding two substrates
FR2961630B1 (fr) * 2010-06-22 2013-03-29 Soitec Silicon On Insulator Technologies Appareil de fabrication de dispositifs semi-conducteurs
US8338266B2 (en) * 2010-08-11 2012-12-25 Soitec Method for molecular adhesion bonding at low pressure
FR2964193A1 (fr) * 2010-08-24 2012-03-02 Soitec Silicon On Insulator Procede de mesure d'une energie d'adhesion, et substrats associes

Patent Citations (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH01227441A (ja) * 1988-03-08 1989-09-11 Sony Corp 半導体基板
JPH0485827A (ja) * 1990-07-26 1992-03-18 Fujitsu Ltd 半導体装置の製造方法
JPH06176993A (ja) * 1992-12-04 1994-06-24 Toshiba Corp 半導体基板の製造方法
JPH0778868A (ja) * 1993-09-06 1995-03-20 Toshiba Corp 誘電体分離基板の製造方法
JPH08107193A (ja) * 1994-09-30 1996-04-23 Kyushu Komatsu Denshi Kk Soi基板の製造方法
JPH11502674A (ja) * 1995-03-23 1999-03-02 シボンド・リミテッド・ライアビリテイ・カンパニー 絶縁体上シリコンウエハの製造のための単一エッチングストップ方法
JPH10209408A (ja) * 1997-01-27 1998-08-07 Mitsubishi Materials Shilicon Corp Soi基板の製造方法
JPH10242091A (ja) * 1997-02-21 1998-09-11 Shin Etsu Handotai Co Ltd 貼り合わせ基板の作製方法
JPH10242439A (ja) * 1997-02-27 1998-09-11 Mitsubishi Materials Shilicon Corp 張り合わせシリコンウェーハおよびその製造方法
JPH11251277A (ja) * 1998-03-02 1999-09-17 Mitsubishi Materials Silicon Corp 張り合わせシリコンウェーハおよびその製造方法
JP2001250805A (ja) * 2000-03-06 2001-09-14 Mitsubishi Materials Silicon Corp 張り合わせ誘電体分離ウェーハの製造方法

Cited By (17)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2011181919A (ja) * 2010-03-02 2011-09-15 Soitec Silicon On Insulator Technologies 熱−機械的効果を使用したトリミングにより多層構造を製造するための方法
KR102104430B1 (ko) * 2012-09-24 2020-04-24 가부시키가이샤 에바라 세이사꾸쇼 연마 방법
KR20140040011A (ko) * 2012-09-24 2014-04-02 가부시키가이샤 에바라 세이사꾸쇼 연마 방법
KR20180048706A (ko) * 2015-09-04 2018-05-10 난양 테크놀러지컬 유니버시티 기판을 인캡슐레이션하는 방법
JP2018526832A (ja) * 2015-09-04 2018-09-13 ナンヤン テクノロジカル ユニヴァーシティー 基板を被膜する方法
KR102632041B1 (ko) * 2015-09-04 2024-02-01 난양 테크놀러지컬 유니버시티 기판을 인캡슐레이션하는 방법
JP2019029398A (ja) * 2017-07-26 2019-02-21 株式会社ディスコ ウェーハの加工方法
CN110060959A (zh) * 2018-01-18 2019-07-26 胜高股份有限公司 贴合晶片的制造方法
CN110060959B (zh) * 2018-01-18 2023-03-21 胜高股份有限公司 贴合晶片的制造方法
JP2019125731A (ja) * 2018-01-18 2019-07-25 株式会社Sumco 貼り合わせウェーハの製造方法
JP2020031106A (ja) * 2018-08-21 2020-02-27 株式会社岡本工作機械製作所 半導体装置の製造方法及び製造装置
JP7258489B2 (ja) 2018-08-21 2023-04-17 株式会社岡本工作機械製作所 半導体装置の製造方法及び製造装置
US11735411B2 (en) 2018-08-21 2023-08-22 Okamoto Machine Tool Works, Ltd. Method and apparatus for manufacturing semiconductor device
JP2020096132A (ja) * 2018-12-14 2020-06-18 株式会社東京精密 貼り合わせウェーハのエッジトリミング加工方法
JP7237557B2 (ja) 2018-12-14 2023-03-13 株式会社東京精密 貼り合わせウェーハのエッジトリミング加工方法
JP2021068744A (ja) * 2019-10-18 2021-04-30 株式会社ディスコ ウェーハの加工方法
JP7313775B2 (ja) 2019-10-18 2023-07-25 株式会社ディスコ ウェーハの加工方法

Also Published As

Publication number Publication date
TWI443730B (zh) 2014-07-01
JP5319764B2 (ja) 2013-10-16
FR2935536B1 (fr) 2010-09-24
TW201027609A (en) 2010-07-16
CN102017092B (zh) 2012-10-03
EP2324491B1 (en) 2013-06-05
FR2935536A1 (fr) 2010-03-05
KR101160316B1 (ko) 2012-06-26
US8679944B2 (en) 2014-03-25
US20110097874A1 (en) 2011-04-28
CN102017092A (zh) 2011-04-13
EP2324491A1 (en) 2011-05-25
KR20100130619A (ko) 2010-12-13
WO2010026007A1 (en) 2010-03-11

Similar Documents

Publication Publication Date Title
JP5319764B2 (ja) 漸進トリミング法
KR101185426B1 (ko) 복합 트리밍 방법
US8372728B2 (en) Process for fabricating a multilayer structure with trimming using thermo-mechanical effects
US8298916B2 (en) Process for fabricating a multilayer structure with post-grinding trimming
KR101292111B1 (ko) 열팽창 계수의 국부적 적응을 갖는 헤테로구조를 제조하는 방법
US20070072393A1 (en) Method for preparing and assembling substrates
TWI430362B (zh) 用於挖槽倒角基材之方法
JP2011155261A (ja) 構造体をアニールするためのアニール方法
KR101910100B1 (ko) Soi 웨이퍼의 제조방법
US20080036041A1 (en) Production Of Semiconductor Substrates With Buried Layers By Joining (Bonding) Semiconductor Wafers
JP2010517258A (ja) 粗界面を形成し制御するための方法
WO2011134896A2 (en) Trimming thinning
JP2005533397A (ja) 支持体に転移する材料から成る有用な層の面積を拡大する方法
CN117747533A (zh) 基板的制造方法

Legal Events

Date Code Title Description
A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20101125

A977 Report on retrieval

Free format text: JAPANESE INTERMEDIATE CODE: A971007

Effective date: 20130130

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20130205

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20130502

TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20130611

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20130711

R150 Certificate of patent or registration of utility model

Ref document number: 5319764

Country of ref document: JP

Free format text: JAPANESE INTERMEDIATE CODE: R150

Free format text: JAPANESE INTERMEDIATE CODE: R150

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250