CN110060959A - 贴合晶片的制造方法 - Google Patents

贴合晶片的制造方法 Download PDF

Info

Publication number
CN110060959A
CN110060959A CN201811503657.4A CN201811503657A CN110060959A CN 110060959 A CN110060959 A CN 110060959A CN 201811503657 A CN201811503657 A CN 201811503657A CN 110060959 A CN110060959 A CN 110060959A
Authority
CN
China
Prior art keywords
chip
mesh number
active layer
chamfer machining
grinding stone
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
CN201811503657.4A
Other languages
English (en)
Other versions
CN110060959B (zh
Inventor
森川靖之
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Sumco Corp
Original Assignee
Sumco Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Sumco Corp filed Critical Sumco Corp
Publication of CN110060959A publication Critical patent/CN110060959A/zh
Application granted granted Critical
Publication of CN110060959B publication Critical patent/CN110060959B/zh
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Classifications

    • B—PERFORMING OPERATIONS; TRANSPORTING
    • B24—GRINDING; POLISHING
    • B24B—MACHINES, DEVICES, OR PROCESSES FOR GRINDING OR POLISHING; DRESSING OR CONDITIONING OF ABRADING SURFACES; FEEDING OF GRINDING, POLISHING, OR LAPPING AGENTS
    • B24B7/00—Machines or devices designed for grinding plane surfaces on work, including polishing plane glass surfaces; Accessories therefor
    • B24B7/20—Machines or devices designed for grinding plane surfaces on work, including polishing plane glass surfaces; Accessories therefor characterised by a special design with respect to properties of the material of non-metallic articles to be ground
    • B24B7/22—Machines or devices designed for grinding plane surfaces on work, including polishing plane glass surfaces; Accessories therefor characterised by a special design with respect to properties of the material of non-metallic articles to be ground for grinding inorganic material, e.g. stone, ceramics, porcelain
    • B24B7/228—Machines or devices designed for grinding plane surfaces on work, including polishing plane glass surfaces; Accessories therefor characterised by a special design with respect to properties of the material of non-metallic articles to be ground for grinding inorganic material, e.g. stone, ceramics, porcelain for grinding thin, brittle parts, e.g. semiconductors, wafers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02002—Preparing wafers
    • H01L21/02005—Preparing bulk and homogeneous wafers
    • H01L21/02008—Multistep processes
    • H01L21/0201—Specific process step
    • H01L21/02021—Edge treatment, chamfering
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02002—Preparing wafers
    • H01L21/02005—Preparing bulk and homogeneous wafers
    • H01L21/02008—Multistep processes
    • H01L21/0201—Specific process step
    • H01L21/02024—Mirror polishing
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/302—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to change their surface-physical characteristics or shape, e.g. etching, polishing, cutting
    • H01L21/304—Mechanical treatment, e.g. grinding, polishing, cutting
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/76—Making of isolation regions between components
    • H01L21/762—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers
    • H01L21/7624—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using semiconductor on insulator [SOI] technology
    • H01L21/76251—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using semiconductor on insulator [SOI] technology using bonding techniques
    • H01L21/76256—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using semiconductor on insulator [SOI] technology using bonding techniques using silicon etch back techniques, e.g. BESOI, ELTRAN
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/84—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being other than a semiconductor body, e.g. being an insulating body
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/12—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body
    • H01L27/1203—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body the substrate comprising an insulating body on a semiconductor body, e.g. SOI

Landscapes

  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • Manufacturing & Machinery (AREA)
  • Chemical & Material Sciences (AREA)
  • Ceramic Engineering (AREA)
  • Inorganic Chemistry (AREA)
  • Mechanical Engineering (AREA)
  • Mechanical Treatment Of Semiconductor (AREA)

Abstract

本发明的目的在于提供可以稳定地制造支撑基板用晶片上设置有平台面的贴合晶片的贴合晶片的制造方法。本发明的贴合晶片的制造方法中，平台形成工序使用具有低目数磨石和比该低目数磨石的目数高的高目数磨石的倒角轮进行，所述平台形成工序包括：使用所述低目数磨石，从所述活性层用晶片侧开始，经过所述活性层用晶片的倒角加工，进行所述绝缘膜的倒角加工，进一步进行所述支撑基板用晶片的倒角加工的粗倒角加工工序，和在该粗倒角加工工序之后，使用所述高目数磨石进行通过所述粗倒角加工工序得到的加工面的最终倒角加工的最终倒角加工工序。

Description

贴合晶片的制造方法
技术领域
本发明涉及贴合晶片的制造方法。
背景技术
作为半导体晶片，已知由单晶硅形成的硅晶片和由GaAs等化合物半导体形成的大的晶片（以下有时称为“大晶片（bulk wafer）”）。另外，已知在大晶片的表面设置绝缘膜，隔着该绝缘膜贴合活性层用晶片而成的贴合晶片。贴合晶片通常通过将活性层用晶片进一步进行薄膜化形成活性层，该活性层用做半导体装置形成区域。要说明的是，活性层用晶片有时使用与大晶片同种的晶片，有时使用不同种的晶片。
特别是近年来，在高集成CMOS元件、高耐压元件以及图像传感器领域具有SOI(Silicon on Insulator)结构的SOI晶片受到瞩目。该SOI晶片具有在支撑基板上依次形成氧化硅(SiO2)等绝缘膜、用作装置活性层的单晶硅层等半导体层的结构。在大的硅基板中在元件和基板之间可发生的寄生电容虽然比较大，但是SOI晶片可以大幅减少寄生电容，因此在装置的高速化、高耐压化、低耗电化等方面是有利的。
在SOI晶片等贴合晶片中，有时为了防止破裂等各种目的而在活性层的外周侧形成称为“平台（terrace）”的区域。另外，在贴合晶片上制作半导体装置的装置形成工艺中设置了平台的部分（平台部）有时用于晶片传送。
例如，在专利文献1中公开了如图1所示的在由Si晶片形成的支撑基板910上隔着氧化硅膜920设置由硅形成的活性层930的SOI晶片900。在该SOI晶片900中，活性层930的外周端相对于支撑基板910的外周端位于内侧，且支撑基板910的周缘被倒角。另外，该SOI晶片900中的平台面TA设置于支撑体910。要说明的是，以后，本说明书中将支撑基板的外周部的平坦面区域称为平台面TA，将活性层的平坦面和平台面TA之间的倾斜面称为平台倾斜面TB。以下，将平台面TA和平台倾斜面TB统称为“平台部”。
通过专利文献1的技术，将该SOI晶片900供于装置形成工艺中时，可以防止支撑基板910和活性层930的接合面或者活性层930的周缘的破裂。
专利文献1中，为了形成上述平台部进行以下的加工。首先，在使保持于晶片夹持台的加工前的贴合基板旋转的同时，使该贴合基板接近倒角轮的金刚石电沉积面。然后，使晶片夹持台升降，与包括倒角轮的斜面的凹面接触，由此在支撑基板用的硅晶片和活性层用硅晶片各自的周缘部形成加工面。
现有技术文献
专利文献
专利文献1 日本特开平1-227441号公报。
发明内容
发明要解决的课题
本发明人的研究发现，上述以往的加工方法在量产时会发生加工形状的恶化。因此，通过以往的技术不能稳定地制造在支撑基板用晶片上设置有平台面的贴合晶片。
为此，鉴于上述课题，本发明的目的在于提供贴合晶片的制造方法，该方法可以稳定地制造在支撑基板用晶片上设置有平台面的贴合晶片。
用于解决课题的手段
本发明人为了解决上述课题进行了深入的研究。上述专利文献1中公开的以往的加工方法中，形成平台部时，通过倒角轮所具有的单个的磨石进行全部的倒角加工。在此，贴合晶片中，与硅晶片等半导体晶片相比，绝缘膜的耐磨损性比较高。因此，关于磨石破损或损耗的时机，对贴合面的绝缘膜进行倒角磨削时是支配性的。如果仅通过可以进行最终倒角的目数高的磨石对绝缘膜进行持续倒角，则在加工批次的批次后期无法磨削绝缘膜，从而加工形状变差。另一方面，如果仅用粗磨石、即目数低的磨石进行倒角，则虽然由绝缘膜导致的磨石的破损或损耗难以发生，但是加工形变变得过大。这种情况下，必须大量进行用于除去倒角后的加工形变的蚀刻。但是，如果大量进行蚀刻，则活性层、绝缘膜和支撑基板由于蚀刻速率的不同各向异性显现。
为此，本发明人想到在形成平台部时，使用目数低的磨石进行贴合面的绝缘膜的倒角，在该绝缘膜的倒角后使用目数高的磨石进行最终倒角。本发明人发现这样也可以没有问题地进行加工形变的除去，从而完成了本发明。即，本发明的主要构成如下。
(1)贴合晶片的制造方法，其特征在于，包含将支撑基板用晶片和活性层用晶片隔着绝缘膜贴合的贴合工序、在所述支撑基板用晶片上形成平台面的平台形成工序和除去由所述平台形成工序产生的形变区域的形变除去工序，
所述平台形成工序使用具有低目数磨石和比该低目数磨石的目数高的高目数磨石的倒角轮进行，
所述平台形成工序包括:
使用所述低目数磨石，从所述活性层用晶片侧开始，经过所述活性层用晶片的倒角加工，进行所述绝缘膜的倒角加工，进一步进行所述支撑基板用晶片的倒角加工的粗倒角加工工序、和
在该粗倒角加工工序之后，使用所述高目数磨石进行通过所述粗倒角加工工序得到的加工面的最终倒角加工的最终倒角加工工序。
(2)上述(1)所述的贴合晶片的制造方法，其中，在直径不同的圆盘呈同心圆状地堆积而成的多级结构的倒角轮的内径部的周缘设置所述低目数磨石，且在与所述内径部相比位于外侧的外径部的周缘设置所述高目数磨石，
使用所述多级结构的倒角轮连续地进行所述粗倒角加工工序和所述最终倒角加工工序。
(3)上述(1)或(2)所述的贴合晶片的制造方法，其中，在所述平台形成工序之后进一步具有将所述活性层用晶片进行薄膜化而得到活性层的薄膜化工序。
(4)上述(1)~(3)中任一项所述的贴合晶片的制造方法，其中，所述活性层用晶片由硅晶片形成。
(5)上述(1)~(4)中任一项所述的贴合晶片的制造方法，其中，所述绝缘膜由氧化硅形成。
(6)上述(1)~(5)中任一项所述的贴合晶片的制造方法，其中，在所述支撑基板用晶片的端面和背面设置所述绝缘膜。
发明效果
根据本发明，可以提供贴合晶片的制造方法，该方法可以稳定地制造在支撑基板用晶片上设置有平台面的贴合晶片。
附图说明
【图1】说明以往技术的SOI晶片的截面示意图。
【图2】说明通过本发明的一个实施方式得到的贴合晶片的截面示意图。
【图3】使用本发明的一个实施方式说明合适的倒角轮的截面示意图。
【图4】说明按照本发明的一个实施方式进行的贴合晶片的制造方法的流程图。
【图5】说明利用上述实施方式中的平台形成工序得到的加工面的截面示意图。
【图6A】说明本发明的优选实施方式中使用的倒角轮和使用其的平台形成工序的截面示意图。
【图6B】接着图6A说明本发明的优选实施方式中使用的倒角轮和使用其的平台形成工序的截面示意图。
【图6C】接着图6B，说明本发明的优选实施方式中使用的倒角轮和使用其的平台形成工序的截面示意图。
【图7】显示实施例中的平台部的截面示意图。
【图8A】图7中的A部的SEM截面照片。
【图8B】图7中的B部的SEM截面照片。
具体实施方式
以下参照附图详细地说明本发明的实施方式。图2是显示通过本发明的一个实施方式得到的贴合晶片100的截面示意图。贴合晶片100在支撑基板用晶片10上隔着绝缘膜20设置活性层30。要说明的是，该活性层30来源于后述的活性层用晶片31。并且，在支撑基板用晶片10的周缘部形成平坦的平台面TA，平台面TA相对于绝缘膜20位于支撑基板用晶片10侧(图2中在绝缘膜20的下方侧)。图3是用于本发明的实施方式的合适的2级结构的倒角轮500的截面示意图。该倒角轮500具有直径不同的2个圆盘同心圆状地堆积而成的2级结构，在内径部500A的周缘设置低目数磨石510，且在外径部500B的周缘设置高目数磨石520。
进一步参照图4的流程图和图5、图6A~6C的截面示意图说明用于制造这样的贴合晶片100的本发明的一个实施方式。要说明的是，在各截面示意图中，为了图面的简化，支撑基板用晶片10、绝缘膜20、活性层30和活性层用晶片31以及其它结构的纵横比与实际的厚度的比例不同，夸张地显示了。
(贴合晶片的制造方法)
根据本发明的一个实施方式的贴合晶片100的制造方法包括:将支撑基板用晶片10和活性层用晶片31隔着绝缘膜20 贴合的贴合工序S10、在支撑基板用晶片10上形成平台面TA的平台形成工序S20和除去由平台形成工序S20产生的形变区域的形变除去工序S30。并且，平台形成工序S20使用具有低目数磨石510和比该低目数磨石510目数高的高目数磨石520的倒角轮500进行。在此，平台形成工序S20包括:使用低目数磨石510，由活性层用晶片31侧开始，经过活性层用晶片31的倒角加工，进行绝缘膜20的倒角加工，进一步进行支撑基板用晶片10的倒角加工的粗倒角加工工序S21、和在该粗倒角加工工序S21之后使用高目数磨石520进行通过粗倒角加工工序S21得到的加工面的最终倒角加工的最终倒角加工工序S22。以下，依次说明各工序的详细。
<贴合工序>
贴合工序S10中将支撑基板用晶片10和活性层用晶片31隔着绝缘膜20贴合。绝缘膜20成为支撑基板用晶片10和活性层用晶片31的贴合面。本实施方式的贴合手法没有特别限制，例如可以如下进行贴合工序S10。
首先，分别准备支撑基板用晶片10和活性层用晶片31。接着在支撑基板用晶片10和活性层用晶片31的任意一方或两方上形成绝缘膜20。在贴合侧的面形成绝缘膜20即可，也可以在各晶片的所有面形成绝缘膜。绝缘膜20的形成可以通过热氧化法等常规的方法形成。例如，支撑基板用晶片10和活性层用晶片31是硅晶片的情况下，可以通过在氧化气氛中的热处理等在硅晶片的表面部形成氧化硅膜，可以将该氧化硅膜用作绝缘膜。
接着，隔着这样形成的绝缘膜20将支撑基板用晶片10和活性层用晶片31贴合。贴合可以在常温、大气压下进行，贴合后，优选进行用于强化贴合面的接合的热处理。
<平台形成工序>
参照图5说明接着贴合工序S10的平台形成工序S20。首先使用低目数磨石510进行粗倒角加工工序S21。首先，从活性层用晶片31侧开始进行活性层用晶片31的倒角加工。并且，经过活性层用晶片31的倒角加工，进行绝缘膜20的倒角加工，进一步进行支撑基板用晶片10的倒角加工。通过粗倒角加工工序S21在贴合晶片100上形成加工面S1。加工面S1跨及活性层用晶片31、绝缘膜20和支撑基板用晶片10。另在，在该阶段，在支撑基板用晶片10的周缘部形成平坦面。
并且，在粗倒角加工工序S21之后，使用高目数磨石520进行最终倒角加工工序S22。即，通过进行跨及活性层用晶片31、绝缘膜20和支撑基板用晶片10的加工面S1的最终倒角加工，除去由低目数磨石510产生的形变。在最终倒角加工之后，形成平台面TA和平台倾斜面TB。平台倾斜面TB跨及活性层用晶片31、绝缘膜20和支撑基板用晶片10。
图5中示出了在活性层用晶片31的上面和端面设置绝缘膜90的方式。另外，在支撑基板用晶片10的背面和端面设置绝缘膜40。本实施方式中，虽然绝缘膜40、90不是必须的构成，但是如图5所示，在设置有绝缘膜40、90的情况下进行平台形成工序S20是可能的。
在此，接着参照图5，将支撑基板用晶片10的绝缘膜20正下方的平坦面作为高度方向的基准面时，优选粗倒角加工工序S21的高度方向上的支撑基板用晶片10的磨削加工余量h1为10μm以上300μm以下。如果磨削加工余量h1为10μm以上，则可以稳定地将晶片整周粗磨削除去，如果磨削加工余量h1为300μm以下，则即使是要使用直径150mm的支撑基板用晶片的情况下，也为常规厚度600~650μm的1/2以下，支撑基板用晶片的最外周部分不会成为锐角。另外，为了该目的，更优选使磨削加工余量h1为10μm以上250μm以下。
另外，优选使最终倒角加工工序S22的高度方向上的最终磨削加工余量Δh(Δh=h2-h1)为20μm以上50μm以下。如果该最终磨削加工余量Δh为20μm以上，则可以除去由使用低目数磨石510的粗磨削产生的磨削形变，如果最终磨削加工余量Δh为50μm以下，则可以最大限度地抑制由使用高目数磨石520的最终磨削导致的倒角轮刀尖的消耗。
这种情况下，使最终倒角加工工序S22后的高度方向上的支撑基板用晶片10的总磨削加工余量h2为30μm以上350μm以下即可。如果总磨削加工余量h2为30μm以上，则可以确保粗磨削和最终磨削最低加工余量，使总磨削加工余量h2为350μm以下是因为总磨削加工余量h2是粗磨削和最终磨削最大加工余量的合计量。
另外，优选使最终倒角加工工序S22的水平方向上的最终磨削加工余量w为50μm以上200μm以下。如果该水平方向的最终磨削加工余量w为50μm以上，则考虑倒角加工时的晶片居中精度，可以充分确保活性层侧面的最终磨削加工余量，如果水平方向的最终磨削加工余量w为200μm以下，则可以抑制基于最终磨削加工余量的分散精度的活性层侧面的过度磨削。
如图6A~图6C所示，优选使用上述2级结构的倒角轮500进行平台形成工序S20。首先，如图6A所示，进行倒角轮500和加工前的贴合晶片100的位置对准(对准)。对准时，将贴合晶片100的背面用真空夹盘等具有旋转部610的保持部600保持即可。
另外，如图6B所示，使倒角轮500和加工前的贴合晶片100相互旋转的同时，调整贴合晶片100和倒角轮500的相对位置，通过低目数磨石510进行前述的粗倒角加工工序S21，得到加工面S1。
接着，不用再次进行对准，如图6C所示，使倒角轮500和加工前的贴合晶片100相互旋转的同时，调整贴合晶片100和倒角轮500的相对位置，通过高目数磨石520，进行前述的最终倒角加工工序S22，得到加工面S2。这样，贴合晶片100和倒角轮500的对准可以仅进行图6A所示的阶段的1次。
因此，通过使用具有2级结构的倒角轮500，可以更可靠地得到目标的上述最终磨削加工余量Δh和水平方向的最终磨削加工余量w。另外，如图6A~图6C所示的优选方式中，可以在使支撑基板用晶片10的最外周端(水平方向晶片中心轴的端点)不接触倒角轮500的情况下在中空状态进行倒角加工。因此，在支撑基板用晶片10的端面中，可以不倒角除去绝缘膜40而保持绝缘膜40。
要说明的是，在本说明书中，如使用图6A~图6C所说明的，将最初进行对准，在以后的倒角加工时不用对准，连续地进行倒角加工称为“连续的”倒角加工。
<形变除去工序>
平台形成工序S20之后，进行除去平台形成时生成的形变区域的形变除去工序S30。形变除去可以通过公知的蚀刻法进行。例如，对于硅晶片，可以用TMAH(氢氧化四甲基铵)水溶液或者KOH(氢氧化钾)等碱水溶液蚀刻。通过蚀刻除去的形变除去量优选为可以除去通过最终倒角加工工序S22生成的形变程度的最小限度，例如，优选使蚀刻加工余量为例如0.5μm~2μm程度。如果蚀刻加工余量过大，则由于支撑基板用晶片10和绝缘膜20或活性层用晶片31和绝缘膜20的各构成间的材质的不同导致的蚀刻速度的不同、利用碱水溶液进行蚀刻的蚀刻速度的晶面方位依存性，发生加工面的表面粗糙、加工形状的恶化。要说明的是，形变除去工序S30的加工余量比平台形成工序S20中的加工余量少，因此，为了图的简略化，没有在示意图中示出。
经过以上的贴合工序S10、平台形成工序S20和形变除去工序S30，本实施方式的贴合晶片100在绝缘膜20的倒角時也可稳定地进行倒角。因此，可以提供可以稳定地制造在支撑基板用晶片上设置有平台面的贴合晶片的贴合晶片的制造方法。
本实施方式中，将活性层用晶片31进行薄膜化而得到活性层30时，进行薄膜化后进行平台形成也可以，以相反的顺序进行薄膜化也可以。但是，如图4的流程图所示，本发明的贴合晶片的制造方法优选进一步具有在平台形成工序S20之后将活性层用晶片31进行薄膜化而得到活性层30的薄膜化工序S40。如果在将活性层用晶片31进行薄膜化得到活性层30后进行平台形成工序S20，则在活性层30上形成裸露的露出面，因此平台形成时可能产生颗粒附着等。但是，在平台形成工序S20后进行薄膜化工序S40的情况下，也可以在平台形成工序S20之前，预先对活性层用晶片31进行磨削或部分剥离等，进行活性层用晶片31的预薄膜化。
优选在这样得到的贴合晶片100的支撑基板用晶片10的端面和背面设置绝缘膜40。通过设置绝缘膜40，在传送晶片时等可以防止支撑基板用晶片10的端面或背面的颗粒附着。另外，可以将支撑基板用晶片10通过绝缘膜20、40夹持，因此在可以抑制贴合晶片100接受热处理时的翘曲(翘曲量可按照SEMI规格定量)方面也是有利的。
要说明的是，图3和图6A~图6C中示出了2级结构的倒角轮500，倒角轮500优选具有多级结构，可以为3级以上的结构。除了低目数磨石510和高目数磨石520，还使用目数不同的磨石的情况下，优选在低目数磨石510和高目数磨石520之间使用二者中间的目数的磨石。本发明中，对贴合面的绝缘膜20进行倒角加工时，使用难以产生破损或损耗的低目数磨石510是重要的特征之一。
<<磨石的目数>>
对支撑基板用晶片10或活性层用晶片31进行倒角加工时，通常使用金刚石磨石。此时，关于磨粒的粒度，只要满足上述的高低关系则没有特别的限制，可以使低目数磨石510的目数为#100以上且小于#600，更优选为#300以上#500以下。另外，可以使高目数磨石520的目数为#600以上#2000以下，优选为#700以上#1200以下。另外，优选使二者的目数之差为200以上1500以下。要说明的是，磨石的目数是基于JIS B 4130:1998(金刚石/CBN工具-金刚石或者CBN和(磨)粒的粒度)的目数。
以下，说明适用于本发明的合适的贴合晶片100的具体方式。但是，当然可以理解本发明不限于以下的具体例。
作为支撑基板用晶片10，可以使用由硅单晶形成的单晶硅晶片。单晶硅晶片可以使用将单晶硅锭利用线锯等进行切片得到的，所述单晶硅锭是通过切克劳斯基法(CZ法)、浮带区熔法(FZ法)育成的。另外，可以向单晶硅晶片添加碳和/或氮。进一步地，可以添加任选的杂质，制成n型或p型。另外，支撑基板用晶片10也可以为硅单晶以外的GaAs、SiC等的大（bulk）的化合物半导体。
绝缘膜20如上所述可以在氧化气氛中进行热处理等，在由硅晶片形成的支撑基板用晶片10的表面形成由氧化硅形成的氧化硅膜。另外，作为绝缘膜20，不限于氧化硅，还可以使用电绝缘体，例如可以使用氮化硅，也可以使用类金刚石碳(DLC; Diamond LikeCarbon)等。要说明的是，贴合面的绝缘膜20的膜厚没有限制，一般为0.1μm~5μm。
活性层用晶片31经过上述平台形成工序S20和根据希望进行的薄膜化工序S40成为活性层30。活性层用晶片31是用作SOI晶片等的贴合晶片的装置活性层的晶片，与支撑基板用晶片10同样，可以使用由硅单晶形成的单晶硅晶片，也可以使用SiC等。活性层用晶片31可以与支撑基板用晶片10为同种基板，也可以使用不同种基板。另外，为同种基板时，导电型(p型和n型)和导电性可以相同，也可以不同。
另外，对图2所示的支撑基板用晶片10厚度L1没有特别限定，一般为200μm~1000μm。使用直径200mm的硅晶片时，厚度L1通常为725±25mm，使用直径300mm的硅晶片时，厚度L1通常为775±25mm。
另外，形成平台面TA的部分的支撑基板用晶片的厚度L2比上述厚度L1小，L1-L2通常为30μm~300μm程度即可。要说明的是，厚度L2定义为支撑基板用晶片10的背面平坦部至平台面TA的高度。
另外，形成平台面TA的部分的宽度(以下称为平台宽度)没有特别限定，为了确保活性层30的面积，优选平台宽度小。一般可以为0.5mm~5mm程度的范围。要说明的是，平台倾斜面TB的倾斜角依赖于低目数磨石510和高目数磨石520的倾斜角。平台倾斜面TB也可以为垂直面。
另外，对活性层30的厚度没有特别限定，可以根据用途适当设定。使用贴合晶片100作为薄膜SOI时，可以使活性层30的厚度为1μm以下，为厚膜SOI时，可以使活性层30的厚度为10μm以上。
要说明的是，本说明书中提及氧化硅膜时是指在硅晶片表面通过热CVD法等有意地设置氧化硅膜。因此，即使没有提及氧化硅膜，在硅晶片和硅层表面也会形成数nm程度的自然氧化膜，不排除这样的自然氧化膜的存在。
实施例
以下使用实施例进一步详细地说明本发明，但是本发明不受以下实施例的任何限定。
<实施例1>
使用图3所示的2级结构的倒角轮500，按照图4的流程图，制造图2所示的贴合晶片100。具体如下。
-贴合工序-
作为支撑基板用晶片10和活性层用晶片31，分别准备直径200mm的硅晶片。接着，将支撑基板用晶片10和活性层用晶片31导入热氧化膜制作装置，在氧化气氛下进行氧化膜形成处理，在支撑基板用晶片上形成由氧化硅膜形成的绝缘膜。然后，将活性层用晶片31和支撑基板用晶片10隔着由氧化硅膜形成的绝缘膜贴合。接着，将贴合晶片搬送至成为氧化气氛的立式热处理装置内，实施强化贴合的热处理，制成1片贴合晶片。要说明的是，贴合后的绝缘膜20的膜厚为1μm。
-平台形成工序-
与用图6A~图6C所说明的同样，通过低目数磨石510形成加工面S1，接着通过高目数磨石520进行加工面S1的最终倒角，形成加工面S2。要说明的是，作为低目数磨石510使用#400的金刚石磨粒，作为高目数磨石520使用#800的金刚石磨粒。另外，使支撑基板用晶片10的氧化硅膜正下方的平坦面至厚度方向的粗倒角磨削加工余量h1为70μm，总磨削加工余量h2为90μm。因此，最终磨削加工余量Δh为20μm。另外，使水平方向的最终磨削加工余量w为100μm(一并参照图5)。
-形变除去工序-
形成平台部T后，用TMAH进行碱蚀刻，除去加工形变。要说明的是，关于蚀刻量，预先由别的样品TEM截面照片求出形变区域的厚度，使蚀刻量为1μm。
-薄膜化工序-
最后，进行活性层用晶片31的薄膜化，得到膜厚13μm的活性层30，得到图1和图7所示的贴合晶片100。图7为贴合晶片100的端部的放大图。将图7所示的A部和B部的SEM截面照片分别示于图8A、8B。要说明的是，如图1、7所示，贴合晶片100的支撑基板用晶片10的端面和背面形成由氧化硅形成的绝缘膜40。
并且，对100片贴合晶片进行该倒角加工，发现加工面均良好。
<比较例>
使用1级结构的倒角轮代替实施例中的2级结构的倒角轮，作为磨石仅使用#800的金刚石磨粒，除此以外与实施例同样地制作贴合晶片100。
对100片贴合晶片进行其时，从第30片以后，观察到最终的加工面的形状恶化，第99片无法完全磨削除去氧化硅膜，形成有高低差的加工面。
由以上的结果确认，通过使用本发明的制造方法，可以稳定地制造支撑基板用晶片10上设置有平台面TA的贴合晶片100。
产业实用性
通过本发明，可以提供贴合晶片的制造方法，该方法可以稳定地制造支撑基板用晶片上设置有平台面的贴合晶片。
符号说明
10 支撑基板用晶片
20 贴合面的绝缘膜
30 活性层
31 活性层用晶片
40 支撑基板用晶片的绝缘膜
90 活性层用晶片的绝缘膜
100 贴合晶片
500 倒角轮
510 低目数磨石
520 高目数磨石
600 保持部
610 旋转部
S1 粗倒角加工后的加工面
S2 最终倒角加工后的加工面
TA 平台面
TB 平台倾斜面
T 平台部

Claims (6)

1.贴合晶片的制造方法，其特征在于，包含将支撑基板用晶片和活性层用晶片隔着绝缘膜贴合的贴合工序、在所述支撑基板用晶片上形成平台面的平台形成工序和除去由所述平台形成工序产生的形变区域的形变除去工序，
所述平台形成工序使用具有低目数磨石和比该低目数磨石的目数高的高目数磨石的倒角轮进行，
所述平台形成工序包括：
使用所述低目数磨石，从所述活性层用晶片侧开始，经过所述活性层用晶片的倒角加工，进行所述绝缘膜的倒角加工，进一步进行所述支撑基板用晶片的倒角加工的粗倒角加工工序，和
在该粗倒角加工工序之后，使用所述高目数磨石进行通过所述粗倒角加工工序得到的加工面的最终倒角加工的最终倒角加工工序。
2.根据权利要求1所述的贴合晶片的制造方法，其中，在直径不同的圆盘呈同心圆状地堆积而成的多级结构的倒角轮的内径部的周缘设置所述低目数磨石，且在与所述内径部相比位于外侧的外径部的周缘设置所述高目数磨石，
使用所述多级结构的倒角轮连续地进行所述粗倒角加工工序和所述最终倒角加工工序。
3.根据权利要求1或2所述的贴合晶片的制造方法，其中，在所述平台形成工序后进一步具有将所述活性层用晶片进行薄膜化而得到活性层的薄膜化工序。
4.根据权利要求1或2所述的贴合晶片的制造方法，其中，所述活性层用晶片由硅晶片形成。
5.根据权利要求1或2所述的贴合晶片的制造方法，其中，所述绝缘膜由氧化硅形成。
6.根据权利要求1或2所述的贴合晶片的制造方法，其中，在所述支撑基板用晶片的端面和背面设置所述绝缘膜。
CN201811503657.4A 2018-01-18 2018-12-10 贴合晶片的制造方法 Active CN110060959B (zh)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
JP2018-006289 2018-01-18
JP2018006289A JP6879223B2 (ja) 2018-01-18 2018-01-18 貼り合わせウェーハの製造方法

Publications (2)

Publication Number Publication Date
CN110060959A true CN110060959A (zh) 2019-07-26
CN110060959B CN110060959B (zh) 2023-03-21

Family

ID=67213027

Family Applications (1)

Application Number Title Priority Date Filing Date
CN201811503657.4A Active CN110060959B (zh) 2018-01-18 2018-12-10 贴合晶片的制造方法

Country Status (3)

Country Link
US (1) US10559471B2 (zh)
JP (1) JP6879223B2 (zh)
CN (1) CN110060959B (zh)

Families Citing this family (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US11137559B2 (en) * 2019-04-22 2021-10-05 Xintec Inc. Optical chip package and method for forming the same
JP7288373B2 (ja) * 2019-09-09 2023-06-07 キオクシア株式会社 研削装置、研削砥石、および研削方法
CN110534423B (zh) * 2019-09-19 2021-10-26 武汉新芯集成电路制造有限公司 半导体器件及其制作方法

Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH05109677A (ja) * 1991-10-16 1993-04-30 Sony Corp Ｓｏｉ基板の製造方法
JPH09246506A (ja) * 1996-03-06 1997-09-19 Mitsubishi Materials Shilicon Corp Ｓｏｉ基板の製造方法
JPH10209408A (ja) * 1997-01-27 1998-08-07 Mitsubishi Materials Shilicon Corp Ｓｏｉ基板の製造方法
JP2001313380A (ja) * 2000-04-27 2001-11-09 Mitsubishi Materials Silicon Corp 張り合わせ基板およびその製造方法
JP2003017444A (ja) * 2001-06-29 2003-01-17 Sumitomo Mitsubishi Silicon Corp 半導体ウェーハの加工取り代の測定方法およびその装置
JP2011524083A (ja) * 2008-09-02 2011-08-25 エス．オー．アイ．テック シリコン オン インシュレータ テクノロジーズ 漸進トリミング法

Family Cites Families (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2658135B2 (ja) 1988-03-08 1997-09-30 ソニー株式会社 半導体基板
CN101124657B (zh) * 2005-02-28 2010-04-14 信越半导体股份有限公司 贴合晶圆的制造方法及贴合晶圆
JP4918229B2 (ja) * 2005-05-31 2012-04-18 信越半導体株式会社 貼り合わせウエーハの製造方法
US7781309B2 (en) 2005-12-22 2010-08-24 Sumco Corporation Method for manufacturing direct bonded SOI wafer and direct bonded SOI wafer manufactured by the method
JP2010105141A (ja) * 2008-10-31 2010-05-13 Naoetsu Electronics Co Ltd 半導体接合ウエーハの製造方法
JP5521582B2 (ja) * 2010-01-28 2014-06-18 信越半導体株式会社 貼り合わせウェーハの製造方法
JP5571409B2 (ja) * 2010-02-22 2014-08-13 株式会社荏原製作所 半導体装置の製造方法
WO2012088710A1 (zh) * 2010-12-27 2012-07-05 上海新傲科技股份有限公司 采用吸杂工艺制备带有绝缘埋层的半导体衬底的方法
JP2013152310A (ja) * 2012-01-24 2013-08-08 Panasonic Liquid Crystal Display Co Ltd 一以上の液晶表示素子の製造方法
JP5862521B2 (ja) * 2012-09-03 2016-02-16 信越半導体株式会社 Ｓｏｉウェーハの製造方法
JP6157381B2 (ja) * 2014-03-04 2017-07-05 信越半導体株式会社 エピタキシャルウェーハの製造方法及びエピタキシャルウェーハ

Patent Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH05109677A (ja) * 1991-10-16 1993-04-30 Sony Corp Ｓｏｉ基板の製造方法
JPH09246506A (ja) * 1996-03-06 1997-09-19 Mitsubishi Materials Shilicon Corp Ｓｏｉ基板の製造方法
JPH10209408A (ja) * 1997-01-27 1998-08-07 Mitsubishi Materials Shilicon Corp Ｓｏｉ基板の製造方法
JP2001313380A (ja) * 2000-04-27 2001-11-09 Mitsubishi Materials Silicon Corp 張り合わせ基板およびその製造方法
JP2003017444A (ja) * 2001-06-29 2003-01-17 Sumitomo Mitsubishi Silicon Corp 半導体ウェーハの加工取り代の測定方法およびその装置
JP2011524083A (ja) * 2008-09-02 2011-08-25 エス．オー．アイ．テック シリコン オン インシュレータ テクノロジーズ 漸進トリミング法

Also Published As

Publication number Publication date
US10559471B2 (en) 2020-02-11
JP2019125731A (ja) 2019-07-25
CN110060959B (zh) 2023-03-21
JP6879223B2 (ja) 2021-06-02
US20190221435A1 (en) 2019-07-18

Similar Documents

Publication Publication Date Title
JP3400765B2 (ja) 半導体ウェハの製造方法および該製造方法の使用
JP4835069B2 (ja) シリコンウェーハの製造方法
JP2006222453A (ja) シリコンウエーハの製造方法及びシリコンウエーハ並びにｓｏｉウエーハ
CN110468446B (zh) 倒角的碳化硅衬底以及倒角的方法
CN110060959A (zh) 贴合晶片的制造方法
KR101169527B1 (ko) 에피택셜 코팅 반도체 웨이퍼의 제조 방법
JP2007204286A (ja) エピタキシャルウェーハの製造方法
CN103415913B (zh) 硅晶片的制造方法
WO2006070556A1 (ja) エピタキシャルウェーハの製造方法及びエピタキシャルウェーハ
TW201005135A (en) Epitaxially coated silicon wafer with&lt;110&gt;orientation and method for producing it
JP2011003773A (ja) シリコンウェーハの製造方法
WO2009150896A1 (ja) シリコンエピタキシャルウェーハ及びその製造方法
JP4675749B2 (ja) エピタキシャルウエーハの製造方法
KR20030021892A (ko) 웨이퍼 제조 방법
JP3888416B2 (ja) シリコンエピタキシャルウェーハの製造方法及びシリコンエピタキシャルウェーハ
JP4103808B2 (ja) ウエーハの研削方法及びウエーハ
JP4953154B2 (ja) ダイヤモンド基板およびその製造方法
JP5359991B2 (ja) シリコンエピタキシャルウェーハ及びその製造方法
JP4789009B2 (ja) ダイヤモンド基板およびその製造方法
JP6525046B1 (ja) 半導体ウェーハの製造方法
JPH09266212A (ja) シリコンウエーハおよびその製造方法
WO2022091831A1 (ja) 貼り合わせウェーハ用の支持基板の製造方法、および貼り合わせウェーハ用の支持基板
CN113302718B (zh) 硅外延晶片的制造方法和硅外延晶片
JP2011187887A (ja) エピタキシャルウエハの製造方法
TW202343780A (zh) 在多晶碳化矽支撐底材上包含單晶薄膜之複合結構及其製作方法

Legal Events

Date Code Title Description
PB01 Publication
PB01 Publication
SE01 Entry into force of request for substantive examination
SE01 Entry into force of request for substantive examination
GR01 Patent grant
GR01 Patent grant