WO2006070556A1 - エピタキシャルウェーハの製造方法及びエピタキシャルウェーハ - Google Patents

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WO2006070556A1
WO2006070556A1 PCT/JP2005/021948 JP2005021948W WO2006070556A1 WO 2006070556 A1 WO2006070556 A1 WO 2006070556A1 JP 2005021948 W JP2005021948 W JP 2005021948W WO 2006070556 A1 WO2006070556 A1 WO 2006070556A1
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epitaxial
epitaxial layer
substrate
thickness
wafer
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PCT/JP2005/021948
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Inventor
Shoichi Takamizawa
Ryuji Sayama
Original Assignee
Shin-Etsu Handotai Co., Ltd.
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Publication date
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    • H01L21/20—Deposition of semiconductor materials on a substrate, e.g. epitaxial growth solid phase epitaxy

Definitions

  • the present invention relates to an epitaxial wafer, and more particularly, to a method for manufacturing an epitaxial wafer having a thick epitaxial layer and a small variation in thickness.
  • an epitaxial wafer in which a silicon single crystal is deposited on a substrate such as a silicon wafer may be used.
  • Epitaxial wafer is manufactured, for example, according to the flow shown in FIG. First, an etched silicon wafer (CW) is prepared as an epitaxial substrate. When using a wafer with a high dopant concentration, a CVD oxide film is formed on the back side to prevent autodoping. Next, the surface of the wafer 8 (the surface on which the epitaxial layer is grown) is polished and then washed. Then, using an epitaxial growth apparatus, an epitaxial layer made of a silicon single crystal is grown to a predetermined thickness on the polished surface of the substrate. In this way, Epitakisha Rou 18 is manufactured and shipped after inspection.
  • the device characteristics of transistors, power MOSs, IGBTs, etc. manufactured using an epitaxial wafer are closely related to the thickness and resistivity of the epitaxial layer.
  • control of resistivity is important.
  • productivity is often sacrificed.
  • a substrate is disposed in order to make the thickness of the epitaxy layer in the batch constant. It is required to strictly control the temperature distribution in the reactor and the reaction gas flow rate balance in the reactor. As a result, in terms of growth rate, it is not one third of the possible growth rate. However, it is natural to use a growth rate condition of about one-fifth, and typically epitaxy is performed at a growth rate of 1 ⁇ m / min or less.
  • the batch type epitaxy reactor can increase productivity compared to the single wafer type reactor, but the thickness of the epitaxy layer is ⁇ 5% or less when included in the batch and between batches. It is impossible to control stably.
  • the power productivity capable of reducing the variation in thickness of the epitaxy layer is considerably worse than that in a batch type device.
  • the productivity is significantly reduced and the cost is significantly increased.
  • the present invention provides an epitaxial wafer that is excellent in uniformity of the thickness of the epitaxial layer even with a thick epitaxial layer, with high productivity and low cost.
  • the main purpose is to provide a technology that can be manufactured.
  • the thickness is larger than the thickness of the final target epitaxial layer.
  • An epitaxial layer comprising: a step of growing an epitaxial layer; a step of flattening the grown epitaxial layer by surface grinding; and a step of polishing the epitaxy layer after the surface grinding.
  • the thickness force of the entire substrate after polishing the epitaxial layer is set to a thickness obtained by adding the initial thickness of the epitaxial substrate and the final target thickness of the epitaxial layer. It is preferable to perform surface grinding and polishing of the epitaxial layer. If the surface layer and polishing allowance are determined based on the initial thickness of the substrate based on the final target thickness of the epitaxial layer, etc., and the epitaxial layer is processed, an epitaxial layer with a desired thickness can be obtained. It is possible to manufacture wafers with higher precision and efficiency.
  • a laser mark for individually identifying the initial thickness of the epitaxial substrate is attached to the substrate.
  • the thickness of the epitaxial layer can be set to a desired thickness even if the thickness differs between the substrates. Can be raised.
  • the thickness of the entire substrate after surface grinding of the epitaxial layer it is preferable to perform planar polishing IJ of the above-mentioned epitaxic layer by setting the thickness to a value obtained by adding the allowance of
  • the thickness after growing the epitaxial layer can be adjusted mainly by surface grinding. Therefore, if surface grinding is performed in consideration of the allowance for the next polishing as described above, the desired thickness of the epitaxial layer is obtained.
  • the layer can be formed more reliably and efficiently.
  • the epitaxial layer can also be formed with a high flatness and excellent thickness uniformity.
  • the method further includes a step of forming a CVD oxide film from at least the back side of the substrate to the central portion in the thickness direction of the chamfered portion before growing the epitaxial layer on the epitaxial substrate.
  • a CVD oxide film is formed on the back side and chamfered portion of the substrate, autodoping during epitaxy growth can be prevented, especially when using a substrate with a high doping concentration, and on the back side during epitaxy growth.
  • the grown polycrystals can be easily removed.
  • an epitaxial layer having excellent crystallinity can be grown by polishing the surface side to make a mirror surface.
  • the method further includes a step of grinding a chamfered portion of the substrate after growing an epitaxial layer on the epitaxial substrate and a step of polishing the ground chamfered portion.
  • the chamfered portion was ground and polished to remove deposits on the chamfered portion, and the chamfered shape was adjusted to grow a thick epitaxial layer. Even then, generation of particles and the like can be reliably prevented.
  • the final target thickness of the epitaxial layer is set to 50 x m or more.
  • the final thickness of the epitaxy layer is 50 ⁇ m or more, especially 100 ⁇ m or more
  • the epitaxial layer is grown at least 10 ⁇ m thicker than the final target thickness.
  • the machining allowance by surface grinding and polishing can be ensured.
  • the epitaxial layer is grown at a growth rate of 2.2 / im / min or more.
  • Productivity can be reliably increased by high-speed epitaxial growth, and even if an epitaxial layer with low flatness is formed by high-speed growth, it is converted into an epitaxial layer with high flatness by subsequent surface grinding. Can be processed.
  • the epitaxial layer is grown using a batch type epitaxial growth apparatus.
  • the epitaxial layer is grown by disposing the epitaxial substrate in a saddle of a susceptor formed so that the bottom gradually becomes deeper from the periphery toward the center. .
  • the initial surface on the back side of the substrate is exposed by etching, and then the epitaxial layer is subjected to surface grinding.
  • the etching is preferably performed using a spin etcher.
  • the initial back side of the substrate can be exposed in a short time by using a spin etcher.
  • the epitaxial wafer using a silicon substrate is manufactured in large quantities, and the present invention is particularly effective because the film thickness can be made uniform and the cost can be reduced even if the epitaxial layer is thick.
  • the epitaxial layer manufactured by the above method wherein the thickness of the epitaxial layer of the epitaxial layer is not less than 50 ⁇ , There is provided an epitaxy wafer having a thickness variation of ⁇ 4% or less.
  • an epitaxial wafer having a thick epitaxial layer and small variations in thickness can be obtained as described above.
  • an epitaxial layer in which an epitaxial layer is formed on a substrate is formed on a substrate.
  • TTV representing the flatness of the substrate is 2 xm or less
  • the thickness of the epitaxial layer formed on the substrate is 50 zm or more
  • the thickness of the epitaxial layer is Epitaki Charu 18 is provided, characterized by having a variation of less than or equal to ⁇ 4%. If Epitachi Charu is manufactured by the method of the present invention using a substrate having particularly high flatness, the above-mentioned As described above, the epitaxial layer is thick and the variation in thickness is small. As a whole, it is excellent in flatness and thickness uniformity and is inexpensive.
  • the thickness variation in the plane of the Epitakisharu is further ⁇ 2 / im It can also be within.
  • the Epitaxial 18 obtained by the present invention also reduces the thickness variation in the entire surface of the wafer, especially in the production of devices such as high voltage power M0S. The yield can be greatly improved.
  • an epitaxial layer thicker than the final thickness is grown at a high speed, and then processed into an epitaxial layer having a predetermined thickness by surface grinding and polishing. To do.
  • an epitaxial wafer having an epitaxial layer that is thick and excellent in film thickness uniformity can be manufactured with high productivity and at low cost.
  • FIG. 1 is a flow chart showing an example of a manufacturing process of an epitaxy wafer according to the present invention.
  • FIG. 2 is a schematic view showing a wafer in each step when manufacturing an epitaxial wafer according to the present invention.
  • FIG. 3 is a graph showing variations in the thickness (epipe thickness) of the epitaxy layer in the examples and comparative examples.
  • A Comparative example
  • B Example
  • FIG. 4 is a drape showing the cross-sectional shape of the outer peripheral portion of the epitaxial wafer of the example and the comparative example.
  • A Comparative example
  • B Example
  • FIG. 5 is a graph showing the particle level (particulate particle size> 0.2 ⁇ m) of the epitaxial wafers of Examples and Comparative Examples.
  • A Comparative example
  • B Example
  • FIG. 6 is a flowchart showing an example of a manufacturing process of a conventional epitaxic wafer.
  • FIG. 7 is a schematic view showing an example of a susceptor that can be used in the present invention.
  • FIG. 8 is a diagram for explaining a taper angle of a chamfered portion of a wafer.
  • FIG. 1 is a flow chart showing an example of a process for manufacturing an epitaxial wafer according to the present invention.
  • Fig. 2 schematically shows the outline of wafers in each process.
  • a silicon wafer (CW: chemical etch wafer) is prepared as a substrate (epitaxial substrate) for growing an epitaxial layer (FIG. 1 (A)).
  • a normal silicon wafer used for manufacturing a semiconductor device can be used. For example, after slicing a silicon single crystal grown by the Chiyoklarsky method, lapping, chamfering, etching, etc. It can be manufactured through this process.
  • the flatness of the substrate greatly affects the flatness of the epitaxial layer to be grown on it, and finally the epitaxy 18 to be manufactured, so that the flatness of the substrate is higher. More specifically, a TTV having a flatness of 2 zm or less is used, and a TTV of 1 ⁇ m or less is particularly preferable.
  • the epitaxial layer is processed to a desired thickness by surface grinding and polishing. This can be suitably performed based on the initial thickness of the substrate. Therefore, it is preferable to measure the thickness of the silicon wafer to be the substrate first, and attach a laser mark to the substrate in order to identify this initial thickness individually. For example, an ID number can be assigned with a laser mark on the back side of each wafer, and the initial thickness data for each substrate can be managed by this ID number.
  • a CVD oxide film (SiO) is formed from at least the back surface side of the wafer to the center in the thickness direction of the chamfered portion.
  • the dopant When using a substrate with high concentration, it is possible to prevent autodoping during epitaxial growth. Regardless of the dopant concentration, if a CVD oxide film (SiO 2) is formed from the back side to the center in the thickness direction of the chamfered part, the backside will be improved during epitaxial growth.
  • SiO 2 a CVD oxide film
  • the CVD oxide film is preferably formed to a thickness of 0.2 ⁇ ⁇ ⁇ or more.
  • the substrate surface on the side where the epitaxial layer is to be grown is polished and washed (FIG. 1C). Although washing is also performed as appropriate in other steps, the description thereof is omitted.
  • a CVD oxide film when a CVD oxide film is formed on the back surface and the chamfered portion of the wafer, a CVD oxide film may be formed on the front surface side. If a CVD oxide film is formed on the surface, polycrystalline silicon may grow in the epitaxial process. Therefore, by forming the C VD oxide film and then polishing the surface side on which the epitaxial layer is formed, it is possible to reliably grow the epitaxial layer having excellent crystallinity and thickness uniformity. .
  • an epitaxial layer 3 is grown on the polished surface of the substrate 1. At this time, an epitaxial layer 3 that is thicker than the final target epitaxial layer is grown (FIG. 1D).
  • the thickness of the epitaxial layer 3 to be grown may be determined in consideration of the required final target thickness of the epitaxial layer, the surface grinding and polishing allowance performed after the growth of the epitaxial layer, and the like. However, even if the epitaxial layer 3 is grown only several zm thicker than the final target thickness, there is a possibility that subsequent flat grinding cannot be performed sufficiently. Therefore, in consideration of the machining allowance in the subsequent surface grinding and polishing of the epitaxial layer, it is preferable to grow it to a thickness of at least 10 xm or more, particularly 15 zm or more than the final target thickness. However, if the epitaxial layer is made too thick, the growth time and subsequent surface grinding time will become longer. Therefore, it is preferable to grow it to an epitaxy thickness of less than the final target + 30 zm.
  • the thickness of the final target epitaxial layer depends on the purpose of use of the epitaxic layer, but the higher the final thickness of the epitaxial layer, the relative proportion of the machining allowance due to subsequent surface grinding, etc. Therefore, it is possible to sufficiently improve productivity and reduce costs. Therefore, the final target thickness of the epitaxial layer is preferably set to 50 zm or more, particularly 80 xm or more. In other words, the present invention is particularly effective when finally manufacturing an epitaxial wafer having an epitaxial layer with a thickness of 50 zm or more.
  • the growth rate when growing the epitaxial layer is not particularly limited. However, the higher the growth rate, the more the productivity can be improved. Specifically, it is preferable to grow at a high speed of 2.2 xm / min or more, more preferably 3. Oxm / min or more. Such high-speed growth can be realized by increasing the supply amount of a source gas such as a silane source.
  • the apparatus and the epitaxial growth apparatus there are no particular limitations on the apparatus and the epitaxial growth apparatus, and generally, the vertical type, the cylinder type and the single wafer type are widely used, and any apparatus can be used in the present invention.
  • an epitaxial layer can be grown on a large number of wafers at a rate of 2.2 / im / min or more, and productivity can be reliably improved. .
  • productivity can be sufficiently increased by growing at an epitaxy growth rate of 5.0 ⁇ mZ or more.
  • the silicon wafer 1 serving as the substrate has a taper angle ⁇ of the chamfered portion 7 shown in FIG. 8 that is more gentle than the usual angle of 22 degrees, for example, a taper angle ⁇ of 11 degrees. If it has the following chamfered shape, wafer 1 and susceptor are stuck together and Crystalline silicon deposition is less likely to occur.
  • the chamfered portion or the like is made asymmetrical, or as described above, the CVD oxide film is covered up to the central portion in the thickness direction of the chamfered portion, or both of them are used to form polycrystalline silicon on the chamfered portion. Can be prevented from accumulating. Even when such a chamfered shape different from the normal shape is used, there is no problem because the chamfered shape of the normal substrate can be obtained by chamfering in the next step.
  • the chamfered portion of the wafer is ground and the ground chamfered portion is polished (Fig. 1 (E)).
  • the shape of the wafer chamfer is one of the quality factors affecting the device process.
  • the deposition of polycrystalline silicon on the chamfered part can be suppressed to some extent by the shape of the susceptor and the chamfered part, but when the polycrystalline silicon is deposited on the chamfered part or the shape of the chamfered part is asymmetric. If a wafer is used, there is a high possibility that particles and cracks will be generated in the subsequent denoising process.
  • the chamfered portion of the chamfered portion is adjusted by tape grinding or grinding with fixed abrasive grains, and the ground chamfered portion is further processed.
  • polishing the part it is possible to finish it into an ideal chamfered part shape as used in state-of-the-art devices.
  • fine processing can be stably performed up to the periphery.
  • the chamfered portion as described above may be performed after surface grinding of an epitaxy layer described later.
  • the chamfered portion is ground to adjust the shape, and then the chamfered portion is polished and mirror finished.
  • the epitaxial layer may be subjected to surface grinding, and then the chamfered portion may be polished.
  • the chamfered portion is ground and polished, which is more suitable for the device process. It can also be machined to the same chamfered shape as a regular mirror wafer (for example, a taper angle of 22 degrees).
  • the CVD oxide film on the back side is removed by etching using HF or the like, and as shown in FIG.
  • the initial back surface can be exposed.
  • the polycrystalline silicon can be removed (lifted off) together when the oxide film is removed by etching.
  • a spin etcher can be used to avoid long-time etching.
  • the polycrystalline silicon deposited on the back surface side is removed by etching only the back surface side with a spin etcher using a nitric acid-based etchant. That is, SiO oxidation on the back side
  • the initial surface on the back side of the wafer can be exposed in a short time. If SiO on the back side is removed by etching in this way,
  • the thickness of the period can be maintained.
  • Etching for exposing the initial surface on the back side as described above may be performed after the epitaxial layer is grown on the wafer, but may also be performed between the grinding and polishing of the chamfered portion. Good.
  • the grown epitaxial layer is flattened by surface grinding (FIG. 1 (G)), and the epitaxial layer after surface grinding is further polished (FIG. 1 (H)). .
  • the final thickness of the epitaxial layer and the epitaxial wafer can be adjusted by surface grinding and polishing of the epitaxial layer.
  • the initial thickness of the substrate is managed so that it can be identified, and the thickness of the entire substrate after polishing the epitaxial layer is equal to the initial thickness of the epitaxial substrate and the epitaxial layer.
  • Epitaxial layers are ground and polished for each individual substrate so that the final target thickness of the layer is added.
  • the surface grinding of the epitaxial layer it is possible to perform flattening and to largely adjust the thickness of the epitaxial layer.
  • the initial back surface exposed by etching If surface grinding of the epitaxial layer is performed as the reference surface, the flatness can be made extremely high.
  • the initial thickness of each wafer is identified based on the ID number of the laser mark on the initial substrate, and the remaining thickness after surface grinding is determined as the initial thickness of the wafer and the final thickness of the epitaxial layer.
  • Surface grinding is performed by setting the target thickness and the machining allowance by polishing after surface grinding. By performing surface grinding in this manner, the epitaxial layer can be processed to a high flatness and adjusted to a desired thickness. If surface polishing is performed after the CVD oxide film is formed (Fig. 1 (C)), the polishing allowance should be considered.
  • each epitaxial substrate is not limited to managing the ID mark from the first stage, and the machining allowance is measured by measuring the thickness of the substrate and the epitaxial layer after the epitaxial growth. You may decide. Further, the surface grinding may be performed by setting a margin for the remaining thickness after the surface grinding.
  • Polishing is performed after the epitaxial layer is surface ground.
  • the processing distortion of the epitaxial layer caused by the surface grinding is removed, and the surface of the epitaxial layer is mirror-finished.
  • Polishing may be performed with the predetermined machining allowance.
  • an epitaxial wafer having an epitaxial layer having a thick and high flatness as shown in FIG. 2 (E) can be manufactured.
  • an epitaxial layer having a variation of ⁇ 5% or less with respect to the standard center thickness is grown.
  • the epitaxy layer is formed thick in advance without controlling the thickness variation, and a predetermined thickness (the initial thickness of the epitaxy substrate + the standard center) is obtained during surface grinding.
  • a predetermined thickness the initial thickness of the epitaxy substrate + the standard center
  • polishing allowance it is possible to finish the thickness of the entire wafer to ⁇ 2 zm including in-plane variations. Since the in-plane variation of the substrate used is about ⁇ 1 ⁇ m, the thickness of the epitaxial layer can be controlled to ⁇ 2.5 zm with respect to the standard center. If the standard center thickness is thicker than 50 xm, the thickness control of the epitaxial layer is The controllability is improved in proportion as the target thickness increases.
  • an epitaxial wafer in which the thickness of the epitaxial layer is 50 ⁇ m or more and the variation in the thickness of the epitaxial layer is ⁇ 4% or less can be manufactured.
  • the thickness of the epitaxial layer formed on the wafer is 50 ⁇ m or more, and It is also possible to manufacture an epitaxial wafer having a thickness variation of ⁇ 4% or less and a thickness variation within a plane of ⁇ 2 xm.
  • the epitaxial growth can be performed at a growth rate 3 to 6 times that of the conventional method. Even if it performs, productivity can be improved about 2 to 3 times.
  • productivity can be improved about 2 to 3 times.
  • the cost of the process is about half of the cost of the process of growing the epitaxial layer at a low speed in order to increase the flatness as in the prior art. As a result, it is possible to significantly reduce the cost of the entire manufacturing process of Epitakia wafer.
  • the epitaxial layer 18 having the thick epitaxial layer manufactured according to the present invention has the same flatness and mirror surface as the silicon interface 8 used in the state-of-the-art device manufacturing. It will be a thing.
  • Such a thick-film epitaxial wafer can be suitably used for medium- and high-breakdown-voltage power MOS, IGBT, etc., which form fine patterns, and has stable element characteristics and high yield. Obtainable.
  • a CVD oxide film (SiO) was formed from the back side of each wafer to the chamfer. Each wafer has its own thickness (initial value) before the CVD oxide film is formed. (Thickness) was measured, and each UA-8 was assigned an ID number with a laser mark.
  • the epitaxial growth thickness is set to 120 x m, and the source gas is trichlorosilane and the carrier gas is soot gas, so that the growth rate is 4 z m / min.
  • the feed rate of the printer was adjusted.
  • the epitaxy growth temperature susceptor temperature
  • the target Epi layer resistivity is N-type, 30 ⁇ cm.
  • the chamfered portion was polished after grinding (equivalent to # 3000), and the chamfered portion was finished to a mirror finish It was.
  • the wafer After finishing the chamfered part, the wafer is immersed in HF aqueous solution and SiO film on the back side.
  • the set value of the finished thickness is changed for each initial thickness of each wafer, and as a polishing allowance for the final thickness of the epitaxial layer (100 ⁇ m)
  • the epitaxy layer was ground (# 3000) to a thickness of 7 ⁇ m.
  • the initial back surface of the exposed substrate was used as a reference surface.
  • the substrate After polishing, the substrate is cleaned with ammonia / hydrogen peroxide solution and hydrochloric acid Z hydrogen peroxide solution used in the production of normal mirror surface wafers, and has an epitaxial layer with a thickness of approximately 100 ⁇ m. I got Pitaki Saruheha.
  • an epitaxial layer was grown to a thickness of about 100 ⁇ m on the surface of the wafer using a vertical apparatus, and the epitaxial wafer was used. Manufactured eighteen.
  • FIG. (A) shows the data of the comparative example
  • (B) shows the data of the example.
  • the Epi thickness in the comparative example was in the range of 96 to 108 x m in the wafer plane, and the variation was large.
  • the thickness of the epitaxial layer is in the range of about 98 to 102 / im, and the wafer surface is included even if a slight amount is included.
  • the uniformity was in the range of 0 ⁇ 4 ⁇ m.
  • FIG. 5 shows the particle level (particle particle size> 0.2 ⁇ m) of each epitaxial wafer produced in the examples and comparative examples.
  • the present invention is not limited to the above embodiment.
  • the above embodiment is merely an example, and is substantially the same as the technical idea described in the claims of the present invention. Even those that have the same structure and exhibit the same operational effects are included in the technical scope of the present invention.
  • the process order is not limited to that shown in FIG. 1, and the order of processes can be changed.
  • the epitaxial layer is grown, chamfered portions are ground and the epitaxial layer is formed.
  • the surface grinding can be performed, and the chamfered portion and the epitaxial layer can also be polished.
  • cleaning may be appropriately performed after polishing, after grinding, or the like.
  • the epitaxial substrate is not limited to a silicon wafer, and is not particularly limited as long as it is a substrate used as an epitaxial wafer substrate. Moreover, even if silicon wafer is used, it is not limited to CW, and PW (polished duet) having polished back side can also be used.

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Abstract

　エピタキシャルウエーハを製造する方法において、少なくとも、初期の厚さを有するエピタキシャル用基板の表面上に、最終目標のエピタキシャル層の厚さよりも厚いエピタキシャル層を成長させる工程（Ｄ）と、前記成長させたエピタキシャル層を平面研削することにより平坦化する工程（Ｇ）と、前記平面研削後のエピタキシャル層を研磨する工程（Ｈ）とを含む。好ましくは、エピタキシャル用基板として、平坦度を表すＴＴＶが２μｍ以下のものを用い、エピタキシャル層を成長させた後、該基板の面取り部を研削する工程（Ｅ）と、該研削された面取り部を研磨する工程（Ｅ）とをさらに含む。これにより、厚いエピタキシャル層を有する場合でも、エピタキシャル層の厚さの均一性に優れたエピタキシャルウェーハを、高い生産性でかつ低コストで製造することができる技術が提供される。

Description

明 細 書
ェピタキシャルゥエーハの製造方法及びェピタキシャルゥエーハ 技術分野
[0001] 本発明はェピタキシャルゥエーノ、、特に、ェピタキシャル層が厚 かつ厚さのバラ ツキが小さいェピタキシャルゥエーハを製造する方法に関する。 背景技術
[0002] 半導体デバイスを作製する場合、シリコンゥエーハ等の基板上にシリコン単結晶を 堆積させたェピタキシャルゥエーハが用いられることがある。ェピタキシャルゥエーハ は、例えば図 6に示したフローに従って製造される。まず、ェピタキシャル用基板とし て、エッチングされたシリコンゥエーハ（CW)を用意する。ドーパント濃度が高いゥェ 一八を用いる場合にはオートドープ防止のため裏面側に CVD酸化膜を形成させる。 次いで、ゥエー八の表面（ェピタキシャル層を成長させる側の面）を研磨した後、洗浄 する。そして、ェピタキシャル成長装置を用レ、、基板の研磨した表面上にシリコン単 結晶からなるェピタキシャル層を所定の厚さまで成長させる。これによりェピタキシャ ルゥヱ一八が製造され、さらに検查等を経て出荷される。
[0003] ェピタキシャルゥエーハを用いて作製されるトランジスタ、パワー MOS、 IGBT等の 素子特性は、ェピタキシャル層の厚さや抵抗率が密接に関係している。優れた素子 特性を得るためには、シリコンゥエーハ上に一定かつ一様な抵抗率を持ったェピタキ シャル層を所定の厚さに一様に成長させることが必要であり、ェピタキシャル層の厚 さと抵抗率の制御が重要である。しかし、ェピタキシャルゥエーハの表面品質を保持 しつつ、ェピタキシャル層の抵抗率や膜厚を一様にかつ所定の値に保っためには、 生産性が犠牲となる場合が多レ、。
[0004] 例えば、広く用いられてきているバッチ式ェピタキシャル反応装置（縦型機）におい ては、バッチ内のェピタキシャル層の厚さを一定の値にするには、基板が配置される サセプタ内の温度分布やリアクター内の反応ガス流量バランスを厳しく管理すること が求められる。その結果、成長速度についていえば、可能な成長速度の 3分の 1ない し 5分の 1程度の成長速度条件を用いるのが当たり前になっており、通常は 1 μ m/ 分以下の成長速度でェピタキシャル成長が行われている。また、バッチ式ェピタキシ ャル反応装置では、枚葉式の反応装置よりも生産性を高めることはできても、バッチ 内、さらにバッチ間も含めると、ェピタキシャル層の厚さを ± 5%以下に安定して制御 することは不可能である。
[0005] 一方、枚葉式のェピタキシャル反応装置においては、バッチ式の装置よりもェピタ キシャル層の厚さのバラツキを小さくすることが可能である力 生産性はかなり悪化す る。特にェピタキシャル層を厚く成長させるとなると、生産性が著しく低下し、コストが 大幅に上昇してしまう。
従って、例えば 50 μ ΐη以上の厚いェピタキシャル層を成長させる場合、厚さのバラ ツキが大きくなつたり、生産性が低下してコストが上昇し、特に厚いェピタキシャル層（ 例えば 100 μ m以上）を必要とする高耐圧パワー M〇Sや IGBT用のェピタキシャル ゥエーハを製造する場合、コストの低減が大きな課題となる。
[0006] また、厚いェピタキシャル層を成長させると、付着した異物を核にシリコンが成長し て粒子状の大きな突起に成長したり、また、ゥエーハ周辺部にクラウンと呼ばれるェ ピタキシャル層の厚い部分が形成され易ぐこれらはデバイス工程において微細なパ ターン加工の障害となってしまう。
ェピタキシャル成長後に研磨加工を施して上記のような突起やクラウンを除去する ことにより表面状態を改善することが提案されているが、ェピタキシャル層の膜厚分布 を悪化させてしまうとレ、う問題があり、ほとんど実用化されてレヽなレ、。
[0007] さらに、厚いェピタキシャル層を高速で成長させると、基板の面取り部に成長するェ ピタキシャル層とサセプタ上に成長する多結晶シリコンがブリッジ状に繋がり、それが 冷却過程で剥離し、裏面チップ、割れ、欠け、クラック等を発生させるという問題もあ る。そこで、 1. 2 x m/分以下の遅い成長速度でェピタキシャル成長を行うことにより 、面取り部等における多結晶シリコンの成長を抑制する方法が提案されている（特開 平 8— 279470号公報参照）。しかし、厚いェピタキシャル層を低速で成長させるとな ると、生産性は一層低下し、著しいコストの上昇を招いてしまう。 発明の開示
[0008] 以上の点に鑑み、本発明は、厚いェピタキシャル層を有する場合でも、ェピタキシ ャル層の厚さの均一性に優れたェピタキシャルゥエーハを、高い生産性でかつ低コス トで製造することができる技術を提供することを主な目的とする。
[0009] 本発明によれば、ェピタキシャルゥエーハを製造する方法において、少なくとも、初 期の厚さを有するェピタキシャル用基板の表面上に、最終目標のェピタキシャル層 の厚さよりも厚レ、ェピタキシャル層を成長させる工程と、前記成長させたェピタキシャ ル層を平面研削することにより平坦ィ匕する工程と、前記平面研削後のェピタキシャノレ 層を研磨する工程とを含むことを特徴とするェピタキシャルゥエーハの製造方法が提 供される。
[0010] このように最終的な厚さよりも厚いェピタキシャル層を予め成長させ、その後、平面 研削と研磨を施して目標とする厚さのェピタキシャル層に加工すれば、厚くかつ膜厚 均一性に優れたェピタキシャル層を有するェピタキシャルゥエーハを製造することが できる。また、この方法によれば、ェピタキシャル層を成長させる際の膜厚制御を緩 和して例えば従来の 3〜6倍の速度で高速成長させることができ、その後のェピタキ シャル層の平面研削等は短時間で行うことができるため、高い生産性で、かつ低コス トでェピタキシャルゥヱ一八を製造することができる。
[0011] この場合、前記ェピタキシャル層を研磨した後の基板全体の厚さ力 前記ェピタキ シャル用基板の初期の厚さと、前記ェピタキシャル層の最終目標の厚さとを加えた厚 さとなるように、前記ェピタキシャル層の平面研削及び研磨を行うことが好ましい。 平面研削及び研磨の取り代を、基板の初期の厚さゃェピタキシャル層の最終目標 の厚さ等に基づいてそれぞれ定めてェピタキシャル層の加工を行えば、所望の厚さ のェピタキシャル層を有するゥエーハを精度良ぐより効率的に製造することができる
[0012] この場合、前記ェピタキシャル用基板の初期の厚さを個々に識別するためのレー ザ一マークを基板に付すことが好ましレ、。
このように基板に付したレーザマークにより個々の基板の初期の厚さを認識できるよ うにすれば、基板間で厚さが異なっても、ェピタキシャル層の厚さを所望の厚さに仕 上げることができる。
[0013] また、前記ェピタキシャル層を平面研削した後の基板全体の厚さを、前記ェピタキ シャル用基板の初期の厚さと、前記ェピタキシャル層の最終目標の厚さと、前記平面 研削後の研磨による取り代とを加えた厚さに設定して前記ェピタキシャル層の平面研 肖 IJを行うことが好ましい。
ェピタキシャル層を成長させた後の厚さは主に平面研削によって調整できるので、 上記のように次の研磨の取り代等を考慮した上で平面研削を行えば、所望の厚さの ェピタキシャル層をより確実に且つ効率的に形成することができる。
[0014] 前記ェピタキシャル用基板として、平坦度を表す TTVが 2 x m以下のものを用いる ことが好ましい。
このように高レ、平坦度を有する基板を用いれば、ェピタキシャル層も平坦度が高く 且つ厚さ均一性に優れたものに形成することができる。
[0015] 前記ェピタキシャル用基板にェピタキシャル層を成長させる前に、該基板の少なく とも裏面側から面取り部の厚さ方向の中心部にかけて CVD酸化膜を形成させる工程 をさらに含むことが好ましい。
基板の裏面側と面取り部に CVD酸化膜を形成しておけば、特にドーピング濃度が 高い基板を用いる場合にはェピタキシャル成長中のオートドープを防ぐことができる ほか、ェピタキシャル成長時に裏面側に成長した多結晶等を容易に除去することが できる。
[0016] 前記 CVD酸化膜を形成した後、前記ェピタキシャル用基板の前記ェピタキシャノレ 層を成長させる側の表面を研磨することが好ましレ、。
CVD酸化膜が基板の表面側にも形成されても、表面側を研磨して鏡面化すること により、結晶性に優れたェピタキシャル層を成長させることができる。
[0017] 前記ェピタキシャル用基板にェピタキシャル層を成長させた後、該基板の面取り部 を研削する工程と、該研削された面取り部を研磨する工程とをさらに含むことが好ま しい。
ェピタキシャル成長後、面取り部に研削及び研磨を施して面取り部の堆積物を除 去したり、面取り形状を整えることにより、たとえ厚いェピタキシャル層を成長させたと しても、その後、パーティクル等の発生を確実に防止することができる。
[0018] 前記ェピタキシャル層の最終目標の厚さを 50 x m以上に設定することが好ましい。
ェピタキシャル層の最終目標の厚さが 50 μ m以上、特には 100 μ m以上であれば
、ェピタキシャル層の高速成長と平面研削による膜厚の均一化と生産性の向上によ る低コスト化を確実にはかることができる。
[0019] 前記ェピタキシャル層を成長させる工程において、該ェピタキシャル層を前記最終 目標の厚さよりも少なくとも 10 μ m以上厚く成長させることが好ましレ、。
すなわち、ェピタキシャル層を最終目標よりも 10 / m以上余分に厚く成長させれば
、平面研削と研磨による取り代を確実に確保することができる。
[0020] 前記ェピタキシャル層を、 2. 2 /i m/分以上の成長速度で成長させることが好まし い。
高速でェピタキシャル成長させることで生産性を確実に高めることができ、たとえ高 速成長により平坦度の低いェピタキシャル層が形成されても、その後の平面研削に より平坦度の高いェピタキシャル層に加工することができる。
[0021] 前記ェピタキシャル層を、バッチ式のェピタキシャル成長装置を用いて成長させる ことが好ましい。
ノくツチ式の装置を用いれば、一度に多数の基板上にェピタキシャル層を成長させ ること力 Sでき、生産性を一層向上させることができる。
[0022] 前記ェピタキシャル層の成長を、前記ェピタキシャル用基板を、周辺から中央に向 けて底部が徐々に深くなるように形成されているサセプタのザダリ内に配置して行うこ とが好ましい。
このようなサセプタを用いてェピタキシャル層を成長させれば、基板の面取り部等で 堆積し難くなり、基板のサセプタへの貼り付きやパーティクル等の発生を抑制すること ができる。
[0023] 前記ェピタキシャル用基板にェピタキシャル層を成長させた後、エッチングにより該 基板の裏面側の初期の面を露出させ、その後、前記ェピタキシャル層の平面研削を 行うことが好ましい。
露出させた初期の裏面を基準面としてェピタキシャル層の平面研削を行えば、ェピ タキシャル層の平坦度を確実に高めることができる。
[0024] 前記エッチングを、スピンエッチヤーを用いて行うことが好ましい。
特にェピタキシャル層成長時に基板の裏面側に多結晶が堆積された場合、スピン エッチヤーを用いることで短時間で基板の初期の裏面を露出させることができる。
[0025] 前記ェピタキシャル用基板として、シリコン基板を用いることが好ましい。
シリコン基板を用いたェピタキシャルゥヱーハは大量に製造されており、ェピタキシ ャル層が厚くても膜厚の均一化と低コスト化が計れる本発明が特に有効となる。
[0026] 前記ェピタキシャル用基板として、面取り部のテーパ角度が 22度よりも緩やかなも のを用いることが好ましい。
面取り部の角度が緩やかな基板を用いることで、面取り部におけるェピタキシャ 成長を抑制することができ、サセプタへの貼り付き等を防止できる。
[0027] さらに本発明によれば、前記の方法により製造されたェピタキシャルゥ ハであつ て、該ェピタキシャルゥ ハのェピタキシャル層の厚さが 50 μ ηι以上であり、該ェ ピタキシャル層の厚さのバラツキが ±4%以下であることを特徴とするェピタキシャル ゥエーハが提供される。
本発明の方法によりェピタキシャルゥヱーハを製造すれば、上記のようにェピタキシ ャル層が厚ぐかつその厚さのバラツキが小さいェピタキシャルゥ ハを得ることが できる。
[0028] また、本発明では、基板上にェピタキシャル層が形成されたェピタキシャルゥ
ハであって、前記基板の平坦度を表す TTVが 2 x m以下であり、該基板上に形成さ れたェピタキシャル層の厚さが 50 z m以上であり、かつ、該ェピタキシャル層の厚さ のバラツキが ±4%以下であることを特徴とするェピタキシャルゥヱ一八が提供される 特に平坦度が高い基板を用いて本発明の方法によりェピタキシャルゥヱ を製 造すれば、上記のようにェピタキシャル層が厚ぐかつその厚さのバラツキが小さ 全体としても平坦度や厚さ均一性に優れるとともに安価なェピタキシャルゥヱ とな る。
[0029] この場合、さらに、前記ェピタキシャルゥ ハの面内の厚さのバラツキが ± 2 /i m 以内のものとすることもできる。
当初の基板の平坦度が高いため、本発明により得られたェピタキシャルゥヱ一八は 、ゥエーハ全体の面内の厚さのバラツキも小さくなり、特に高耐圧パワー M〇S等の デバイス作製における歩留りを極めて向上させることができるものとなる。
[0030] 本発明では、ェピタキシャルゥヱーハを製造する際、最終的な厚さよりも厚いェピタ キシャル層を高速で成長させ、その後平面研削及び研磨により所定の厚さのェピタ キシャル層に加工する。これにより、厚くかつ膜厚均一性に優れたェピタキシャル層 を有するェピタキシャルゥエーハを、高い生産性で、かつ低コストで製造することがで きる。
例えば、 100 /i m前後の厚いェピタキシャルゥエーハを作製する場合でも、ェピタ キシャル層の厚さのバラツキを小さぐ突起や周辺部のクラウンの無い平坦性に優れ たェピタキシャル層を形成させることができる。従って、このようなェピタキシャルゥェ ーハを微細加工を必要とするデバイス作製に用いれば、デバイス歩留りを顕著に向 上させることができる。 図面の簡単な説明
[0031] [図 1]本発明に係るェピタキシャルゥヱーハの製造工程の一例を示すフロー図である
[図 2]本発明によりェピタキシャルゥエーハを製造する際の各工程におけるゥエーハ を示す概略図である。
[図 3]実施例及び比較例のェピタキシャル層の厚さ（ェピ厚）のバラツキを示すグラフ である。 （A)比較例 （B)実施例
[図 4]実施例及び比較例のェピタキシャルゥエーハの外周部の断面形状を示すダラ フである。 （A)比較例 （B)実施例
[図 5]実施例及び比較例のェピタキシャルゥエーハのパーティクルレベル（パーテイク ル粒径 > 0. 2 μ m)を示すグラフである。 (A)比較例 （B)実施例
[図 6]従来のェピタキシャルゥエーハの製造工程の一例を示すフロー図である。
[図 7]本発明で使用することができるサセプタの一例を示す概略図である。 [図 8]ゥエーハの面取り部のテーパ角度を説明する図である。
発明を実施するための最良の形態
[0032] 以下、添付の図面を参照しつつ、好適な態様としてェピタキシャル用基板としてシリ コン基板（シリコンゥエーノ、）を用いてェピタキシャルゥエーハを製造する場合につい て具体的に説明する。
図 1は本発明によりェピタキシャルゥエーハを製造する際の工程の一例を示すフロ 一図である。また、図 2は各工程でのゥエーハの概略を模式的に示している。
[0033] まず、ェピタキシャル層を成長させるための基板（ェピタキシャル用基板）として、シ リコンゥエーハ（CW :ケミカルエッチドゥエーハ）を用意する（図 1 (A) )。
このシリコンゥエーハは半導体デバイスの作製に使用される通常のシリコンゥエー ハを用いることができ、例えばチヨクラルスキー法により育成されたシリコン単結晶をス ライスした後、ラッピング、面取り加工、エッチング等の工程を経て製造することができ る。
なお、基板の平坦度は、その上に成長させるェピタキシャル層、さらに最終的に製 造されるェピタキシャルゥヱ一八の平坦度に大きく影響するので、基板の平坦度は高 レ、ほど好ましぐ具体的には平坦度を表す TTVが 2 z m以下のものを用いるようにし 、特に 1 μ m以下のものが好ましい。
[0034] また、本発明では、後の工程において基板上にェピタキシャル層を成長させた後、 ェピタキシャル層を平面研削及び研磨により所望の厚さに加工するが、このような平 面研削は、基板の初期の厚さに基づくことで好適に行うことができる。従って、基板と なるシリコンゥエーハの厚さを最初に測定しておき、この初期の厚さを個々に識別す るためレーザーマークを基板に付しておくことが好ましい。例えば、個々のゥエーハ の裏面側にレーザーマークで IDナンバーを付与し、この IDナンバーによって個々の 基板について初期の厚さのデータを管理することができる。
[0035] 用意したシリコンゥエーハの表面上にェピタキシャル層を成長させる前に、ゥエー ハの少なくとも裏面側から面取り部の厚さ方向の中心部にかけて CVD酸化膜（Si〇
2
)を堆積させる（図 1 (B) )。
図 2 (A)のようにゥエーハ 1の裏面側に CVD酸化膜 2を形成しておけば、ドーパント 濃度が高い基板を用いる場合にはェピタキシャル成長時のオートドープを防止する こと力 Sできる。また、ドーパント濃度に関わらず、裏面側から面取り部の厚さ方向の中 心部にかけて CVD酸化膜（SiO )を形成しておけば、ェピタキシャル成長時に、裏
2
面や面取り部における多結晶シリコンの堆積や汚染を抑制することができる。また、 後のェピタキシャル層成長工程において裏面側にシリコン層が成長しても、その後 C VD酸化膜を除去する際にリフトオフにより容易に除去することができる。さらに、裏面 に CVD酸化膜があれば、サセプタに貼り付き難いとの利点もある。なお、これらの効 果を十分発揮させるため、 CVD酸化膜は 0. 2 μ ΐη以上の厚さに形成することが好ま しい。
[0036] CVD酸化膜を形成した後、ェピタキシャル層を成長させる側の基板表面を研磨し てから洗浄する（図 1 (C) )。尚、洗浄は他の工程でも適宜行うが、その記載は省略す る。
上記のようにゥエーハの裏面及び面取り部に CVD酸化膜を形成させると、表面側 にも CVD酸化膜が形成される可能性がある。表面上に CVD酸化膜が形成されてい ると、ェピタキシャル工程で多結晶シリコンが成長してしまうおそれがある。そこで、 C VD酸化膜を形成した後、ェピタキシャル層を形成させる表面側を研磨しておくことに より、結晶性及び厚さ均一性に優れたェピタキシャル層を確実に成長させることがで きる。
[0037] 次いで、図 2 (B)に示されるように、基板 1の研磨された表面上にェピタキシャル層 3 を成長させる。そして、このとき、最終目標のェピタキシャル層の厚さよりも厚いェピタ キシャル層 3を成長させる（図 1 (D) )。
成長させるェピタキシャル層 3の厚さは、要求される最終目標のェピタキシャル層の 厚さや、ェピタキシャル層の成長後に行う平面研削と研磨の取り代等を考慮して決め ればよい。ただし、ェピタキシャル層 3を最終目標の厚さよりも数 z m程度厚く成長さ せただけでは、その後の平面研削による平坦ィ匕を十分に行えないおそれがある。従 つて、後に行うェピタキシャル層の平面研削と研磨での取り代を考慮し、最終目標の 厚さよりも少なくとも 10 x m以上、特に 15 z m以上厚く成長させることが好ましい。た だし、ェピタキシャル層を厚くし過ぎると、成長時間や後に行う平面研削時間が長くな り、生産性の低下につながるおそれもあるので、最終目標 + 30 z m以下のェピタキ シャル厚さに成長させることが好ましレ、。
[0038] 最終目標のェピタキシャル層の厚さはェピタキシャルゥヱ一八の使用目的によるが 、ェピタキシャル層の最終的な厚さが厚いほど、後の平面研削等による取り代の割合 は相対的に小さくなり、生産性の向上やコストの低減を十分発揮することができる。従 つて、ェピタキシャル層の最終目標の厚さは 50 z m以上、特に 80 x m以上に設定 することが好ましい。換言すれば、最終的に 50 z m以上の厚さのェピタキシャル層を 有するェピタキシャルゥエーハを製造する場合に本発明は特に有効となる。
[0039] また、ェピタキシャル層を成長させる際の成長速度は特に限定されなレ、が、成長速 度が早いほど生産性を向上させることができるので、従来の成長速度の 3〜6倍、具 体的には 2. 2 x m/分以上、より好ましくは 3. O x m/分以上で高速成長させること が好ましい。このような高速成長は、例えばシランソースなどの原料ガスの供給量を 増やすことにより実現することができる。
用レ、るェピタキシャル成長装置も特に限定されず、一般的に、縦型、シリンダー型、 枚葉型が広く使われており、本発明ではいずれの装置も用いることができる。
例えば、バッチ式のェピタキシャル成長装置を用いれば、 2. 2 /i m/分以上で一 度に多数のゥエーハ上にェピタキシャル層を成長させることができ、生産性を確実に 向上させることができる。一方、枚葉式の装置でも、ェピタキシャル成長速度を例え ば 5. 0 μ mZ分以上で成長させることで十分生産性を高めることができる。
[0040] なお、高速成長によって厚いェピタキシャル層を形成させると、ゥエーハとこれを収 容したサセプタの間に多結晶シリコンがブリッジ状に繋がって貼りつきを起こすおそ れがある。そこで、図 7に示したような周辺から中央に向けて底部が徐々に深くなるよ うに V字型のザダリ 6が形成されているサセプタ 5を用いることが好ましい。このような サセプタ 5のザダリ 6内に基板（シリコンゥエーハ） 1を配置してェピタキシャル成長を 行えば、上記のようなブリッジの発生を効果的に抑制することができる。
[0041] また、基板となるシリコンゥエーハ 1は、図 8に示した面取り部 7のテーパ角度 Θが通 常の角度である 22度よりも緩や力なもの、例えばテーパ角度 Θが 11度以下となる面 取り形状を有するものであれば、ゥエーハ 1とサセプタとの貼り付きや、裏面への多結 晶シリコンの堆積が起り難くなる。また、面取り部の形状を非対称にしたり、前記のよう に CVD酸化膜を面取り部の厚さ方向の中心部まで被覆させることにより、あるいはそ の両方を採用することにより面取り部等に多結晶シリコンが堆積することを抑制するこ とができる。このような通常の形状とは異なる面取り形状を用いた場合でも、次工程で 面取りを行うことで、通常の基板の面取り形状とすることができるので支障はない。
[0042] ゥエーハ上にェピタキシャル層を成長させた後、ゥエーハの面取り部を研削し、さら に、研削された面取り部を研磨する（図 1 (E) )。
ゥエーハの面取り部の形状はデバイス工程に影響を及ぼす品質要因の一つである
。前記のようにサセプタの形状や面取り部の形状等により面取り部等における多結晶 シリコンの堆積をある程度抑制することができるが、面取り部に多結晶シリコンが堆積 した場合や、面取り部の形状が非対称であるゥエーハを用いた場合は、その後のデ ノくイス工程でパーティクルや割れを発生させる可能性が高くなる。
また、厚膜のェピタキシャル層を成長させる場合、前記したように周辺部の成長速 度が速くなつて盛り上がり（クラウン）が生じ易ぐこのクラウンがフォトリソグラフィーェ 程で解像不良の原因となる。デバイス特性を向上させるためパターン力卩ェの微細化 が進んでいるパワー MOSにおいては、周辺部の解像度対策が重要である。
[0043] そこで、高速ェピタキシャル成長工程の後、図 2 (C)に示されるように面取り部をテ ープ研削や固定砥粒による研削により面取り部の形状を整え、さらにこの研削された 面取り部を研磨することで、最先端デバイスで用いられるような理想的な面取り部形 状に仕上げること力 Sできる。すなわち、ェピタキシャル層成長後に最先端デバイス用 のゥエーハと同様の面取り加工を施すことにより、周辺部まで微細加工を安定して行 うことができる。
[0044] なお、上記のような面取り部の加工は、後述のェピタキシャル層の平面研削後に行 つてもよレ、。すなわち、ェピタキシャル層を平面研削した後、面取り部を研削して形状 を整え、続いて面取り部を研磨して鏡面仕上げする。あるいは、面取り部の研削後、 ェピタキシャル層の平面研削を行レ、、次いで面取り部を研磨してもよい。
また、例えば非対称の面取り形状を有するゥエーハを用いてェピタキシャル層を形 成した後、面取り部に研削及び研磨を施すことにより、デバイス工程により適した、通 常の鏡面ゥエーハと同等の面取り形状 (例えば 22度のテーパ角度）に加工することも できる。
[0045] 次いで、エッチングによりゥエー八の裏面側の初期の面を露出させる（図 1 (F) )。
例えば、高速成長させたェピタキシャル層を平面研削する前に、裏面側の CVD酸 化膜を HF等を用いてエッチングにより除去することで、図 2 (D)に示されるようにゥェ 一八の初期の裏面を露出させることができる。なお、ェピタキシャル成長時にゥエー ハの裏面側に多結晶シリコンが成長しても、酸化膜をエッチング除去する際、多結晶 シリコンも一緒に除去（リフトオフ）することができる。ただし、エッチング液にゥエーハ を浸漬させるような通常のエッチングでは長時間要するおそれがある場合には、長時 間のエッチングを回避するため、スピンエッチヤーを用いることができる。例えば、フッ 硝酸系エッチング液を用いてスピンエッチヤーにより裏面側のみをエッチングすること により裏面側に堆積した多結晶シリコンを除去する。すなわち、裏面側の SiO酸化
2 膜をエッチング除去することにより、ゥエーハの裏面側の初期の面を短時間で露出さ せることができる。このように裏面側の Si〇をエッチングにより除去すれば、基板の初
2
期の厚さを維持することができる。
なお、上記のような裏面側の初期の面を露出させるためのエッチングは、ゥエーハ にェピタキシャル層を成長させた後に行えばよいが、前記した面取り部に対する研削 と研磨との間に行ってもよい。
[0046] 次に、前記成長させたェピタキシャル層を平面研削することにより平坦ィ匕し（図 1 (G ) )、さらに、平面研削後のェピタキシャル層を研磨する（図 1 (H) )。
このェピタキシャル層の平面研削と研磨により最終的なェピタキシャル層とェピタキ シャルゥヱーハの厚さを調整することができる。例えば、前記したように基板の初期の 厚さを測定して識別できるように管理し、ェピタキシャル層を研磨した後の基板全体 の厚さが、ェピタキシャル用基板の初期の厚さと、ェピタキシャル層の最終目標の厚 さとを加えた厚さとなるように個々の基板ごとにェピタキシャル層の平面研削及び研 磨を行う。
[0047] 特に、ェピタキシャル層の平面研削では平坦化を行うとともに、ェピタキシャル層の 厚さを大きく調整することができる。また、エッチングにより露出させた初期の裏面を 基準面としてェピタキシャル層の平面研削を行えば、平坦度を極めて高くすることが できる。例えば、初期の基板に付したレーザーマークの IDナンバーに基づいて個々 のゥエーハの初期の厚さを識別し、平面研削後の残り厚さを、ゥエーハの初期の厚さ と、ェピタキシャル層の最終目標の厚さと、平面研削後の研磨による取り代とをカロえ た厚さに設定して平面研削を行う。このように平面研削を行うことにより、ェピタキシャ ル層を高い平坦度に加工することができるとともに、所望の厚さに調整することができ る。なお、 CVD酸化膜を形成した後、表面研磨を施した場合（図 1 (C) )には、その研 磨代も考慮すればよい。
また、個々のェピタキシャル用基板の厚さを最初の段階から IDマーク等により管理 することに限定されず、ェピタキシャル成長後に基板の厚さとェピタキシャル層の厚さ を測定して加工取り代を決定しても良い。また、平面研削後の残り厚ではなぐ取り代 を設定して平面研削を行ってもよい。
[0048] ェピタキシャル層を平面研削した後、研磨を行う。この研磨により、平面研削により 生じたェピタキシャル層の加工歪みを除去し、ェピタキシャル層の表面を鏡面化する 。前記のように平面研削後の残り厚さ力 ゥエーハの初期の厚さと、ェピタキシャル層 の最終目標の厚さと、平面研削後の研磨による取り代とを加えた厚さに調整されてい れば、上記所定の取り代で研磨を行えばよい。
[0049] 以上のような工程により、図 2 (E)に示されるような厚くかつ平坦度の高いェピタキシ ャル層を有するェピタキシャルゥエーハを製造することができる。
例えば、従来一般的に使用されている縦型ェピタキシャル成長装置を用いてェピ タキシャル層を成長させた場合、規格中心厚さに対レ ラツキが ± 5%以下となるェ ピタキシャル層を成長させることは極めて難しいが、本発明によれば、ェピタキシャノレ 層を厚さのバラツキを制御せずに予め厚く形成し、平面研削時に所定の厚さ（ェピタ キシャル用基板の初期の厚さ +規格中心ェピタキシャル層厚さ +研磨代）に設定す ることにより、ゥエーハ全体の厚さを面内のバラツキを含め ± 2 z mに仕上げることが 可能である。用いた基板の面内バラツキが ± 1 μ m程度あるのでェピタキシャル層の 厚さは規格中心に対し ± 2. 5 z mに制御することができる。規格中心厚さが 50 x m より厚ければ、ェピタキシャル層の厚さ制御は既存の縦型ェピタキシャル成長装置と 同等以上となり、狙い厚さが厚くなるほどその制御性は比率的には改善されていく。
[0050] そして具体的には、ェピタキシャル層の厚さが 50 μ m以上であり、ェピタキシャル 層の厚さのバラツキが ±4%以下であるェピタキシャルゥエーハを製造することもでき る。特に、初期の基板として、平坦度を表す TTVが 2 z m以下であるシリコンゥエー ハを用いれば、ゥエーハ上に形成されたェピタキシャル層の厚さが 50 μ m以上であ り、かつ、ェピタキシャル層の厚さのバラツキが ±4%以下のェピタキシャルゥエーハ であり、さらにゥヱ一八の面内の厚さのバラツキが ± 2 x m以内であるェピタキシャル ゥエーハを製造することもできる。
[0051] また、本発明では、例えば、従来の 3〜6倍の成長速度でェピタキシャル成長を行う ことができるので、研削及び研磨による取り代として例えば 20 μ m程度の余分なェピ タキシャル成長を行っても、生産性を 2〜3倍程度向上させることができる。例えば、 最終的に 100 / mの厚さのェピタキシャル層を形成させる場合、本発明では、ェピタ キシャル層成長後、面取り部とェピタキシャル層の加工 (研削及び研磨）を行うとして も、これらの工程のコストは、従来のように平坦度を高めるために低速でェピタキシャ ル層を成長させる工程のコストの半分程度で済む。その結果、ェピタキシャルゥエー ハの製造工程全体として大幅なコストの低減が可能となる。
[0052] このように本発明により製造された厚いェピタキシャル層を有するェピタキシャルゥ ヱ一八は、最先端のデバイス製造に使用されるシリコンゥエー八と同等に平坦ィ匕及び 鏡面化されたものとなる。このような厚膜ェピタキシャルゥエーハは、特に、微細パタ ーンを形成する、中、高耐圧パワー M〇S、 IGBT等に好適に使用することができ、安 定した素子特性と高い歩留まりを得ることができる。
[0053] 以下、本発明の実施例及び比較例について説明する。
(実施例）
ェピタキシャル用基板として、直径 200mm、厚さ規格 625 z m、 P型、抵抗率 5〜1 Om Q cmであり、平坦度の規格として TTVが 2. 0 μ m以下となるシリコンゥエーハを 約 200枚用意した。各ゥエーハの裏面側から面取り部にかけて CVDによる酸化膜（ Si〇）が形成された。また、各ゥエーハは CVD酸化膜の形成前に個々の厚さ（初期 厚さ）が測定され、各ゥエー八にはレーザーマークにより IDナンバーを付けた。
[0054] ェピタキシャル成長には、高周波加熱タイプの縦型ェピタキシャル成長装置を用い た。ェピタキシャル成長厚さは 120 x mを狙い厚さとし、ソースガスにはトリクロロシラ ン、キャリアガスには Ηガスを用い、成長速度が 4 z m/分となるようにトリクロロシラ
2
ンの供給速度を調整した。ェピタキシャル成長温度（サセプタ温度）は 1170°Cに設 定した。また、狙いのェピ層抵抗率は N型、 30 Ω cmである。
また、ェピタキシャル成長時のブリッジの発生を抑制するため、底部が周辺から中 央に向けて 0. 2mm程度深く傾斜した V型のザダリが形成されたサセプタを用いた。
[0055] 上記のような条件でシリコンゥエーハ上にェピタキシャル層を成長させた後、面取り 部に対し、研削（# 3000相当）に続いて研磨を行レ、、面取り部を鏡面状態に仕上げ た。
面取り部の加工が終了した後、ゥエーハを HF水溶液に浸漬して裏面側の Si〇膜
2 を除去した。その際、ェピタキシャル成長中にゥエーハ外周部に薄く成長した多結晶 シリコンをリフトオフで除去し、次の平面研削工程で平坦度を確保するための基準面 として、初期のゥエーハの裏面を露出させた。
[0056] 次いで、平面研削装置を用い、各ゥエーハの初期の厚さごとに仕上げ厚さの設定 値を変えて、最終的なェピタキシャル層の厚さ（100 μ m)に対して研磨代として 7 μ mを加算した厚さまでェピタキシャル層を研削（ # 3000)した。この平面研削では、 上記露出した基板の初期の裏面を基準面として行った。
平面研削後、バッチ式研磨機とシリカ系研磨剤を用い、高い平坦度を維持するよう に段階的に研磨し、 1次から仕上げ研磨までの取り代が 7 μ mとなるように平面研削 面を鏡面に仕上げた。
研磨終了後、通常の鏡面ゥエーハの製造で使用するアンモニア/過酸化水素水、 及び塩酸 Z過酸化水素水系の洗浄液を用いて洗浄を行い、ほぼ 100 μ mの厚さの ェピタキシャル層を有するェピタキシャルゥエーハを得た。
[0057] (比較例）
実施例で使用したものと同様のシリコンゥエーハに対し、縦型装置を用いてゥエー ハの表面上にェピタキシャル層を約 100 μ mの厚さに成長させてェピタキシャルゥェ 一八を製造した。
[0058] 実施例及び比較例でそれぞれ製造したェピタキシャルゥエーハのェピタキシャル層 の厚さ（ェピ厚）のバラツキを測定し、図 3に示した。 （A)は比較例のデータを、（B)は 実施例のデータをそれぞれ示している。
図 3 (A)に示されるように、比較例でのェピ厚はゥエーハ面内で 96〜108 x mの範 囲に及び、ばらつきが大きかった。
一方、図 3 (B)に示した実施例のェピタキシャルゥヱーハでは、ェピタキシャル層の 厚さはほぼ 98〜： 102 /i mの範囲内にあり、僅かなものを含めてもゥエーハ面内で 10
0±4 μ mの範囲内であり均一性に優れていた。
[0059] 次に、実施例及び比較例で作製した各ゥエーハの外周部の断面形状を測定し、図
4に示した。 （A)は比較例のデータを、（B)は実施例のデータをそれぞれ示している 比較例のェピタキシャルゥエーハの最外周部にはクラウンと呼ばれる盛り上がりが 見られた。このような大きな盛り上がりが存在すると、デバイス製作時、ステツパでの微 細加工ができなくなるという問題がある。
一方、実施例のゥエーハにはクラウンは見られず、ゥエーハ最外周部まで微細加工 が可能であることがわかった。
[0060] さらに、図 5は、実施例及び比較例で作製した各ェピタキシャルゥエーハのパーテ イクルレベル（パーティクル粒径 > 0. 2 μ m)を示したものである。
図 5 (A)に示した比較例では、デバイス歩留まりに大きく影響を及ぼすと思われる 粒径 5 x m以上の大きなパーティクルが多く存在していた。これに対し、図 5 (B)に示 した実施例ではパーティクルの数が少ない上、粒径 5 μ m以上の大きな粒径のパー ティクルは殆ど存在しなレ、。このようなパーティクルの有無は、特に、高耐圧パワー M 〇Sのような微細加工を伴うデバイスにとっては歩留まりの向上をもたらす品質項目で あり、実施例のェピタキシャルゥエーハがこのようなデバイス作製に極めて有用である ことがわかる。
[0061] なお、本発明は、上記実施形態に限定されるものではない。上記実施形態は単な る例示であり、本発明の特許請求の範囲に記載された技術的思想と実質的に同一 な構成を有し、同様な作用効果を奏するものは、レ、かなるものであっても本発明の技 術的範囲に包含される。
例えば、本発明によりェピタキシャルゥヱーハを製造する場合、図 1の工程に限定さ れず、工程順の入れ替えが可能であり、例えば、ェピタキシャル層成長後、面取り部 の研削とェピタキシャル層の平面研削を行レ、、さらに、面取り部とェピタキシャル層の 研磨を行うこともできる。また、工程の追加も可能であり、例えば研磨後、研削後等に 適宜洗浄を行ってもよいことは言うまでも無い。
また、ェピタキシャル用基板はシリコンゥエーハに限定されず、ェピタキシャルゥェ ーハの基板として使用する基板であれば、特に限定されない。また、シリコンゥエー ハを用いるにしても CWに限定されず、裏面側も研磨された PW (ポリッシュドゥエ一 ノヽ)も当然用いることができる。

Claims

請求の範囲
[1] ェピタキシャルゥエーハを製造する方法において、少なくとも、初期の厚さを有する ェピタキシャル用基板の表面上に、最終目標のェピタキシャル層の厚さよりも厚いェ ピタキシャル層を成長させる工程と、前記成長させたェピタキシャル層を平面研削す ることにより平坦化する工程と、前記平面研削後のェピタキシャル層を研磨する工程 とを含むことを特徴とするェピタキシャルゥエーハの製造方法。
[2] 前記ェピタキシャル層を研磨した後の基板全体の厚さ力 前記ェピタキシャル用基 板の初期の厚さと、前記ェピタキシャル層の最終目標の厚さとを加えた厚さとなるよう に、前記ェピタキシャル層の平面研削及び研磨を行うことを特徴とする請求項 1に記 載のェピタキシャルゥエーハの製造方法。
[3] 前記ェピタキシャル用基板の初期の厚さを個々に識別するためのレーザーマーク を基板に付すことを特徴とする請求項 1又は請求項 2に記載のェピタキシャルゥエー ハの製造方法。
[4] 前記ェピタキシャル層を平面研削した後の基板全体の厚さを、前記ェピタキシャル 用基板の初期の厚さと、前記ェピタキシャル層の最終目標の厚さと、前記平面研削 後の研磨による取り代とを加えた厚さに設定して前記ェピタキシャル層の平面研削を 行うことを特徴とする請求項 1ないし請求項 3のいずれか 1項に記載のェピタキシャル ゥエーハの製造方法。
[5] 前記ェピタキシャル用基板として、平坦度を表す TTVが 2 x m以下のものを用いる ことを特徴とする請求項 1ないし請求項 4のいずれか 1項に記載のェピタキシャルゥェ ーハの製造方法。
[6] 前記ェピタキシャル用基板にェピタキシャル層を成長させる前に、該基板の少なく とも裏面側から面取り部の厚さ方向の中心部にかけて CVD酸化膜を形成させる工程 をさらに含むことを特徴とする請求項 1ないし請求項 5のいずれ力 1項に記載のェピタ キシャルゥ ハの製造方法。
[7] 前記 CVD酸化膜を形成した後、前記ェピタキシャル用基板の前記ェピタキシャ 層を成長させる側の表面を研磨することを特徴とする請求項 6に記載のェピタキシャ ルゥエーハの製造方法。
[8] 前記ェピタキシャル用基板にェピタキシャル層を成長させた後、該基板の面取り部 を研削する工程と、該研削された面取り部を研磨する工程とをさらに含むことを特徴 とする請求項 1ないし請求項 7のいずれか 1項に記載のェピタキシャルゥ ハの製 造方法。
[9] 前記ェピタキシャル層の最終目標の厚さを 50 μ m以上に設定することを特徴とする 請求項 1なレ、し請求項 8のレ、ずれ力 1項に記載のェピタキシャルゥ ハの製造方 法。
[10] 前記ェピタキシャル層を成長させる工程において、該ェピタキシャル層を前記最終 目標の厚さよりも少なくとも 10 μ m以上厚く成長させることを特徴とする請求項 1ない し請求項 9のいずれか 1項に記載のェピタキシャルゥ ハの製造方法。
[11] 前記ェピタキシャル層を、 2. 2 z m/分以上の成長速度で成長させることを特徴と する請求項 1ないし請求項 10のいずれ力 1項に記載のェピタキシャルゥ ハの製 造方法。
[12] 前記ェピタキシャル層を、バッチ式のェピタキシャル成長装置を用いて成長させる ことを特徴とする請求項 1ないし請求項 11のいずれか 1項に記載のェピタキシャルゥ エーハの製造方法。
[13] 前記ェピタキシャル層の成長を、前記ェピタキシャル用基板を、周辺から中央に向 けて底部が徐々に深くなるように形成されているサセプタのザダリ内に配置して行うこ とを特徴とする請求項 1ないし請求項 12のいずれ力 1項に記載のェピタキシャルゥェ ーハの製造方法。
[14] 前記ェピタキシャル用基板にェピタキシャル層を成長させた後、エッチングにより該 基板の裏面側の初期の面を露出させ、その後、前記ェピタキシャル層の平面研削を 行うことを特徴とする請求項 1ないし請求項 13のいずれか 1項に記載のェピタキシャ ルゥエーハの製造方法。
[15] 前記エッチングを、スピンエッチヤーを用いて行うことを特徴とする請求項 14に記載 のェピタキシャルゥエーハの製造方法。
[16] 前記ェピタキシャル用基板として、シリコン基板を用いることを特徴とする請求項 1な レ、し請求項 15のいずれか 1項に記載のェピタキシャルゥエーハの製造方法。
[17] 前記ェピタキシャル用基板として、面取り部のテーパ角度が 22度よりも緩やかなも のを用いることを特徴とする請求項 1なレ、し請求項 16のいずれ力 1項に記載のェピタ キシャルゥエーハの製造方法。
[18] 前記請求項 1ないし請求項 17のいずれ力 4項の方法により製造されたェピタキシャ ノレゥエー八であって、該ェピタキシャルゥエーハのェピタキシャル層の厚さ力 S50 μ m 以上であり、該ェピタキシャル層の厚さのバラツキが ±4%以下であることを特徴とす るェピタキシャルゥエーハ。
[19] 基板上にェピタキシャル層が形成されたェピタキシャルゥヱ一八であって、前記基 板の平坦度を表す TTVが 2 μ m以下であり、該基板上に形成されたェピタキシャル 層の厚さが 50 /i m以上であり、かつ、該ェピタキシャル層の厚さのバラツキが ±4% 以下であることを特徴とするェピタキシャルゥエーハ。 前記ェピタキシャルゥエーハの面内の厚さのバラツキが ± 2 μ m以内であることを特 徴とする請求項 19に記載のェピタキシャルゥヱーハ。
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