KR20070094904A - 에피텍셜 웨이퍼의 제조방법 및 에피텍셜 웨이퍼 - Google Patents

에피텍셜 웨이퍼의 제조방법 및 에피텍셜 웨이퍼 Download PDF

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KR20070094904A
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쇼이치 타카미자와
류지 사야마
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신에쯔 한도타이 가부시키가이샤
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Abstract

에피텍셜 웨이퍼를 제조하는 방법에 있어서, 적어도, 초기의 두께를 갖는 에피텍셜용 기판의 표면 위에, 최종 목표의 에피텍셜층의 두께 보다도 두꺼운 에피텍셜층을 성장시키는 공정(D)과, 상기 성장시킨 에피텍셜층을 평면연삭하는 것에 의해 평탄화하는 공정(G)과, 상기 평면연삭 후의 에피텍셜층을 연마하는 공정(H)을 포함한다. 바람직하게는, 에피텍셜용 기판으로서, 평탄도를 나타내는 TTV가 2㎛ 이하의 것을 이용하고, 에피텍셜층을 성장시킨 후, 이 기판의 면취부를 연삭하는 공정(E)과 이 연삭된 면취부를 연마하는 공정(E)을 더 포함한다.
이것에 의해, 두꺼운 에피텍셜층을 갖는 경우에도, 에피텍셜층의 두께의 균일성이 우수한 에피텍셜 웨이퍼를, 높은 생산성으로 또한 저비용으로 제조할 수가 있는 기술이 제공된다.
에피텍셜, 두께, 평탄도, 평탄화, 연삭, 연마

Description

에피텍셜 웨이퍼의 제조방법 및 에피텍셜 웨이퍼{Epitaxial Wafer Manufacturing Method and Epitaxial Wafer}
본 발명은 에피텍셜 웨이퍼, 특히, 에피텍셜층이 두껍고, 또한 두께의 불균일이 작은 에피텍셜 웨이퍼를 제조하는 방법에 관한 것이다.
반도체 디바이스를 제작하는 경우, 실리콘 웨이퍼 등의 기판 위에 실리콘 단결정을 퇴적시킨 에피텍셜 웨이퍼가 이용되는 경우가 있다.
에피텍셜 웨이퍼는, 예를 들면 도 6에 나타난 플로우에 따라 제조된다.
우선, 에피텍셜용 기판으로서, 에칭된 실리콘 웨이퍼(CW)를 준비한다.
도펀트 농도가 높은 웨이퍼를 이용하는 경우에는 오토 도프 방지를 위하여 이면 측에 CVD 산화 막을 형성시킨다.
다음에, 웨이퍼의 표면(에피텍셜층을 성장시킬 측의 면)을 연마한 후, 세정한다.
그리고, 에피택셜성장 장치를 이용하여, 기판의 연마한 표면 위에 실리콘 단결정으로 이루어진 에피텍셜층을 소정의 두께까지 성장시킨다.
이것에 의해 에피텍셜 웨이퍼가 제조되고, 또한 검사 등을 거쳐 출하된다.
에피텍셜 웨이퍼를 이용하여 제작되는 트랜지스터, 파워 MOS, IGBT 등의 소 자특성은, 에피텍셜층의 두께나 저항율이 밀접하게 관계되고 있다.
우수한 소자특성을 얻기 위해서는, 실리콘 웨이퍼 상에 일정하고 또한 동일한 저항율을 가진 에피텍셜층을 소정의 두께로 동일하게 성장시키는 것이 필요하며, 에피텍셜층의 두께와 저항율의 제어가 중요하다.
그러나, 에피텍셜 웨이퍼의 표면 품질을 유지하면서, 에피텍셜층의 저항율이나 막 두께를 동일하게 또한 소정의 값으로 유지하기 위해서는, 생산성이 희생되는 경우가 많다.
예를 들면, 넓게 이용되고 있는 배치식 에피텍셜 반응 장치(종형기)에 있어서는, 배치내의 에피텍셜층의 두께를 일정한 값으로 하려면, 기판이 배치되는 서셉터 내의 온도분포나 리엑터 내의 반응 가스 유량 밸런스를 엄격하게 관리하는 것이 요구된다.
그 결과, 성장 속도에 대하여 말하면, 가능한 성장 속도의 3분의 1 내지 5분의 1 정도의 성장 속도 조건을 이용하는 것이 당연한 것으로 되어 있고, 통상은 1 ㎛/분 이하의 성장 속도로 에피택셜 성장이 행해지고 있다.
또한, 배치식 에피텍셜 반응 장치는, 매엽식(枚葉式)의 반응장치 보다도 생산성을 높일 수는 있어도, 배치내, 또한 배치간도 포함하면, 에피텍셜 층의 두께를 ±5%이하로 안정하게 제어하는 것은 불가능하다.
한편, 매엽식의 에피텍셜 반응 장치 있어서는, 배치식의 장치 보다도 에피텍셜층의 두께의 불균일을 작게 할 수 있지만, 생산성은 상당히 악화된다. 특히, 에피텍셜층을 두껍게 성장시키게 되면, 생산성이 현저하게 저하하고, 비용이 큰폭으 로 상승해 버린다.
따라서, 예를 들면 50㎛이상의 두꺼운 에피텍셜층을 성장시키는 경우, 두께의 불균일이 커지거나 생산성이 저하하여 비용이 상승하고, 특히 두꺼운 에피텍셜층(예를 들면 100 ㎛이상)을 필요로 하는 고내압 파워 MOS나 IGBT용의 에피텍셜 웨이퍼를 제조하는 경우, 비용의 저감이 큰 과제가 된다.
또한, 두꺼운 에피텍셜층을 성장시키면, 부착된 이물(異物)을 핵으로 실리콘이 성장하여 입자상의 큰 돌기로 성장한다거나, 또한, 웨이퍼 주변부에 크라운이라고 불리는 에피텍셜층의 두꺼운 부분이 쉽게 형성되고, 이것들은 디바이스 공정에 있어서 미세한 패턴 가공의 장해가 되어 버린다.
에피택셜성장 후에 연마 가공을 실시하여 상기와 같은 돌기나 크라운을 제거 하는 것에 의해 표면 상태를 개선하는 것이 제안되어 있지만, 에피텍셜층의 막 두께분포를 악화시켜 버린다고 하는 문제가 있어, 거의 실용화되고 있지 않다.
더욱이, 두꺼운 에피텍셜층을 고속으로 성장시키면, 기판의 면취부에 성장 하는 에피텍셜층과 서셉터상에 성장하는 다결정 실리콘이 브리지 상태로 연결되어, 그것이 냉각 과정에서 박리하고, 이면 칩, 갈라짐, 탈락, 크랙 등을 발생시킨다고 하는 문제도 있다.
그래서, 1.2㎛/분 이하의 느린 성장 속도로 에피택셜성장을 실시하는 것에 의해, 면취부 등에서의 다결정 실리콘의 성장을 억제하는 방법이 제안되어 있다(일본 특개평 8－279470호 공보 참조).
그러나, 두꺼운 에피텍셜층을 저속으로 성장시키게 되면, 생산성은 한층 저 하하고, 현저한 비용의 상승을 초래하게 된다.
이상의 점을 감안하여, 본 발명은, 두꺼운 에피텍셜층을 갖는 경우에도, 에피텍셜층의 두께의 균일성이 우수한 에피텍셜 웨이퍼를, 높은 생산성으로 또한 저비용으로 제조할 수 있는 기술을 제공하는 것을 주된 목적으로 한다.
본 발명에 의하면, 에피텍셜 웨이퍼를 제조하는 방법에 있어서, 적어도, 초기의 두께를 갖는 에피텍셜용 기판의 표면 위에, 최종 목표의 에피텍셜층의 두께 보다도 두꺼운 에피텍셜층을 성장시키는 공정과 상기 성장시킨 에피텍셜층을 평면연삭하는 것에 의해 평탄화하는 공정과 상기 평면연삭 후의 에피텍셜층을 연마하는 공정을 포함하는 것을 특징으로 하는 에피텍셜 웨이퍼의 제조방법이 제공된다.
이와 같이 최종적인 두께 보다도 두꺼운 에피텍셜층을 미리 성장시키고, 그 후에, 평면연삭과 연마를 실시하여 목표로 하는 두께의 에피텍셜층으로 가공하면, 두껍고 또한 막 두께 균일성이 우수한 에피텍셜층을 갖는 에피텍셜 웨이퍼를 제조할 수가 있다.
또한, 이 방법에 의하면, 에피텍셜층을 성장시킬 때의 막 두께 제어를 완화하여, 예를 들면 종래의 3~6배의 속도로 고속 성장시킬 수가 있고, 그 후의 에피텍셜층의 평면연삭 등은 단시간에 실시할 수가 있기 때문에, 높은 생산성으로, 또한 저비용으로 에피텍셜 웨이퍼를 제조할 수가 있다.
이 경우, 상기 에피텍셜층을 연마한 후의 기판 전체의 두께가, 상기 에피텍셜용 기판의 초기의 두께와 상기 에피텍셜층의 최종 목표의 두께를 더한 두께가 되도록, 상기 에피텍셜층의 평면연삭 및 연마를 실시하는 것이 바람직하다.
평면연삭 및 연마의 취대(取代)를, 기판의 초기의 두께나 에피텍셜층의 최종 목표의 두께 등에 근거하여 각각 정하여 에피텍셜층의 가공을 실시하면, 소망한 두께의 에피텍셜층을 갖는 웨이퍼를 정밀도 좋게, 보다 효율적으로 제조할 수가 있다
이 경우, 상기 에피텍셜용 기판의 초기의 두께를 개개로 식별하기 위한 레이저 마크를 기판에 부착하는 것이 바람직하다.
이와 같이 기판에 부착한 레이저 마크에 의해 개개의 기판의 초기의 두께를 인식할 수 있도록 하면, 기판 간에 두께가 달라도, 에피텍셜층의 두께를 소망한 두께로 마무리할 수가 있다.
또한, 상기 에피텍셜층을 평면연삭한 후의 기판 전체의 두께를, 상기 에피텍셜용 기판의 초기의 두께와 상기 에피텍셜층의 최종 목표의 두께와 상기 평면연삭 후의 연마에 의한 취대를 더한 두께로 설정하여 상기 에피텍셜층의 평면연삭을 실시하는 것이 바람직하다.
에피텍셜층을 성장시킨 후의 두께는 주로 평면연삭에 의해 조정할 수 있으므로, 상기와 같이 다음의 연마의 취대등을 고려한 후, 평면연삭을 실시하면, 소망한 두께의 에피텍셜층을 보다 확실히 또한 효율적으로 형성할 수가 있다.
상기 에피텍셜용 기판으로서, 평탄도를 나타내는 TTV가 2㎛이하의 것을 이용하는 것이 바람직하다.
이와 같이 높은 평탄도를 갖는 기판을 이용하면, 에피텍셜층도 평탄도가 높고, 또한 두께 균일성이 우수한 것으로 형성할 수가 있다.
상기 에피텍셜용 기판에 에피텍셜층을 성장시키기 전에, 이 기판의 적어도 이면(裏面)측으로부터 면취부의 두께 방향의 중심부에 걸쳐 CVD 산화막을 형성시키는 공정을 추가로 포함하는 것이 바람직하다.
기판의 이면측과 면취부에 CVD 산화 막을 형성해 두면, 특히 도핑 농도가 높은 기판을 이용하는 경우에는 에피택셜성장 중의 오토 도프를 막을 수가 있는 것 외에, 에피택셜성장 시에 이면 측에 성장한 다결정 등을 용이하게 제거할 수가 있다.
상기 CVD 산화막을 형성한 후, 상기 에피텍셜용 기판의 상기 에피텍셜층을 성장시킬 측의 표면을 연마하는 것이 바람직하다.
CVD 산화막이 기판의 표면 측에 형성되어도, 표면측을 연마하여 경면화하는 것에 의해, 결정성이 우수한 에피텍셜층을 성장시킬 수가 있다.
상기 에피텍셜용 기판에 에피텍셜층을 성장시킨 후, 이 기판의 면취부를 연삭하는 공정과 이 연삭된 면취부를 연마하는 공정을 더 포함하는 것이 바람직하다.
에피택셜 성장 후, 면취부에 연삭 및 연마를 실시하여 면취부의 퇴적물을 제거 하거나 면취형상을 정돈하는 것에 의해, 비록 두꺼운 에피텍셜층을 성장시킨다고 하더라도, 그 후, 입자 등의 발생을 확실히 방지할 수가 있다.
상기 에피텍셜층의 최종 목표의 두께를 50㎛이상으로 설정하는 것이 바람직하다.
에피텍셜층의 최종 목표의 두께가 50㎛이상, 특히 100㎛이상이면, 에피텍셜층의 고속 성장과 평면연삭에 의한 막 두께의 균일화와 생산성의 향상에 의한 저비용화를 확실히 도모할 수가 있다.
상기 에피텍셜층을 성장시키는 공정에 있어서, 이 에피텍셜층을 상기 최종 목표의 두께 보다도 적어도 10㎛이상 두껍게 성장시키는 것이 바람직하다.
즉, 에피텍셜층을 최종 목표 보다도 10㎛이상 여분으로 두껍게 성장시키면, 평면연삭과 연마에 의한 취대를 확실히 확보할 수가 있다.
상기 에피텍셜층을, 2.2㎛/분 이상의 성장 속도로 성장시키는 것이 바람직하다.
고속으로 에피택셜성장시키는 것으로 생산성을 확실히 높일 수가 있고, 비록 고속 성장에 의해 평탄도의 낮은 에피텍셜층이 형성되어도, 그 후의 평면연삭에 의해 평탄도가 높은 에피텍셜층으로 가공할 수가 있다.
상기 에피텍셜층을, 배치식의 에피택셜성장 장치를 이용하여 성장시키는 것이 바람직하다.
배치식 장치를 이용하면, 한 번에 다수의 기판 위에 에피텍셜층을 성장시킬 수가 있어 생산성을 한층 향상시킬 수가 있다.
상기 에피텍셜층의 성장을, 상기 에피텍셜용 기판을, 주변으로부터 중앙을 향해 저부가 서서히 깊어지도록 형성되어 있는 서셉터의 카운터 보어(자구리) 내에 배치하여 실시하는 것이 바람직하다.
이러한 서셉터를 이용하여 에피텍셜층을 성장시키면, 기판의 면취부 등에서 퇴적하기 어려워져, 기판의 서섭터에의 부착이나 입자 등의 발생을 억제할 수가 있다.
상기 에피텍셜용 기판에 에피텍셜층을 성장시킨 후, 에칭에 의해 이 기판의 이면 측의 초기의 면을 노출시키고, 그 후, 상기 에피텍셜층의 평면연삭을 실시하는 것이 바람직하다.
노출시킨 초기의 이면을 기준면으로 하여 에피텍셜층의 평면연삭을 실시하면, 에피텍셜층의 평탄도를 확실히 높일 수가 있다.
상기 에칭을, 스핀 엣챠를 이용해 실시하는 것이 바람직하다.
특히 에피텍셜층 성장 시에 기판의 이면 측에 다결정이 퇴적되었을 경우, 스핀 에챠를 이용하는 것으로 단시간에 기판의 초기의 이면을 노출시킬 수가 있다.
상기 에피텍셜용 기판으로서, 실리콘 기판을 이용하는 것이 바람직하다.
실리콘 기판을 이용한 에피텍셜 웨이퍼는 대량으로 제조되고 있고, 에피텍셜층이 두꺼워도 막 두께의 균일화와 저비용화를 꾀할 수 있는 본 발명이 특히 유효하게 된다.
상기 에피텍셜용 기판으로서, 면취부의 테이퍼 각도가 22도 보다도 완만한 것을 이용하는 것이 바람직하다.
면취부의 각도가 완만한 기판을 이용하는 것으로, 면취부에서의 에피택셜성장을 억제할 수가 있고, 서셉터에의 부착 등을 방지할 수 있다.
더욱이, 본 발명에 의하면, 상기 본 방법에 의해 제조된 에피텍셜 웨이퍼로서, 이 에피텍셜 웨이퍼의 에피텍셜층의 두께가 50㎛이상이고, 이 에피텍셜층의 두께의 불균일이 ±4%이하인 것을 특징으로 하는 에피텍셜 웨이퍼가 제공된다.
본 발명의 방법에 의해 에피텍셜 웨이퍼를 제조하면, 상기와 같이 에피텍셜층이 두껍고, 또한 그 두께의 불균일이 작은 에피텍셜 웨이퍼를 얻을 수 있다.
또한, 본 발명에서는, 기판 위에 에피텍셜층이 형성된 에피텍셜 웨이퍼로서, 상기 기판의 평탄도를 나타내는 TTV가 2㎛이하이며, 이 기판 위에 형성된 에피텍셜층의 두께가 50㎛이상이고, 또한, 이 에피텍셜층의 두께의 불균일이 ±4%이하인 것을 특징으로 하는 에피텍셜 웨이퍼가 제공된다.
특히, 평탄도가 높은 기판을 이용하여 본 발명의 방법에 의해 에피텍셜 웨이퍼를 제조하면, 상기와 같이 에피텍셜층이 두껍고, 또한 그 두께의 불균일이 작고, 전체적으로도 평탄도나 두께 균일성이 우수함과 동시에 저가의 에피텍셜 웨이퍼가 된다.
이 경우, 또한 상기 에피텍셜 웨이퍼의 면내의 두께의 불균일이 ±2㎛이내의 것으로 할 수도 있다.
당초의 기판의 평탄도가 높기 때문에, 본 발명에 의해 얻어진 에피텍셜 웨이퍼는, 웨이퍼 전체의 면내의 두께의 불균일도 작아지게 되고, 특히 고내압 파워 MOS 등의 디바이스 제작에서의 수율을 매우 향상시킬 수가 있는 것이 된다.
본 발명에서는, 에피텍셜 웨이퍼를 제조할 시, 최종적인 두께 보다도 두꺼운 에피텍셜층을 고속으로 성장시키고, 그 후 평면연삭 및 연마에 의해 소정의 두께의 에피텍셜층으로 가공한다.
이것에 의해, 두껍고 또한 막 두께 균일성이 우수한 에피텍셜층을 갖는 에피텍셜 웨이퍼를, 높은 생산성으로, 또한 저비용으로 제조할 수가 있다.
예를 들면, 100㎛전후의 두꺼운 에피텍셜 웨이퍼를 제작하는 경우에도, 에피텍셜층의 두께의 불균일이 작고, 돌기나 주변부의 크라운이 없는 평탄성이 우수한 에피텍셜층을 형성시킬 수가 있다.
따라서, 이러한 에피텍셜 웨이퍼를 미세가공을 필요로 하는 디바이스 제작에 이용하면, 디바이스 수율을 현저하게 향상시킬 수가 있다.
도 1은 본 발명에 관한 에피텍셜 웨이퍼의 제조공정의 일례를 나타내는 플로우도이다
도 2는 본 발명에 의해 에피텍셜 웨이퍼를 제조할 때의 각 공정에서의 웨이퍼를 나타내는 개략도이다.
도 3은 실시예 및 비교예의 에피텍셜층의 막 두께(에피 두께)의 불균일을 나타내는 그래프이다. (A) 비교예 (B) 실시예
도 4는 실시예 및 비교예의 에피텍셜 웨이퍼의 외주부의 단면형상을 나타내는 그래프이다. (A) 비교예 (B) 실시예
도 5는 실시예 및 비교예의 에피텍셜 웨이퍼의 입자 레벨(입자 입경＞0.2㎛)를 나타내는 그래프이다. (A) 비교예 (B) 실시예
도 6은 종래의 에피텍셜 웨이퍼의 제조공정의 일례를 나타내는 플로우도이다.
도 7은 본 발명에서 사용할 수 있는 서셉터의 일례를 나타내는 개략도이다.
도 8은 웨이퍼의 면취부의 테이퍼 각도를 설명하는 도면이다.
이하, 첨부의 도면을 참조하여, 매우 적합한 태양으로서, 에피텍셜용 기판으로 실리콘 기판(실리콘 웨이퍼)을 이용하여 에피텍셜 웨이퍼를 제조하는 경우에 대해 구체적으로 설명한다.
도 1은 본 발명에 의해 에피텍셜 웨이퍼를 제조할 때의 공정의 일례를 나타내는 플로우도이다. 또한, 도 2는 각 공정에서의 웨이퍼의 개략을 모식적으로 나타내고 있다.
우선, 에피텍셜층을 성장시키기 위한 기판(에피텍셜용 기판)으로서, 실리콘웨이퍼(CW： 케미칼에치드 웨이퍼)를 준비한다(도 1(A)).
이 실리콘 웨이퍼는 반도체 디바이스의 제작에 사용되는 통상의 실리콘웨이퍼를 이용할 수가 있고, 예를 들면 쵸크랄스키법에 의해 육성된 실리콘단결정을 슬라이스한 후, 래핑, 면취가공, 에칭 등의 공정을 거쳐 제조할 수가 있다.
또한, 기판의 평탄도는, 그 위에 성장시키는 에피텍셜층, 또한 최종적으로 제조되는 에피텍셜 웨이퍼의 평탄도에 크게 영향을 미치므로, 기판의 평탄도는 높을수록 바람직하고, 구체적으로는 평탄도를 나타내는 TTV가 2㎛이하의 것을 이용하도록 하고, 특히 1㎛이하의 것이 바람직하다.
또한, 본 발명에서는, 후의 공정에 있어서 기판 위에 에피텍셜층을 성장시킨 후, 에피텍셜층을 평면연삭 및 연마에 의해 소망한 두께로 가공 하지만, 이러한 평면연삭은, 기판의 초기의 두께에 근거하는 것에 의해, 매우 바람직하게 실시할 수가 있다.
따라서, 기판이 되는 실리콘 웨이퍼의 두께를 최초로 측정해 두고, 이 초기 의 두께를 개개로 식별하기 위한 레이저 마크를 기판에 부착해 두는 것이 바람직하다. 예를 들면, 개개의 웨이퍼의 이면 측에 레이저 마크로 ID 넘버를 부여하고, 이 ID 넘버에 의해 개개의 기판에 대하여 초기의 두께의 데이터를 관리할 수가 있다.
준비한 실리콘 웨이퍼의 표면 위에 에피텍셜층을 성장시키기 전에, 웨이퍼의 적어도 이면 측으로부터 면취부의 두께 방향의 중심부에 걸쳐 CVD 산화막(SiO2)을 퇴적시킨다(도 1(B)).
도 2(A)와 같이 웨이퍼 1의 이면 측에 CVD 산화막 2를 형성해 두면, 도펀트 농도가 높은 기판을 이용하는 경우에는 에피택셜 성장 시의 오토 도프를 방지할 수가 있다.
또한, 도펀트 농도에 관계되지 않고, 이면 측으로부터 면취부의 두께 방향의 중심부에 걸쳐 CVD 산화막(SiO2)을 형성해 두면, 에피택셜 성장 시에, 이면이나 면취부에서의 다결정 실리콘의 퇴적이나 오염을 억제할 수가 있다.
또한, 후의 에피텍셜층 성장 공정에 있어서 이면 측에 실리콘층이 성장하더라도, 그 후 CVD 산화막을 제거할 시에 리프트 오프에 의해 용이하게 제거할 수가 있다.
더욱이, 이면에 CVD 산화막이 있으면, 서셉터에 부착이 어렵다는 이점도 있다.
또한, 이들 효과를 충분히 발휘시키기 위하여, CVD 산화막은 0.2㎛이상의 두 께로 형성하는 것이 바람직하다.
CVD 산화막을 형성한 후, 에피텍셜층을 성장시키는 측의 기판 표면을 연마 하고 나서 세정한다(도 1(C)).
또한, 세정은 다른 공정에서도 적절히 실시하지만, 그 기재는 생략한다.
상기와 같이 웨이퍼의 이면 및 면취부에 CVD 산화 막을 형성시키면, 표면 측에도 CVD 산화막이 형성될 가능성이 있다.
표면 위에 CVD 산화막이 형성되어 있으면, 에피텍셜 공정에서 다결정 실리콘이 성장해 버릴 우려가 있다.
그래서, CVD 산화막을 형성한 후, 에피텍셜층을 형성시키는 표면 측을 연마해 두는 것에 의해, 결정성 및 두께 균일성이 우수한 에피텍셜층을 확실히 성장시킬 수가 있다.
다음에, 도 2(B)에 나타난 바와 같이, 기판 1의 연마된 표면 위에 에피텍셜층3을 성장시킨다. 그리고, 이 때, 최종 목표의 에피텍셜층의 두께 보다도 두꺼운 에피텍셜층 3을 성장시킨다(도 1(D)).
성장시키는 에피텍셜층 3의 두께는, 요구되는 최종 목표의 에피텍셜층의 두께나, 에피텍셜층의 성장 후에 실시하는 평면연삭과 연마의 취대 등을 고려해 결정하면 좋다.
다만, 에피텍셜층 3을 최종 목표의 두께 보다도 수 ㎛ 정도 두껍게 성장시킨 것 만으로는, 그 후의 평면연삭에 의한 평탄화를 충분히 실시할 수 없을 우려가 있다.
따라서, 후에 실시하는 에피텍셜층의 평면연삭과 연마에서의 취대를 고려하여, 최종 목표의 두께 보다도 적어도 10㎛이상, 특히 15㎛이상 두껍게 성장시키는 것이 바람직하다.
다만, 에피텍셜층을 너무 두껍게 하면, 성장 시간이나 후에 실시하는 평면연삭 시간이 길어지게 되고, 생산성의 저하로 연결될 우려도 있으므로, 최종 목표＋30㎛이하의 에피텍셜 두께로 성장시키는 것이 바람직하다.
최종 목표의 에피텍셜층의 두께는 에피텍셜 웨이퍼의 사용 목적에 의하지만, 에피텍셜층의 최종적인 두께가 두꺼울수록, 후의 평면연삭 등에 의한 취대의 비율은 상대적으로 작아져, 생산성의 향상이나 비용의 저감을 충분히 발휘할 수가 있다.
따라서, 에피텍셜층의 최종 목표의 두께는 50㎛이상, 특히 80㎛이상으로 설정하는 것이 바람직하다.
환언하면, 최종적으로 50㎛이상의 두께의 에피텍셜층을 갖는 에피텍셜웨이퍼를 제조하는 경우에 본 발명은 특히 유효하게 된다.
또한, 에피텍셜층을 성장시킬 때의 성장 속도는 특히 한정되지 않지만, 성장 속도가 빠를 수록 생산성을 향상시킬 수가 있으므로, 종래의 성장속도의 3~6배, 구체적으로는 2.2㎛/분 이상, 보다 바람직하게는 3.O㎛/분 이상으로 고속 성장시키는 것이 바람직하다.
이러한 고속 성장은, 예를 들면 실란 소스 등의 원료 가스의 공급 양을 늘리는 것으로 실현할 수가 있다.
이용하는 에피택셜 성장 장치도 특히 한정되지 않고, 일반적으로, 종형, 실린더형, 매엽형이 넓리 사용되고 있고, 본 발명에서는 이중 어느 장치도 이용할 수가 있다.
예를 들면, 배치식의 에피택셜성장 장치를 이용하면, 2.2㎛/분 이상으로 한 번에 다수의 웨이퍼상에 에피텍셜층을 성장시킬 수가 있어 생산성을 확실히 향상시킬 수가 있다.
한편, 매엽식의 장치에서도, 에피택셜성장 속도를 예를 들면 5.0㎛/분 이상으로 성장시키는 것에 의해 충분히 생산성을 높일 수가 있다.
또한, 고속 성장에 의해 두꺼운 에피텍셜층을 형성시키면, 웨이퍼와 이것을 수용한 서셉터의 사이에 다결정 실리콘이 브리지 상태로 연결되어 부착을 일으킬 우려가 있다.
그래서, 도 7에 나타난 바와 같은 주변에서부터 중앙을 향해 저부가 서서히 깊어지도록 V 자형의 카운터 보어 6가 형성되어 있는 서셉터 5를 이용하는 것이 바람직하다.
이러한 서셉터 5의 카운터 보어 6내에 기판(실리콘 웨이퍼) 1을 배치하여 에피택셜성장을 실시하면, 상기와 같은 브리지의 발생을 효과적으로 억제할 수가 있다.
또한, 기판이 되는 실리콘 웨이퍼 1은, 도 8에 나타낸 면취부7의 테이퍼 각도θ가 통상의 각도인 22도 보다도 완만한 것, 예를 들면 테이퍼 각도θ가 11도 이하가 되는 면취 형상을 갖는 것이면, 웨이퍼1과 서셉터와의 부착이나, 이면에의 다 결정 실리콘의 퇴적이 일어나기 어려워진다.
또한, 면취부의 형상을 비대칭으로 하거나 상기와 같이 CVD 산화막을 면취부의 두께 방향의 중심부까지 피복시키는 것으로, 또는 그 양쪽 모두를 채용하는 것으로써 면취부 등에 다결정 실리콘이 퇴적하는 것을 억제할 수가 있다.
이러한 통상의 형상과는 다른 면취 형상을 이용했을 경우에도, 다음 공정에서 면취를 실시하는 것으로, 통상의 기판의 면취 형상으로 할 수가 있으므로 지장은 없다.
웨이퍼상에 에피텍셜층을 성장시킨 후, 웨이퍼의 면취부를 연삭하고, 또한 연삭된 면취부를 연마한다(도 1(E)).
웨이퍼의 면취부의 형상은 디바이스 공정에 영향을 미치는 품질 요인의 하나이다.
상기한 바와 같이, 서셉터의 형상이나 면취부의 형상 등에 의해 면취부 등에 서의 다결정 실리콘의 퇴적을 어느 정도 억제할 수가 있지만, 면취부에 다결정 실리콘이 퇴적했을 경우나, 면취부의 형상이 비대칭인 웨이퍼를 이용했을 경우는, 그 후의 디바이스 공정에서 입자나 갈라짐을 발생시킬 가능성이 높아진다.
또한, 두껴운 막의 에피텍셜층을 성장시키는 경우, 상기한 바와 같이 주변부의 성장 속도가 빨라져 융기부(크라운)가 생기고 쉽고, 이 크라운이 포토 리소그라피 공정에서 해상(解像) 불량의 원인이 된다.
디바이스 특성을 향상시키기 위하여 패턴 가공의 미세화가 진행되고 있는 파워 MOS에 있어서는, 주변부의 해상도 대책이 중요하다.
그래서, 고속 에피택셜 성장 공정 후, 도 2(C)에 나타난 바와 같이, 면취부를 테이프 연삭이나 고정 지립(砥粒)에 의한 연삭에 의해 면취부의 형상을 정리하고, 또한 이 연삭된 면취부를 연마하는 것으로, 최첨단 디바이스로 이용되는 것과 같은 이상적인 면취부 형상으로 마무리할 수 있다.
즉, 에피텍셜층 성장 후에 최첨단 디바이스 용의 웨이퍼와 동일한 면취 가공을 실시하는 것으로, 주변부까지 미세 가공을 안정하게 실시할 수가 있다.
또한, 상기와 같은 면취부의 가공은, 후술의 에피텍셜층의 평면연삭 후에 행 하여도 좋다.
즉, 에피텍셜층을 평면연삭한 후, 면취부를 연삭하여 형상을 정리하고, 이어서 면취부를 연마하여 경면 마무리한다.
또는, 면취부의 연삭 후, 에피텍셜층의 평면연삭을 실시하고, 그 다음에 면취부를 연마해도 좋다.
또한, 예를 들면 비대칭의 면취 형상을 갖는 웨이퍼를 이용하여 에피텍셜층을 형성한 후, 면취부에 연삭 및 연마를 행는 것으로, 디바이스 공정에 보다 적합한, 통상의 경면 웨이퍼와 동등의 면취 형상(예를 들면 22도의 테이퍼 각도)으로 가공할 수도 있다.
다음에, 에칭에 의해 웨이퍼의 이면 측의 초기의 면을 노출시킨다(도 1(F)). 예를 들면, 고속 성장시킨 에피텍셜층을 평면연삭하기 전에, 이면 측의 CVD 산화 막을 HF 등을 이용하여 에칭에 의해 제거하는 것으로, 도 2(D)에 나타난 바와 같이, 웨이퍼의 초기의 이면을 노출시킬 수가 있다.
또한, 에피택셜 성장 시에 웨이퍼의 이면 측에 다결정 실리콘이 성장하더라도, 산화막을 에칭 제거할 때, 다결정 실리콘도 함께 제거(리프트 오프)할 수가 있다.
다만, 에칭 액에 웨이퍼를 침적시키는 것과 같은 통상의 에칭에서는 장시간을 요할 우려가 있는 경우에는, 장시간의 에칭을 회피하기 위하여, 스핀 에챠를 이용할 수가 있다. 예를 들면, 불질산계 에칭 액을 이용하여 스핀에챠에 의해 이면 측만을 에칭하는 것으로써 이면 측에 퇴적한 다결정 실리콘을 제거한다.
즉, 이면 측의 SiO2 산화막을 에칭 제거하는 것으로써, 웨이퍼의 이면 측의 초기의 면을 단시간에 노출시킬 수가 있다. 이와 같이 이면 측의 SiO2를 에칭에 의해 제거하면, 기판의 초기의 두께를 유지할 수가 있다.
또한, 상기와 같은 이면 측의 초기의 면을 노출시키기 위한 에칭은, 웨이퍼에 에피텍셜층을 성장시킨 후에 실시하면 좋지만, 상기한 면취부에 대한 연삭과 연마와의 사이에 행하여도 좋다.
다음에, 상기 성장시킨 에피텍셜층을 평면연삭 하는 것에 의해 평탄화하고(도 1(G )), 또한, 평면연삭 후의 에피텍셜층을 연마한다(도 1(H)).
이 에피텍셜층의 평면연삭과 연마에 의해 최종적인 에피텍셜층과 에피텍셜웨이퍼의 두께를 조정할 수가 있다. 예를 들면, 상기한 바와 같이 기판의 초기의 두께를 측정하여 식별할 수 있도록 관리하고, 에피텍셜층을 연마한 후의 기판 전체의 두께가, 에피텍셜용 기판의 초기의 두께와 에피텍셜층의 최종 목표의 두께를 더한 두께가 되도록 개개의 기판 마다 에피텍셜층의 평면연삭 및 연마를 실시한다.
특히, 에피텍셜층의 평면연삭에서는 평탄화를 행함과 함께, 에피텍셜층의 두께를 크게 조정할 수가 있다.
또한, 에칭에 의해 노출시킨 초기의 이면을 기준면으로 하여 에피텍셜층의 평면연삭을 실시하면, 평탄도를 매우 높게 할 수가 있다.
예를 들면, 초기의 기판에 부착한 레이저 마크의 ID 넘버에 기초하여 개개의 웨이퍼의 초기의 두께를 식별하고, 평면연삭 후의 잔류두께를, 웨이퍼의 초기의 두께와 에피텍셜층의 최종목표의 두께와 평면연삭 후의 연마에 의한 취대를 더한 두께로 설정하여 평면연삭을 실시한다.
이와 같이 평면연삭을 실시하는 것으로, 에피텍셜층을 고 평탄도로 가공할 수가 있음과 함께, 소망한 두께로 조정할 수가 있다.
또한, CVD 산화 막을 형성한 후, 표면 연마를 실시한 경우(도 1(C))에는, 그 연마대도 고려하면 좋다.
또한, 개개의 에피텍셜용 기판의 두께를 최초의 단계에서 ID 마크 등에 의해 관리하는 것에 한정되지 않고, 에피택셜 성장 후에 기판의 두께와 에피텍셜층의 두께를 측정하여 가공취대를 결정해도 좋다.
또한, 평면연삭 후의 잔류두께가 없이, 취대를 설정하여 평면연삭을 실시해도 좋다.
에피텍셜층을 평면연삭한 후, 연마를 실시한다.
이 연마에 의해, 평면연삭에 의해 생긴 에피텍셜층의 가공 일그러짐(변형)을 제거하고, 에피텍셜층의 표면을 경면화한다.
상기와 같이 평면연삭 후의 잔류두께가, 웨이퍼의 초기의 두께와 에피텍셜층의 최종 목표 두께와 평면연삭 후의 연마에 의한 취대를 더한 두께로 조정되어 있으면, 상기 소정의 취대로 연마를 실시하면 좋다.
이상과 같은 공정에 의해, 도 2(E)에 나타난 바와 같은 두껍고 또한 평탄도가 높은 에피텍셜층을 갖는 에피텍셜 웨이퍼를 제조할 수가 있다.
예를 들면, 종래 일반적으로 사용되고 있는 종형 에피택셜 성장장치를 이용하여 에피텍셜층을 성장시켰을 경우, 규격 중심 두께에 대하여 불균일이 ±5%이하가 되는 에피텍셜층을 성장시키는 것은 지극히 어렵지만, 본 발명에 의하면, 에피텍셜층을 두께의 불균일을 제어하지 않고 미리 두껍게 형성하여, 평면연삭 시에 소정의 두께(에피텍셜용 기판의 초기의 두께＋규격 중심 에피텍셜층 두께＋연마대)로 설정하는 것에 의해, 웨이퍼 전체의 두께를 면내의 불균일을 포함하여 ±2㎛로 마무리할 수 있다.
이용한 기판의 면내 불균일이 ±1㎛정도이므로 에피텍셜층의 두께는 규격 중심에 대하여 ±2.5㎛로 제어할 수가 있다.
규격 중심 두께가 50㎛보다 두꺼우면, 에피텍셜층의 두께 제어는 기존의 종형 에피택셜 성장 장치와 동등 이상이 되고, 목표로 하는 두께가 두꺼워질수록 그 제어성은 비율적으로는 개선되어 간다.
그리고 구체적으로는, 에피텍셜층의 두께가 50㎛이상이고, 에피텍셜층의 두께의 불균일이 ±4%이하인 에피텍셜 웨이퍼를 제조할 수도 있다. 특히, 초기의 기 판으로서 평탄도를 나타내는 TTV가 2㎛이하인 실리콘 웨이퍼를 이용하면, 웨이퍼상에 형성된 에피텍셜층의 두께가 50㎛이상이고, 또한, 에피텍셜층의 두께의 불균일이±4%이하의 에피텍셜 웨이퍼이고, 또한 웨이퍼의 면내의 두께의 불균일이 ±2㎛이내인 에피텍셜 웨이퍼를 제조할 수도 있다.
또한, 본 발명에서는, 예를 들면, 종래의 3~6배의 성장 속도로 에피택셜 성장을 실시할 수가 있으므로, 연삭 및 연마에 의한 취대로서 예를 들면 20 ㎛정도의 여분인 피택셜성장을 행하더라도, 생산성을 2~3배 정도 향상시킬 수가 있다.
예를 들면, 최종적으로 100㎛의 두께의 에피텍셜층을 형성시키는 경우, 본 발명에서는, 에피텍셜층 성장 후, 면취부와 에피텍셜층의 가공(연삭 및 연마)을 실시하더라도, 이들 공정의 비용은 종래와 같이 평탄도를 높이기 위하여 저속으로 에피텍셜층을 성장시키는 공정의 비용의 절반 정도로 족하다.
그 결과, 에피텍셜 웨이퍼의 제조 공정 전체적으로 대폭적인 비용의 저감이 가능해진다.
이와 같이 본 발명에 의해 제조된 두꺼운 에피텍셜층을 갖는 에피텍셜 웨이퍼는, 최첨단의 디바이스 제조에 사용되는 실리콘 웨이퍼와 동등하게 평탄화 및 경면화된 것이 된다.
이러한 후막 에피텍셜 웨이퍼는, 특히, 미세 패턴을 형성하는, 중, 고내압 파워 MOS, IGBT 등에 매우 적합하게 사용할 수가 있고, 안정한 소자특성과 높은 수율을 얻을 수 있다.
이하, 본 발명의 실시예 및 비교예에 대하여 설명한다.
(실시예)
에피텍셜용 기판으로서, 직경 200 mm, 두께 규격 625㎛, P형, 저항율 5~10 mQcm이며, 평탄도의 규격으로서 TTV가 2.0㎛이하가 되는 실리콘 웨이퍼를 약 200매 준비했다.
각 웨이퍼의 이면 측으로부터 면취부에 걸쳐 CVD에 의한 산화막(SiO2)이 형성되었다.
또한, 각 웨이퍼는 CVD 산화막의 형성 전에 개개의 두께(초기 두께)가 측정 되고, 각 웨이퍼에는 레이저 마크에 의해 ID 넘버를 붙였다.
에피택셜 성장에는, 고주파 가열 타입의 종형 에피택셜 성장장치를 이용했다. 에피택셜 성장 두께는 120㎛를 목표 두께로 하고, 소스 가스로는 트리클로로실란, 캐리어 가스에는 H2 가스를 이용하고, 성장 속도가 4㎛/분이 되도록 트리클로로 실란의 공급 속도를 조정했다. 에피택셜 성장 온도(서셉터 온도)는 1170℃로 설정했다.
또한, 목표 에피층 저항율은 N형, 30Ωcm이다.
또한, 에피택셜성장 시의 브리지의 발생을 억제하기 위하여, 저부가 주변으로부터 중앙을 향해 0.2 mm 정도 깊고 경사진 Ⅴ형태의 카운터 보어가 형성된 서셉터를 이용했다.
상기와 같은 조건으로 실리콘 웨이퍼상에 에피텍셜층을 성장시킨 후, 면취부에 대해, 연삭(＃3000 상당)에 이어 연마를 실시하고, 면취부를 경면 상태로 마무 리하였다.
면취부의 가공이 종료된 후, 웨이퍼를 HF 수용액에 침적하여 이면 측의 SiO2막을 제거했다.
이 때, 에피택셜 성장 중에 웨이퍼 외주 부에 얇게 성장한 다결정 실리콘을 리프트 오프로 제거하고, 다음의 평면연삭 공정에서 평탄도를 확보하기 위한 기준면으로서 초기의 웨이퍼의 이면을 노출시켰다.
다음에, 평면연삭 장치를 이용하고, 각 웨이퍼의 초기의 두께 마다 마무리 두께의 설정치를 바꾸어, 최종적인 에피텍셜층의 두께(100㎛)에 대해서 연마 대로서 7㎛를 가산(加算)한 두께까지 에피텍셜층을 연삭(＃3000)했다. 이 평면연삭에서는, 상기 노출한 기판의 초기의 이면을 기준면으로 하여 행하였다.
평면연삭 후, 배치식 연마기와 실리카계 연마제를 이용하여, 높은 평탄도를 유지 하도록 단계적으로 연마하고, 1차로부터 마무리 연마까지의 취대가 7㎛가 되도록 평면연삭면을 경면으로 마무리하였다.
연마 종료 후, 통상의 경면 웨이퍼의 제조에서 사용하는 암모니아/과산화수소수, 및 염산/과산화수소수계의 세정액을 이용해 세정을 실시하고, 거의 100㎛의 두께의 에피텍셜층을 갖는 에피텍셜 웨이퍼를 얻었다.
(비교예)
실시예에서 사용한 것과 동일한 실리콘웨이퍼에 대하여, 종형 장치를 이용하여 웨이퍼의 표면 위에 에피텍셜층을 약 100㎛의 두께로 성장시켜 에피텍셜 웨이퍼 를 제조하였다.
실시예 및 비교예에서 각각 제조한 에피텍셜 웨이퍼의 에피텍셜층의 두께(에피 두께)의 불균일을 측정하고, 도 3에 나타내었다. (A)는 비교예의 데이타를, (B)는 실시예의 데이타를 각각 나타내고 있다.
도 3(A)에 나타난 바와 같이, 비교예에서의 에피 두께는 에피면내에서 96~108㎛의 범위에 있고, 불균일이 컸다.
한편, 도 3(B)에 나타낸 실시예의 에피텍셜 웨이퍼에서는, 에피텍셜층의 두께는 거의 98~102㎛의 범위 내에 있고, 얼마 안되는 것을 포함하더라도 웨이퍼면내에서 100±4㎛의 범위 내에 있고, 균일성이 우수하였다.
다음에, 실시예 및 비교예에서 제작한 각 웨이퍼의 외주부의 단면 형상을 측정하여, 도 4에 나타내었다. (A)는 비교예의 데이타를, (B)는 실시예의 데이타를 각각 나타내고 있다
비교예의 에피 에피텍셜 웨이퍼의 최외주부에는 크라운으로 불리는 융기를 볼 수 있었다. 이러한 큰 융기가 존재하면, 디바이스 제작 시, 스테퍼에서의 미세 가공을 할 수 없게 된다고 하는 문제가 있다.
한편, 실시예의 웨이퍼에는 크라운은 발견되지 않고, 웨이퍼 최외주 부까지 미세 가공이 가능하다고 하는 것을 알았다.
또한, 도 5는, 실시예 및 비교예로 제작한 각 에피텍셜 웨이퍼의 입자 레벨(입자 입경＞0.2㎛)를 나타낸 것이다.
도 5(A)에 나타낸 비교예에서는, 디바이스 수율에 크게 영향을 미친다고 생 각되는 입경 5㎛이상의 큰 입자가 많이 존재하고 있었다.
이것에 대해, 도 5(B)에 나타낸 실시예에서는 입자의 수가 적고 또한, 입경 5㎛이상의 큰 입경의 입자는 거의 존재하지 않는다.
이러한 입자의 유무는, 특히, 고내압 파워 MOS와 같은 미세 가공을 수반하는 디바이스에 있어서는 수율의 향상을 가져오는 품질 항목이고, 실시예의 에피텍셜 웨이퍼가 이러한 디바이스 제작에 매우 유용하다라고 하는 것을 알 수 있다.
또한, 본 발명은, 상기 실시 형태에 한정되는 것은 아니다.
상기 실시 형태는 단순한 예시이며, 본 발명의 특허 청구의 범위에 기재된 기술적 사상과 실질적으로 동일한 구성을 갖고, 동일한 작용 효과를 나타내는 것은, 어떠한 것이라도 본 발명의 기술적 범위에 포함된다.
예를 들면, 본 발명에 의해 에피텍셜 웨이퍼를 제조하는 경우, 도 1의 공정으로 한정되지 않고, 공정순서의 교체가 가능하고, 예를 들면, 에피텍셜층 성장 후, 면취부의 연삭과 에피텍셜층의 평면연삭을 실시하고, 또한, 면취부와 에피텍셜층의 연마를 실시할 수도 있다.
또한, 공정의 추가도 가능하고, 예를 들면 연마 후, 연삭 후 등에 적절히 세정을 행하더라도 좋은 것은 말할 것도 없다.
또한, 에피텍셜용 기판은 실리콘 웨이퍼로 한정되지 않고, 에피텍셜 웨이퍼의 기판으로서 사용하는 기판이면, 특별히 한정되지 않는다.
또한, 실리콘 웨이퍼를 이용한다고 해도 CW로 한정되지 않고, 이면 측도 연마된 PW(포릿슈드 웨이퍼)도 당연 이용할 수가 있다.

Claims (20)

  1. 에피텍셜 웨이퍼를 제조하는 방법에 있어서, 적어도, 초기의 두께를 갖는 에피텍셜용 기판의 표면 위에, 최종 목표의 에피텍셜층의 두께 보다도 두꺼운 에피텍셜층을 성장시키는 공정과, 상기 성장시킨 에피텍셜층을 평면연삭 하는 것에 의해 평탄화하는 공정과 상기 평면연삭 후의 에피텍셜층을 연마하는 공정을 포함하는 것을 특징으로 하는 에피텍셜 웨이퍼의 제조방법.
  2. 제1항에 있어서, 상기 에피텍셜층을 연마한 후의 기판 전체의 두께가, 상기 에피텍셜용 기판의 초기의 두께와 상기 에피텍셜층의 최종 목표의 두께를 더한 두께가 되도록, 상기 에피텍셜층의 평면연삭 및 연마를 행하는 것을 특징으로 하는 에피텍셜 웨이퍼의 제조방법.
  3. 제1항 또는 제2항에 있어서, 상기 에피텍셜용 기판의 초기의 두께를 개개로 식별하기 위한 레이저 마크를 기판에 부착한 것을 특징으로 하는 에피텍셜 웨이퍼의 제조방법.
  4. 제1항에서 제3항 중의 어느 한 항에 있어서, 상기 에피텍셜층을 평면연삭 한 후의 기판 전체의 두께를, 상기 에피텍셜용 기판의 초기의 두께와 상기 에피텍셜층의 최종 목표의 두께와 상기 평면연삭 후의 연마에 의한 취대를 더한 두께로 설정 하여 상기 에피텍셜층의 평면연삭을 실시하는 것을 특징으로 하는 에피텍셜 웨이퍼의 제조방법.
  5. 제1항에서 제4항 중의 어느 한 항에 있어서, 상기 에피텍셜용 기판으로서, 평탄도를 나타내는 TTV가 2㎛이하인 것을 이용하는 것을 특징으로 하는 에피텍셜 웨이퍼의 제조방법.
  6. 제1항에서 제5항 중의 어느 한 항에 있어서, 상기 에피텍셜용 기판에 에피텍셜층을 성장시키기 전에, 이 기판이 적어도 이면 측으로부터 면취부의 두께 방향의 중심부에 걸쳐 CVD 산화막을 형성시키는 공정을 추가로 포함하는 것을 특징으로 하는 에피텍셜 웨이퍼의 제조방법.
  7. 제6항에 있어서, 상기 CVD 산화막을 형성한 후, 상기 에피텍셜용 기판의 상기 에피텍셜층을 성장시키는 측의 표면을 연마하는 것을 특징으로 하는 에피텍셜 웨이퍼의 제조방법.
  8. 제1항에서 제7항 중의 어느 한 항에 있어서, 상기 에피텍셜용 기판에 에피텍셜층을 성장시킨 후, 이 기판의 면취부를 연삭하는 공정과 이 연삭된 면취부를 연마하는 공정을 추가로 포함하는 것을 특징으로 하는 에피텍셜 웨이퍼의 제조방법.
  9. 제1항에서 제8항 중의 어느 한 항에 있어서, 상기 에피텍셜층의 최종 목표의 두께를 50㎛이상으로 설정하는 것을 특징으로 하는 에피텍셜 웨이퍼의 제조방법.
  10. 제1항에서 제9항 중의 어느 한 항에 있어서, 상기 에피텍셜층을 성장시키는 공정에 있어서, 이 에피텍셜층을 상기 최종 목표의 두께 보다도 적어도 10㎛이상 두껍게 성장시키는 것을 특징으로 하는 에피텍셜 웨이퍼의 제조방법.
  11. 제1항에서 제10항 중의 어느 한 항에 있어서, 상기 에피텍셜층을, 2.2㎛/분 이상의 성장 속도로 성장시키는 것을 특징으로 하는 에피텍셜 웨이퍼의 제조방법.
  12. 　제1항에서 제11항 중의 어느 한 항에 있어서, 상기 에피텍셜층을, 배치식의 에피택셜성장 장치를 이용하여 성장시키는 것을 특징으로 하는 에피텍셜 웨이퍼의 제조방법.
  13. 제1항에서 제12항 중의 어느 한 항에 있어서, 상기 에피텍셜층의 성장을, 상기 에피텍셜용 기판을, 주변으로부터 중앙을 향해 저부가 서서히 깊어지도록 형성 되어 있는 서셉터의 카운터 보어내에 배치하여 실시하는 것을 특징으로 하는 에피텍셜 웨이퍼의 제조방법.
  14. 제1항에서 제13항 중의 어느 한 항에 있어서, 상기 에피텍셜용 기판에 에피 텍셜층을 성장시킨 후, 에칭에 의해 이 기판의 이면 측의 초기의 면을 노출시키고, 그 후, 상기 에피텍셜층의 평면연삭을 실시하는 것을 특징으로 하는 에피텍셜 웨이퍼의 제조방법.
  15. 제14항에 있어서, 상기 에칭을, 스핀 에챠를 이용하여 실시하는 것을 특징으로 하는 에피텍셜 웨이퍼의 제조방법.
  16. 제1항에서 제15항 중의 어느 한 항에 있어서, 상기 에피텍셜용 기판으로서, 실리콘 기판을 이용하는 것을 특징으로 하는 에피텍셜 웨이퍼의 제조방법.
  17. 제1항에서 제16항 중의 어느 한 항에 있어서, 상기 에피텍셜용 기판으로서, 면취부의 테이퍼 각도가 22도 보다도 완만한 것을 이용하는 것을 특징으로 하는에피텍셜 웨이퍼의 제조방법.
  18. 제1항에서 제17항 중의 어느 한 항에 기재된 방법에 의해 제조된 에피텍셜 웨이퍼로서, 이 에피텍셜 웨이퍼의 에피텍셜층의 두께가 50㎛이상이고, 이 에피텍셜층의 두께의 불균일이 ±4%이하인 것을 특징으로 하는 에피텍셜 웨이퍼.
  19. 기판 위에 에피텍셜층이 형성된 에피텍셜 웨이퍼로서, 상기 기판의 평탄도를 나타내는 TTV가 2㎛이하이고, 이 기판 위에 형성된 에피텍셜층의 두께가 50㎛이상 이고, 또한, 이 에피텍셜층의 두께의 불균일이 ±4%이하인 것을 특징으로 하는 에피텍셜 웨이퍼.
  20. 제19항에 있어서, 상기 에피텍셜 웨이퍼의 면내의 두께의 불균일이 ±2㎛이내인 것을 특징으로 하는 에피텍셜 웨이퍼.
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