JP2006190703A - エピタキシャルウェーハの製造方法及びエピタキシャルウェーハ - Google Patents
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- 238000004519 manufacturing process Methods 0.000 title claims abstract description 43
- 239000000758 substrate Substances 0.000 claims abstract description 105
- 238000005498 polishing Methods 0.000 claims abstract description 40
- 238000000034 method Methods 0.000 claims abstract description 38
- 229910052710 silicon Inorganic materials 0.000 claims description 28
- 239000010703 silicon Substances 0.000 claims description 28
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 claims description 27
- 238000005530 etching Methods 0.000 claims description 16
- 235000012431 wafers Nutrition 0.000 description 130
- 230000000052 comparative effect Effects 0.000 description 16
- 239000002245 particle Substances 0.000 description 15
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 12
- 230000002093 peripheral effect Effects 0.000 description 8
- 229910004298 SiO 2 Inorganic materials 0.000 description 6
- 238000003754 machining Methods 0.000 description 6
- 239000013078 crystal Substances 0.000 description 3
- 230000008021 deposition Effects 0.000 description 3
- 239000002019 doping agent Substances 0.000 description 3
- 239000007789 gas Substances 0.000 description 3
- QGZKDVFQNNGYKY-UHFFFAOYSA-N Ammonia Chemical compound N QGZKDVFQNNGYKY-UHFFFAOYSA-N 0.000 description 2
- KRHYYFGTRYWZRS-UHFFFAOYSA-N Fluorane Chemical compound F KRHYYFGTRYWZRS-UHFFFAOYSA-N 0.000 description 2
- VEXZGXHMUGYJMC-UHFFFAOYSA-N Hydrochloric acid Chemical compound Cl VEXZGXHMUGYJMC-UHFFFAOYSA-N 0.000 description 2
- MHAJPDPJQMAIIY-UHFFFAOYSA-N Hydrogen peroxide Chemical compound OO MHAJPDPJQMAIIY-UHFFFAOYSA-N 0.000 description 2
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 2
- 238000004140 cleaning Methods 0.000 description 2
- 238000009826 distribution Methods 0.000 description 2
- 230000000694 effects Effects 0.000 description 2
- 239000004065 semiconductor Substances 0.000 description 2
- ZDHXKXAHOVTTAH-UHFFFAOYSA-N trichlorosilane Chemical compound Cl[SiH](Cl)Cl ZDHXKXAHOVTTAH-UHFFFAOYSA-N 0.000 description 2
- 239000005052 trichlorosilane Substances 0.000 description 2
- BLRPTPMANUNPDV-UHFFFAOYSA-N Silane Chemical compound [SiH4] BLRPTPMANUNPDV-UHFFFAOYSA-N 0.000 description 1
- 238000009825 accumulation Methods 0.000 description 1
- 229910021529 ammonia Inorganic materials 0.000 description 1
- 239000007864 aqueous solution Substances 0.000 description 1
- 239000012159 carrier gas Substances 0.000 description 1
- 230000015556 catabolic process Effects 0.000 description 1
- 238000011109 contamination Methods 0.000 description 1
- 238000001816 cooling Methods 0.000 description 1
- 238000010438 heat treatment Methods 0.000 description 1
- 238000007689 inspection Methods 0.000 description 1
- 238000000206 photolithography Methods 0.000 description 1
- 239000012495 reaction gas Substances 0.000 description 1
- 229910000077 silane Inorganic materials 0.000 description 1
- 150000003376 silicon Chemical class 0.000 description 1
- 239000000377 silicon dioxide Substances 0.000 description 1
- 239000000243 solution Substances 0.000 description 1
- 238000005406 washing Methods 0.000 description 1
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
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- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
- H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
- H01L21/3205—Deposition of non-insulating-, e.g. conductive- or resistive-, layers on insulating layers; After-treatment of these layers
- H01L21/321—After treatment
- H01L21/32115—Planarisation
- H01L21/3212—Planarisation by chemical mechanical polishing [CMP]
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- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
- H01L21/302—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to change their surface-physical characteristics or shape, e.g. etching, polishing, cutting
- H01L21/304—Mechanical treatment, e.g. grinding, polishing, cutting
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- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/02002—Preparing wafers
- H01L21/02005—Preparing bulk and homogeneous wafers
- H01L21/02008—Multistep processes
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- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
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Abstract
【課題】厚いエピタキシャル層を有する場合でも、エピタキシャル層の厚さの均一性に優れたエピタキシャルウェーハを、高い生産性でかつ低コストで製造することができる技術を提供する。
【解決手段】エピタキシャルウエーハを製造する方法において、少なくとも、初期の厚さを有するエピタキシャル用基板の表面上に、最終目標のエピタキシャル層の厚さよりも厚いエピタキシャル層を成長させる工程(D)と、前記成長させたエピタキシャル層を平面研削することにより平坦化する工程(G)と、前記平面研削後のエピタキシャル層を研磨する工程(H)とを含む。好ましくは、エピタキシャル用基板として、平坦度を表すTTVが2μm以下のものを用い、エピタキシャル層を成長させた後、該基板の面取り部を研削する工程(E)と、該研削された面取り部を研磨する工程(E)とをさらに含む。
【選択図】図1
【解決手段】エピタキシャルウエーハを製造する方法において、少なくとも、初期の厚さを有するエピタキシャル用基板の表面上に、最終目標のエピタキシャル層の厚さよりも厚いエピタキシャル層を成長させる工程(D)と、前記成長させたエピタキシャル層を平面研削することにより平坦化する工程(G)と、前記平面研削後のエピタキシャル層を研磨する工程(H)とを含む。好ましくは、エピタキシャル用基板として、平坦度を表すTTVが2μm以下のものを用い、エピタキシャル層を成長させた後、該基板の面取り部を研削する工程(E)と、該研削された面取り部を研磨する工程(E)とをさらに含む。
【選択図】図1
Description
本発明はエピタキシャルウエーハ、特に、エピタキシャル層が厚く、かつ厚さのバラツキが小さいエピタキシャルウエーハを製造する方法に関する。
半導体デバイスを作製する場合、シリコンウエーハ等の基板上にシリコン単結晶を堆積させたエピタキシャルウェーハが用いられることがある。エピタキシャルウェーハは、例えば図6に示したフローに従って製造される。まず、エピタキシャル用基板として、エッチングされたシリコンウエーハ(CW)を用意する。ドーパント濃度が高いウエーハを用いる場合にはオートドープ防止のため裏面側にCVD酸化膜を形成させる。次いで、ウエーハの表面(エピタキシャル層を成長させる側の面)を研磨した後、洗浄する。そして、エピタキシャル成長装置を用い、基板の研磨した表面上にシリコン単結晶からなるエピタキシャル層を所定の厚さまで成長させる。これによりエピタキシャルウェーハが製造され、さらに検査等を経て出荷される。
エピタキシャルウエーハを用いて作製されるトランジスタ、パワーMOS、IGBT等の素子特性は、エピタキシャル層の厚さや抵抗率が密接に関係している。優れた素子特性を得るためには、シリコンウエーハ上に一定かつ一様な抵抗率を持ったエピタキシャル層を所定の厚さに一様に成長させることが必要であり、エピタキシャル層の厚さと抵抗率の制御が重要である。しかし、エピタキシャルウエーハの表面品質を保持しつつ、エピタキシャル層の抵抗率や膜厚を一様にかつ所定の値に保つためには、生産性が犠牲となる場合が多い。
例えば、広く用いられてきているバッチ式エピタキシャル反応装置(縦型機)においては、バッチ内のエピタキシャル層の厚さを一定の値にするには、基板が配置されるサセプタ内の温度分布やリアクター内の反応ガス流量バランスを厳しく管理することが求められる。その結果、成長速度についていえば、可能な成長速度の3分の1ないし5分の1程度の成長速度条件を用いるのが当たり前になっており、通常は1μm/分以下の成長速度でエピタキシャル成長が行われている。また、バッチ式エピタキシャル反応装置では、枚葉式の反応装置よりも生産性を高めることはできても、バッチ内、さらにバッチ間も含めると、エピタキシャル層の厚さを±5%以下に安定して制御することは不可能である。
一方、枚葉式のエピタキシャル反応装置においては、バッチ式の装置よりもエピタキシャル層の厚さのバラツキを小さくすることが可能であるが、生産性はかなり悪化する。特にエピタキシャル層を厚く成長させるとなると、生産性が著しく低下し、コストが大幅に上昇してしまう。
従って、例えば50μm以上の厚いエピタキシャル層を成長させる場合、厚さのバラツキが大きくなったり、生産性が低下してコストが上昇し、特に厚いエピタキシャル層(例えば100μm以上)を必要とする高耐圧パワーMOSやIGBT用のエピタキシャルウエーハを製造する場合、コストの低減が大きな課題となる。
従って、例えば50μm以上の厚いエピタキシャル層を成長させる場合、厚さのバラツキが大きくなったり、生産性が低下してコストが上昇し、特に厚いエピタキシャル層(例えば100μm以上)を必要とする高耐圧パワーMOSやIGBT用のエピタキシャルウエーハを製造する場合、コストの低減が大きな課題となる。
また、厚いエピタキシャル層を成長させると、付着した異物を核にシリコンが成長して粒子状の大きな突起に成長したり、また、ウエーハ周辺部にクラウンと呼ばれるエピタキシャル層の厚い部分が形成され易く、これらはデバイス工程において微細なパターン加工の障害となってしまう。
エピタキシャル成長後に研磨加工を施して上記のような突起やクラウンを除去することにより表面状態を改善することが提案されているが、エピタキシャル層の膜厚分布を悪化させてしまうという問題があり、ほとんど実用化されていない。
エピタキシャル成長後に研磨加工を施して上記のような突起やクラウンを除去することにより表面状態を改善することが提案されているが、エピタキシャル層の膜厚分布を悪化させてしまうという問題があり、ほとんど実用化されていない。
さらに、厚いエピタキシャル層を高速で成長させると、基板の面取り部に成長するエピタキシャル層とサセプタ上に成長する多結晶シリコンがブリッジ状に繋がり、それが冷却過程で剥離し、裏面チップ、割れ、欠け、クラック等を発生させるという問題もある。そこで、1.2μm/分以下の遅い成長速度でエピタキシャル成長を行うことにより、面取り部等における多結晶シリコンの成長を抑制する方法が提案されている(特許文献1参照)。しかし、厚いエピタキシャル層を低速で成長させるとなると、生産性は一層低下し、著しいコストの上昇を招いてしまう。
以上の点に鑑み、本発明は、厚いエピタキシャル層を有する場合でも、エピタキシャル層の厚さの均一性に優れたエピタキシャルウェーハを、高い生産性でかつ低コストで製造することができる技術を提供することを主な目的とする。
本発明によれば、エピタキシャルウエーハを製造する方法において、少なくとも、初期の厚さを有するエピタキシャル用基板の表面上に、最終目標のエピタキシャル層の厚さよりも厚いエピタキシャル層を成長させる工程と、前記成長させたエピタキシャル層を平面研削することにより平坦化する工程と、前記平面研削後のエピタキシャル層を研磨する工程とを含むことを特徴とするエピタキシャルウエーハの製造方法が提供される(請求項1)。
このように最終的な厚さよりも厚いエピタキシャル層を予め成長させ、その後、平面研削と研磨を施して目標とする厚さのエピタキシャル層に加工すれば、厚くかつ膜厚均一性に優れたエピタキシャル層を有するエピタキシャルウェーハを製造することができる。また、この方法によれば、エピタキシャル層を成長させる際の膜厚制御を緩和して例えば従来の3〜6倍の速度で高速成長させることができ、その後のエピタキシャル層の平面研削等は短時間で行うことができるため、高い生産性で、かつ低コストでエピタキシャルウェーハを製造することができる。
この場合、前記エピタキシャル層を研磨した後の基板全体の厚さが、前記エピタキシャル用基板の初期の厚さと、前記エピタキシャル層の最終目標の厚さとを加えた厚さとなるように、前記エピタキシャル層の平面研削及び研磨を行うことが好ましい(請求項2)。
平面研削及び研磨の取り代を、基板の初期の厚さやエピタキシャル層の最終目標の厚さ等に基づいてそれぞれ定めてエピタキシャル層の加工を行えば、所望の厚さのエピタキシャル層を有するウェーハを精度良く、より効率的に製造することができる。
平面研削及び研磨の取り代を、基板の初期の厚さやエピタキシャル層の最終目標の厚さ等に基づいてそれぞれ定めてエピタキシャル層の加工を行えば、所望の厚さのエピタキシャル層を有するウェーハを精度良く、より効率的に製造することができる。
この場合、前記エピタキシャル用基板の初期の厚さを個々に識別するためのレーザーマークを基板に付すことが好ましい(請求項3)。
このように基板に付したレーザマークにより個々の基板の初期の厚さを認識できるようにすれば、基板間で厚さが異なっても、エピタキシャル層の厚さを所望の厚さに仕上げることができる。
このように基板に付したレーザマークにより個々の基板の初期の厚さを認識できるようにすれば、基板間で厚さが異なっても、エピタキシャル層の厚さを所望の厚さに仕上げることができる。
また、前記エピタキシャル層を平面研削した後の基板全体の厚さを、前記エピタキシャル用基板の初期の厚さと、前記エピタキシャル層の最終目標の厚さと、前記平面研削後の研磨による取り代とを加えた厚さに設定して前記エピタキシャル層の平面研削を行うことが好ましい(請求項4)。
エピタキシャル層を成長させた後の厚さは主に平面研削によって調整できるので、上記のように次の研磨の取り代等を考慮した上で平面研削を行えば、所望の厚さのエピタキシャル層をより確実に且つ効率的に形成することができる。
エピタキシャル層を成長させた後の厚さは主に平面研削によって調整できるので、上記のように次の研磨の取り代等を考慮した上で平面研削を行えば、所望の厚さのエピタキシャル層をより確実に且つ効率的に形成することができる。
前記エピタキシャル用基板として、平坦度を表すTTVが2μm以下のものを用いることが好ましい(請求項5)。
このように高い平坦度を有する基板を用いれば、エピタキシャル層も平坦度が高く且つ厚さ均一性に優れたものに形成することができる。
このように高い平坦度を有する基板を用いれば、エピタキシャル層も平坦度が高く且つ厚さ均一性に優れたものに形成することができる。
前記エピタキシャル用基板にエピタキシャル層を成長させる前に、該基板の少なくとも裏面側から面取り部の厚さ方向の中心部にかけてCVD酸化膜を形成させる工程をさらに含むことが好ましい(請求項6)。
基板の裏面側と面取り部にCVD酸化膜を形成しておけば、特にドーピング濃度が高い基板を用いる場合にはエピタキシャル成長中のオートドープを防ぐことができるほか、エピタキシャル成長時に裏面側に成長した多結晶等を容易に除去することができる。
基板の裏面側と面取り部にCVD酸化膜を形成しておけば、特にドーピング濃度が高い基板を用いる場合にはエピタキシャル成長中のオートドープを防ぐことができるほか、エピタキシャル成長時に裏面側に成長した多結晶等を容易に除去することができる。
前記CVD酸化膜を形成した後、前記エピタキシャル用基板の前記エピタキシャル層を成長させる側の表面を研磨することが好ましい(請求項7)。
CVD酸化膜が基板の表面側にも形成されても、表面側を研磨して鏡面化することにより、結晶性に優れたエピタキシャル層を成長させることができる。
CVD酸化膜が基板の表面側にも形成されても、表面側を研磨して鏡面化することにより、結晶性に優れたエピタキシャル層を成長させることができる。
前記エピタキシャル用基板にエピタキシャル層を成長させた後、該基板の面取り部を研削する工程と、該研削された面取り部を研磨する工程とをさらに含むことが好ましい(請求項8)。
エピタキシャル成長後、面取り部に研削及び研磨を施して面取り部の堆積物を除去したり、面取り形状を整えることにより、たとえ厚いエピタキシャル層を成長させたとしても、その後、パーティクル等の発生を確実に防止することができる。
エピタキシャル成長後、面取り部に研削及び研磨を施して面取り部の堆積物を除去したり、面取り形状を整えることにより、たとえ厚いエピタキシャル層を成長させたとしても、その後、パーティクル等の発生を確実に防止することができる。
前記エピタキシャル層の最終目標の厚さを50μm以上に設定することが好ましい(請求項9)。
エピタキシャル層の最終目標の厚さが50μm以上、特には100μm以上であれば、エピタキシャル層の高速成長と平面研削による膜厚の均一化と生産性の向上による低コスト化を確実にはかることができる。
エピタキシャル層の最終目標の厚さが50μm以上、特には100μm以上であれば、エピタキシャル層の高速成長と平面研削による膜厚の均一化と生産性の向上による低コスト化を確実にはかることができる。
前記エピタキシャル層を成長させる工程において、該エピタキシャル層を前記最終目標の厚さよりも少なくとも10μm以上厚く成長させることが好ましい(請求項10)。
すなわち、エピタキシャル層を最終目標よりも10μm以上余分に厚く成長させれば、平面研削と研磨による取り代を確実に確保することができる。
すなわち、エピタキシャル層を最終目標よりも10μm以上余分に厚く成長させれば、平面研削と研磨による取り代を確実に確保することができる。
前記エピタキシャル層を、2.2μm/分以上の成長速度で成長させることが好ましい(請求項11)。
高速でエピタキシャル成長させることで生産性を確実に高めることができ、たとえ高速成長により平坦度の低いエピタキシャル層が形成されても、その後の平面研削により平坦度の高いエピタキシャル層に加工することができる。
高速でエピタキシャル成長させることで生産性を確実に高めることができ、たとえ高速成長により平坦度の低いエピタキシャル層が形成されても、その後の平面研削により平坦度の高いエピタキシャル層に加工することができる。
前記エピタキシャル層を、バッチ式のエピタキシャル成長装置を用いて成長させることが好ましい(請求項12)。
バッチ式の装置を用いれば、一度に多数の基板上にエピタキシャル層を成長させることができ、生産性を一層向上させることができる。
バッチ式の装置を用いれば、一度に多数の基板上にエピタキシャル層を成長させることができ、生産性を一層向上させることができる。
前記エピタキシャル層の成長を、前記エピタキシャル用基板を、周辺から中央に向けて底部が徐々に深くなるように形成されているサセプタのザグリ内に配置して行うことが好ましい(請求項13)。
このようなサセプタを用いてエピタキシャル層を成長させれば、基板の面取り部等で堆積し難くなり、基板のサセプタへの貼り付きやパーティクル等の発生を抑制することができる。
このようなサセプタを用いてエピタキシャル層を成長させれば、基板の面取り部等で堆積し難くなり、基板のサセプタへの貼り付きやパーティクル等の発生を抑制することができる。
前記エピタキシャル用基板にエピタキシャル層を成長させた後、エッチングにより該基板の裏面側の初期の面を露出させ、その後、前記エピタキシャル層の平面研削を行うことが好ましい(請求項14)。
露出させた初期の裏面を基準面としてエピタキシャル層の平面研削を行えば、エピタキシャル層の平坦度を確実に高めることができる。
露出させた初期の裏面を基準面としてエピタキシャル層の平面研削を行えば、エピタキシャル層の平坦度を確実に高めることができる。
前記エッチングを、スピンエッチャーを用いて行うことが好ましい(請求項15)。
特にエピタキシャル層成長時に基板の裏面側に多結晶が堆積された場合、スピンエッチャーを用いることで短時間で基板の初期の裏面を露出させることができる。
特にエピタキシャル層成長時に基板の裏面側に多結晶が堆積された場合、スピンエッチャーを用いることで短時間で基板の初期の裏面を露出させることができる。
前記エピタキシャル用基板として、シリコン基板を用いることが好ましい(請求項16)。
シリコン基板を用いたエピタキシャルウェーハは大量に製造されており、エピタキシャル層が厚くても膜厚の均一化と低コスト化が計れる本発明が特に有効となる。
シリコン基板を用いたエピタキシャルウェーハは大量に製造されており、エピタキシャル層が厚くても膜厚の均一化と低コスト化が計れる本発明が特に有効となる。
前記エピタキシャル用基板として、面取り部のテーパ角度が22度よりも緩やかなものを用いることが好ましい(請求項17)。
面取り部の角度が緩やかな基板を用いることで、面取り部におけるエピタキシャル成長を抑制することができ、サセプタへの貼り付き等を防止できる。
面取り部の角度が緩やかな基板を用いることで、面取り部におけるエピタキシャル成長を抑制することができ、サセプタへの貼り付き等を防止できる。
さらに本発明によれば、前記の方法により製造されたエピタキシャルウェーハであって、該エピタキシャルウェーハのエピタキシャル層の厚さが50μm以上であり、該エピタキシャル層の厚さのバラツキが±4%以下であることを特徴とするエピタキシャルウェーハが提供される(請求項18)。
本発明の方法によりエピタキシャルウェーハを製造すれば、上記のようにエピタキシャル層が厚く、かつその厚さのバラツキが小さいエピタキシャルウェーハを得ることができる。
本発明の方法によりエピタキシャルウェーハを製造すれば、上記のようにエピタキシャル層が厚く、かつその厚さのバラツキが小さいエピタキシャルウェーハを得ることができる。
また、本発明では、基板上にエピタキシャル層が形成されたエピタキシャルウェーハであって、前記基板の平坦度を表すTTVが2μm以下であり、該基板上に形成されたエピタキシャル層の厚さが50μm以上であり、かつ、該エピタキシャル層の厚さのバラツキが±4%以下であることを特徴とするエピタキシャルウェーハが提供される(請求項19)。
特に平坦度が高い基板を用いて本発明の方法によりエピタキシャルウェーハを製造すれば、上記のようにエピタキシャル層が厚く、かつその厚さのバラツキが小さく、全体としても平坦度や厚さ均一性に優れるとともに安価なエピタキシャルウェーハとなる。
特に平坦度が高い基板を用いて本発明の方法によりエピタキシャルウェーハを製造すれば、上記のようにエピタキシャル層が厚く、かつその厚さのバラツキが小さく、全体としても平坦度や厚さ均一性に優れるとともに安価なエピタキシャルウェーハとなる。
この場合、さらに、前記エピタキシャルウェーハの面内の厚さのバラツキが±2μm以内のものとすることもできる(請求項20)。
当初の基板の平坦度が高いため、本発明により得られたエピタキシャルウェーハは、ウエーハ全体の面内の厚さのバラツキも小さくなり、特に高耐圧パワーMOS等のデバイス作製における歩留りを極めて向上させることができるものとなる。
当初の基板の平坦度が高いため、本発明により得られたエピタキシャルウェーハは、ウエーハ全体の面内の厚さのバラツキも小さくなり、特に高耐圧パワーMOS等のデバイス作製における歩留りを極めて向上させることができるものとなる。
本発明では、エピタキシャルウェーハを製造する際、最終的な厚さよりも厚いエピタキシャル層を高速で成長させ、その後平面研削及び研磨により所定の厚さのエピタキシャル層に加工する。これにより、厚くかつ膜厚均一性に優れたエピタキシャル層を有するエピタキシャルウェーハを、高い生産性で、かつ低コストで製造することができる。
例えば、100μm前後の厚いエピタキシャルウェーハを作製する場合でも、エピタキシャル層の厚さのバラツキを小さく、突起や周辺部のクラウンの無い平坦性に優れたエピタキシャル層を形成させることができる。従って、このようなエピタキシャルウェーハを微細加工を必要とするデバイス作製に用いれば、デバイス歩留りを顕著に向上させることができる。
例えば、100μm前後の厚いエピタキシャルウェーハを作製する場合でも、エピタキシャル層の厚さのバラツキを小さく、突起や周辺部のクラウンの無い平坦性に優れたエピタキシャル層を形成させることができる。従って、このようなエピタキシャルウェーハを微細加工を必要とするデバイス作製に用いれば、デバイス歩留りを顕著に向上させることができる。
以下、添付の図面を参照しつつ、好適な態様としてエピタキシャル用基板としてシリコン基板(シリコンウエーハ)を用いてエピタキシャルウェーハを製造する場合について具体的に説明する。
図1は本発明によりエピタキシャルウェーハを製造する際の工程の一例を示すフロー図である。また、図2は各工程でのウエーハの概略を模式的に示している。
図1は本発明によりエピタキシャルウェーハを製造する際の工程の一例を示すフロー図である。また、図2は各工程でのウエーハの概略を模式的に示している。
まず、エピタキシャル層を成長させるための基板(エピタキシャル用基板)として、シリコンウエーハ(CW:ケミカルエッチドウエーハ)を用意する(図1(A))。
このシリコンウエーハは半導体デバイスの作製に使用される通常のシリコンウエーハを用いることができ、例えばチョクラルスキー法により育成されたシリコン単結晶をスライスした後、ラッピング、面取り加工、エッチング等の工程を経て製造することができる。
なお、基板の平坦度は、その上に成長させるエピタキシャル層、さらに最終的に製造されるエピタキシャルウェーハの平坦度に大きく影響するので、基板の平坦度は高いほど好ましく、具体的には平坦度を表すTTVが2μm以下のものを用いるようにし、特に1μm以下のものが好ましい。
このシリコンウエーハは半導体デバイスの作製に使用される通常のシリコンウエーハを用いることができ、例えばチョクラルスキー法により育成されたシリコン単結晶をスライスした後、ラッピング、面取り加工、エッチング等の工程を経て製造することができる。
なお、基板の平坦度は、その上に成長させるエピタキシャル層、さらに最終的に製造されるエピタキシャルウェーハの平坦度に大きく影響するので、基板の平坦度は高いほど好ましく、具体的には平坦度を表すTTVが2μm以下のものを用いるようにし、特に1μm以下のものが好ましい。
また、本発明では、後の工程において基板上にエピタキシャル層を成長させた後、エピタキシャル層を平面研削及び研磨により所望の厚さに加工するが、このような平面研削は、基板の初期の厚さに基づくことで好適に行うことができる。従って、基板となるシリコンウエーハの厚さを最初に測定しておき、この初期の厚さを個々に識別するためレーザーマークを基板に付しておくことが好ましい。例えば、個々のウエーハの裏面側にレーザーマークでIDナンバーを付与し、このIDナンバーによって個々の基板について初期の厚さのデータを管理することができる。
用意したシリコンウエーハの表面上にエピタキシャル層を成長させる前に、ウエーハの少なくとも裏面側から面取り部の厚さ方向の中心部にかけてCVD酸化膜(SiO2)を堆積させる(図1(B))。
図2(A)のようにウエーハ1の裏面側にCVD酸化膜2を形成しておけば、ドーパント濃度が高い基板を用いる場合にはエピタキシャル成長時のオートドープを防止することができる。また、ドーパント濃度に関わらず、裏面側から面取り部の厚さ方向の中心部にかけてCVD酸化膜(SiO2)を形成しておけば、エピタキシャル成長時に、裏面や面取り部における多結晶シリコンの堆積や汚染を抑制することができる。また、後のエピタキシャル層成長工程において裏面側にシリコン層が成長しても、その後CVD酸化膜を除去する際にリフトオフにより容易に除去することができる。さらに、裏面にCVD酸化膜があれば、サセプタに貼り付き難いとの利点もある。なお、これらの効果を十分発揮させるため、CVD酸化膜は0.2μm以上の厚さに形成することが好ましい。
図2(A)のようにウエーハ1の裏面側にCVD酸化膜2を形成しておけば、ドーパント濃度が高い基板を用いる場合にはエピタキシャル成長時のオートドープを防止することができる。また、ドーパント濃度に関わらず、裏面側から面取り部の厚さ方向の中心部にかけてCVD酸化膜(SiO2)を形成しておけば、エピタキシャル成長時に、裏面や面取り部における多結晶シリコンの堆積や汚染を抑制することができる。また、後のエピタキシャル層成長工程において裏面側にシリコン層が成長しても、その後CVD酸化膜を除去する際にリフトオフにより容易に除去することができる。さらに、裏面にCVD酸化膜があれば、サセプタに貼り付き難いとの利点もある。なお、これらの効果を十分発揮させるため、CVD酸化膜は0.2μm以上の厚さに形成することが好ましい。
CVD酸化膜を形成した後、エピタキシャル層を成長させる側の基板表面を研磨してから洗浄する(図1(C))。尚、洗浄は他の工程でも適宜行うが、その記載は省略する。
上記のようにウエーハの裏面及び面取り部にCVD酸化膜を形成させると、表面側にもCVD酸化膜が形成される可能性がある。表面上にCVD酸化膜が形成されていると、エピタキシャル工程で多結晶シリコンが成長してしまうおそれがある。そこで、CVD酸化膜を形成した後、エピタキシャル層を形成させる表面側を研磨しておくことにより、結晶性及び厚さ均一性に優れたエピタキシャル層を確実に成長させることができる。
上記のようにウエーハの裏面及び面取り部にCVD酸化膜を形成させると、表面側にもCVD酸化膜が形成される可能性がある。表面上にCVD酸化膜が形成されていると、エピタキシャル工程で多結晶シリコンが成長してしまうおそれがある。そこで、CVD酸化膜を形成した後、エピタキシャル層を形成させる表面側を研磨しておくことにより、結晶性及び厚さ均一性に優れたエピタキシャル層を確実に成長させることができる。
次いで、図2(B)に示されるように、基板1の研磨された表面上にエピタキシャル層3を成長させる。そして、このとき、最終目標のエピタキシャル層の厚さよりも厚いエピタキシャル層3を成長させる(図1(D))。
成長させるエピタキシャル層3の厚さは、要求される最終目標のエピタキシャル層の厚さや、エピタキシャル層の成長後に行う平面研削と研磨の取り代等を考慮して決めればよい。ただし、エピタキシャル層3を最終目標の厚さよりも数μm程度厚く成長させただけでは、その後の平面研削による平坦化を十分に行えないおそれがある。従って、後に行うエピタキシャル層の平面研削と研磨での取り代を考慮し、最終目標の厚さよりも少なくとも10μm以上、特に15μm以上厚く成長させることが好ましい。ただし、エピタキシャル層を厚くし過ぎると、成長時間や後に行う平面研削時間が長くなり、生産性の低下につながるおそれもあるので、最終目標+30μm以下のエピタキシャル厚さに成長させることが好ましい。
成長させるエピタキシャル層3の厚さは、要求される最終目標のエピタキシャル層の厚さや、エピタキシャル層の成長後に行う平面研削と研磨の取り代等を考慮して決めればよい。ただし、エピタキシャル層3を最終目標の厚さよりも数μm程度厚く成長させただけでは、その後の平面研削による平坦化を十分に行えないおそれがある。従って、後に行うエピタキシャル層の平面研削と研磨での取り代を考慮し、最終目標の厚さよりも少なくとも10μm以上、特に15μm以上厚く成長させることが好ましい。ただし、エピタキシャル層を厚くし過ぎると、成長時間や後に行う平面研削時間が長くなり、生産性の低下につながるおそれもあるので、最終目標+30μm以下のエピタキシャル厚さに成長させることが好ましい。
最終目標のエピタキシャル層の厚さはエピタキシャルウェーハの使用目的によるが、エピタキシャル層の最終的な厚さが厚いほど、後の平面研削等による取り代の割合は相対的に小さくなり、生産性の向上やコストの低減を十分発揮することができる。従って、エピタキシャル層の最終目標の厚さは50μm以上、特に80μm以上に設定することが好ましい。換言すれば、最終的に50μm以上の厚さのエピタキシャル層を有するエピタキシャルウエーハを製造する場合に本発明は特に有効となる。
また、エピタキシャル層を成長させる際の成長速度は特に限定されないが、成長速度が早いほど生産性を向上させることができるので、従来の成長速度の3〜6倍、具体的には2.2μm/分以上、より好ましくは3.0μm/分以上で高速成長させることが好ましい。このような高速成長は、例えばシランソースなどの原料ガスの供給量を増やすことにより実現することができる。
用いるエピタキシャル成長装置も特に限定されず、一般的に、縦型、シリンダー型、枚葉型が広く使われており、本発明ではいずれの装置も用いることができる。
例えば、バッチ式のエピタキシャル成長装置を用いれば、2.2μm/分以上で一度に多数のウエーハ上にエピタキシャル層を成長させることができ、生産性を確実に向上させることができる。一方、枚葉式の装置でも、エピタキシャル成長速度を例えば5.0μm/分以上で成長させることで十分生産性を高めることができる。
用いるエピタキシャル成長装置も特に限定されず、一般的に、縦型、シリンダー型、枚葉型が広く使われており、本発明ではいずれの装置も用いることができる。
例えば、バッチ式のエピタキシャル成長装置を用いれば、2.2μm/分以上で一度に多数のウエーハ上にエピタキシャル層を成長させることができ、生産性を確実に向上させることができる。一方、枚葉式の装置でも、エピタキシャル成長速度を例えば5.0μm/分以上で成長させることで十分生産性を高めることができる。
なお、高速成長によって厚いエピタキシャル層を形成させると、ウエーハとこれを収容したサセプタの間に多結晶シリコンがブリッジ状に繋がって貼りつきを起こすおそれがある。そこで、図7に示したような周辺から中央に向けて底部が徐々に深くなるようにV字型のザグリ6が形成されているサセプタ5を用いることが好ましい。このようなサセプタ5のザグリ6内に基板(シリコンウエーハ)1を配置してエピタキシャル成長を行えば、上記のようなブリッジの発生を効果的に抑制することができる。
また、基板となるシリコンウエーハは、面取り部のテーパ角度が通常の角度である22度よりも緩やかなもの、例えば11度以下テーパー角度の面取り形状を有するものであれば、ウエーハとサセプタとの貼り付きや、裏面への多結晶シリコンの堆積が起り難くなる。また、面取り部の形状を非対称にしたり、前記のようにCVD酸化膜を面取り部の厚さ方向の中心部まで被覆させることにより、あるいはその両方を採用することにより面取り部等に多結晶シリコンが堆積することを抑制することができる。このような通常の形状とは異なる面取り形状を用いた場合でも、次工程で面取りを行うことで、通常の基板の面取り形状とすることができるので支障はない。
ウエーハ上にエピタキシャル層を成長させた後、ウエーハの面取り部を研削し、さらに、研削された面取り部を研磨する(図1(E))。
ウエーハの面取り部の形状はデバイス工程に影響を及ぼす品質要因の一つである。前記のようにサセプタの形状や面取り部の形状等により面取り部等における多結晶シリコンの堆積をある程度抑制することができるが、面取り部に多結晶シリコンが堆積した場合や、面取り部の形状が非対称であるウエーハを用いた場合は、その後のデバイス工程でパーティクルや割れを発生させる可能性が高くなる。
また、厚膜のエピタキシャル層を成長させる場合、前記したように周辺部の成長速度が速くなって盛り上がり(クラウン)が生じ易く、このクラウンがフォトリソグラフィー工程で解像不良の原因となる。デバイス特性を向上させるためパターン加工の微細化が進んでいるパワーMOSにおいては、周辺部の解像度対策が重要である。
ウエーハの面取り部の形状はデバイス工程に影響を及ぼす品質要因の一つである。前記のようにサセプタの形状や面取り部の形状等により面取り部等における多結晶シリコンの堆積をある程度抑制することができるが、面取り部に多結晶シリコンが堆積した場合や、面取り部の形状が非対称であるウエーハを用いた場合は、その後のデバイス工程でパーティクルや割れを発生させる可能性が高くなる。
また、厚膜のエピタキシャル層を成長させる場合、前記したように周辺部の成長速度が速くなって盛り上がり(クラウン)が生じ易く、このクラウンがフォトリソグラフィー工程で解像不良の原因となる。デバイス特性を向上させるためパターン加工の微細化が進んでいるパワーMOSにおいては、周辺部の解像度対策が重要である。
そこで、高速エピタキシャル成長工程の後、図2(C)に示されるように面取り部をテープ研削や固定砥粒による研削により面取り部の形状を整え、さらにこの研削された面取り部を研磨することで、最先端デバイスで用いられるような理想的な面取り部形状に仕上げることができる。すなわち、エピタキシャル層成長後に最先端デバイス用のウエーハと同様の面取り加工を施すことにより、周辺部まで微細加工を安定して行うことができる。
なお、上記のような面取り部の加工は、後述のエピタキシャル層の平面研削後に行ってもよい。すなわち、エピタキシャル層を平面研削した後、面取り部を研削して形状を整え、続いて面取り部を研磨して鏡面仕上げする。あるいは、面取り部の研削後、エピタキシャル層の平面研削を行い、次いで面取り部を研磨してもよい。
また、例えば非対称の面取り形状を有するウエーハを用いてエピタキシャル層を形成した後、面取り部に研削及び研磨を施すことにより、デバイス工程により適した、通常の鏡面ウエーハと同等の面取り形状(例えば22度のテーパ角度)に加工することもできる。
また、例えば非対称の面取り形状を有するウエーハを用いてエピタキシャル層を形成した後、面取り部に研削及び研磨を施すことにより、デバイス工程により適した、通常の鏡面ウエーハと同等の面取り形状(例えば22度のテーパ角度)に加工することもできる。
次いで、エッチングによりウエーハの裏面側の初期の面を露出させる(図1(F))。
例えば、高速成長させたエピタキシャル層を平面研削する前に、裏面側のCVD酸化膜をHF等を用いてエッチングにより除去することで、図2(D)に示されるようにウエーハの初期の裏面を露出させることができる。なお、エピタキシャル成長時にウエーハの裏面側に多結晶シリコンが成長しても、酸化膜をエッチング除去する際、多結晶シリコンも一緒に除去(リフトオフ)することができる。ただし、エッチング液にウエーハを浸漬させるような通常のエッチングでは長時間要するおそれがある場合には、長時間のエッチングを回避するため、スピンエッチャーを用いることができる。例えば、フッ硝酸系エッチング液を用いてスピンエッチャーにより裏面側のみをエッチングすることにより裏面側に堆積した多結晶シリコンを除去する。すなわち、裏面側のSiO2酸化膜をエッチング除去することにより、ウエーハの裏面側の初期の面を短時間で露出させることができる。このように裏面側のSiO2をエッチングにより除去すれば、基板の初期の厚さを維持することができる。
なお、上記のような裏面側の初期の面を露出させるためのエッチングは、ウエーハにエピタキシャル層を成長させた後に行えばよいが、前記した面取り部に対する研削と研磨との間に行ってもよい。
例えば、高速成長させたエピタキシャル層を平面研削する前に、裏面側のCVD酸化膜をHF等を用いてエッチングにより除去することで、図2(D)に示されるようにウエーハの初期の裏面を露出させることができる。なお、エピタキシャル成長時にウエーハの裏面側に多結晶シリコンが成長しても、酸化膜をエッチング除去する際、多結晶シリコンも一緒に除去(リフトオフ)することができる。ただし、エッチング液にウエーハを浸漬させるような通常のエッチングでは長時間要するおそれがある場合には、長時間のエッチングを回避するため、スピンエッチャーを用いることができる。例えば、フッ硝酸系エッチング液を用いてスピンエッチャーにより裏面側のみをエッチングすることにより裏面側に堆積した多結晶シリコンを除去する。すなわち、裏面側のSiO2酸化膜をエッチング除去することにより、ウエーハの裏面側の初期の面を短時間で露出させることができる。このように裏面側のSiO2をエッチングにより除去すれば、基板の初期の厚さを維持することができる。
なお、上記のような裏面側の初期の面を露出させるためのエッチングは、ウエーハにエピタキシャル層を成長させた後に行えばよいが、前記した面取り部に対する研削と研磨との間に行ってもよい。
次に、前記成長させたエピタキシャル層を平面研削することにより平坦化し(図1(G))、さらに、平面研削後のエピタキシャル層を研磨する(図1(H))。
このエピタキシャル層の平面研削と研磨により最終的なエピタキシャル層とエピタキシャルウェーハの厚さを調整することができる。例えば、前記したように基板の初期の厚さを測定して識別できるように管理し、エピタキシャル層を研磨した後の基板全体の厚さが、エピタキシャル用基板の初期の厚さと、エピタキシャル層の最終目標の厚さとを加えた厚さとなるように個々の基板ごとにエピタキシャル層の平面研削及び研磨を行う。
このエピタキシャル層の平面研削と研磨により最終的なエピタキシャル層とエピタキシャルウェーハの厚さを調整することができる。例えば、前記したように基板の初期の厚さを測定して識別できるように管理し、エピタキシャル層を研磨した後の基板全体の厚さが、エピタキシャル用基板の初期の厚さと、エピタキシャル層の最終目標の厚さとを加えた厚さとなるように個々の基板ごとにエピタキシャル層の平面研削及び研磨を行う。
特に、エピタキシャル層の平面研削では平坦化を行うとともに、エピタキシャル層の厚さを大きく調整することができる。また、エッチングにより露出させた初期の裏面を基準面としてエピタキシャル層の平面研削を行えば、平坦度を極めて高くすることができる。例えば、初期の基板に付したレーザーマークのIDナンバーに基づいて個々のウエーハの初期の厚さを識別し、平面研削後の残り厚さを、ウエーハの初期の厚さと、エピタキシャル層の最終目標の厚さと、平面研削後の研磨による取り代とを加えた厚さに設定して平面研削を行う。このように平面研削を行うことにより、エピタキシャル層を高い平坦度に加工することができるとともに、所望の厚さに調整することができる。なお、CVD酸化膜を形成した後、表面研磨を施した場合(図1(C))には、その研磨代も考慮すればよい。
また、個々のエピタキシャル用基板の厚さを最初の段階からIDマーク等により管理することに限定されず、エピタキシャル成長後に基板の厚さとエピタキシャル層の厚さを測定して加工取り代を決定しても良い。また、平面研削後の残り厚ではなく、取り代を設定して平面研削を行ってもよい。
また、個々のエピタキシャル用基板の厚さを最初の段階からIDマーク等により管理することに限定されず、エピタキシャル成長後に基板の厚さとエピタキシャル層の厚さを測定して加工取り代を決定しても良い。また、平面研削後の残り厚ではなく、取り代を設定して平面研削を行ってもよい。
エピタキシャル層を平面研削した後、研磨を行う。この研磨により、平面研削により生じたエピタキシャル層の加工歪みを除去し、エピタキシャル層の表面を鏡面化する。前記のように平面研削後の残り厚さが、ウエーハの初期の厚さと、エピタキシャル層の最終目標の厚さと、平面研削後の研磨による取り代とを加えた厚さに調整されていれば、上記所定の取り代で研磨を行えばよい。
以上のような工程により、図2(E)に示されるような厚くかつ平坦度の高いエピタキシャル層を有するエピタキシャルウェーハを製造することができる。
例えば、従来一般的に使用されている縦型エピタキシャル成長装置を用いてエピタキシャル層を成長させた場合、規格中心厚さに対しバラツキが±5%以下となるエピタキシャル層を成長させることは極めて難しいが、本発明によれば、エピタキシャル層を厚さのバラツキを制御せずに予め厚く形成し、平面研削時に所定の厚さ(エピタキシャル用基板の初期の厚さ+規格中心エピタキシャル層厚さ+研磨代)に設定することにより、ウエーハ全体の厚さを面内のバラツキを含め±2μmに仕上げることが可能である。用いた基板の面内バラツキが±1μm程度あるのでエピタキシャル層の厚さは規格中心に対し±2.5μmに制御することができる。規格中心厚さが50μmより厚ければ、エピタキシャル層の厚さ制御は既存の縦型エピタキシャル成長装置と同等以上となり、狙い厚さが厚くなるほどその制御性は比率的には改善されていく。
例えば、従来一般的に使用されている縦型エピタキシャル成長装置を用いてエピタキシャル層を成長させた場合、規格中心厚さに対しバラツキが±5%以下となるエピタキシャル層を成長させることは極めて難しいが、本発明によれば、エピタキシャル層を厚さのバラツキを制御せずに予め厚く形成し、平面研削時に所定の厚さ(エピタキシャル用基板の初期の厚さ+規格中心エピタキシャル層厚さ+研磨代)に設定することにより、ウエーハ全体の厚さを面内のバラツキを含め±2μmに仕上げることが可能である。用いた基板の面内バラツキが±1μm程度あるのでエピタキシャル層の厚さは規格中心に対し±2.5μmに制御することができる。規格中心厚さが50μmより厚ければ、エピタキシャル層の厚さ制御は既存の縦型エピタキシャル成長装置と同等以上となり、狙い厚さが厚くなるほどその制御性は比率的には改善されていく。
そして具体的には、エピタキシャル層の厚さが50μm以上であり、エピタキシャル層の厚さのバラツキが±4%以下であるエピタキシャルウェーハを製造することもできる。特に、初期の基板として、平坦度を表すTTVが2μm以下であるシリコンウエーハを用いれば、ウエーハ上に形成されたエピタキシャル層の厚さが50μm以上であり、かつ、エピタキシャル層の厚さのバラツキが±4%以下のエピタキシャルウェーハであり、さらにウェーハの面内の厚さのバラツキが±2μm以内であるエピタキシャルウェーハを製造することもできる。
また、本発明では、例えば、従来の3〜6倍の成長速度でエピタキシャル成長を行うことができるので、研削及び研磨による取り代として例えば20μm程度の余分なエピタキシャル成長を行っても、生産性を2〜3倍程度向上させることができる。例えば、最終的に100μmの厚さのエピタキシャル層を形成させる場合、本発明では、エピタキシャル層成長後、面取り部とエピタキシャル層の加工(研削及び研磨)を行うとしても、これらの工程のコストは、従来のように平坦度を高めるために低速でエピタキシャル層を成長させる工程のコストの半分程度で済む。その結果、エピタキシャルウェーハの製造工程全体として大幅なコストの低減が可能となる。
このように本発明により製造された厚いエピタキシャル層を有するエピタキシャルウェーハは、最先端のデバイス製造に使用されるシリコンウエーハと同等に平坦化及び鏡面化されたものとなる。このような厚膜エピタキシャルウエーハは、特に、微細パターンを形成する、中、高耐圧パワーMOS、IGBT等に好適に使用することができ、安定した素子特性と高い歩留まりを得ることができる。
以下、本発明の実施例及び比較例について説明する。
(実施例1)
エピタキシャル用基板として、直径200mm、厚さ規格625μm、P型、抵抗率5〜10mΩcmであり、平坦度の規格としてTTVが2.0μm以下となるシリコンウエーハを約200枚用意した。各ウエーハの裏面側から面取り部にかけてCVDによる酸化膜(SiO2)が形成された。また、各ウエーハはCVD酸化膜の形成前に個々の厚さ(初期厚さ)が測定され、各ウエーハにはレーザーマークによりIDナンバーを付けた。
(実施例1)
エピタキシャル用基板として、直径200mm、厚さ規格625μm、P型、抵抗率5〜10mΩcmであり、平坦度の規格としてTTVが2.0μm以下となるシリコンウエーハを約200枚用意した。各ウエーハの裏面側から面取り部にかけてCVDによる酸化膜(SiO2)が形成された。また、各ウエーハはCVD酸化膜の形成前に個々の厚さ(初期厚さ)が測定され、各ウエーハにはレーザーマークによりIDナンバーを付けた。
エピタキシャル成長には、高周波加熱タイプの縦型エピタキシャル成長装置を用いた。エピタキシャル成長厚さは120μmを狙い厚さとし、ソースガスにはトリクロロシラン、キャリアガスにはH2ガスを用い、成長速度が4μm/分となるようにトリクロロシランの供給速度を調整した。エピタキシャル成長温度(サセプタ温度)は1170℃に設定した。また、狙いのエピ層抵抗率はN型、30Ωcmである。
また、エピタキシャル成長時のブリッジの発生を抑制するため、底部が周辺から中央に向けて0.2mm程度深く傾斜したV型のザグリが形成されたサセプタを用いた。
また、エピタキシャル成長時のブリッジの発生を抑制するため、底部が周辺から中央に向けて0.2mm程度深く傾斜したV型のザグリが形成されたサセプタを用いた。
上記のような条件でシリコンウエーハ上にエピタキシャル層を成長させた後、面取り部に対し、研削(#3000相当)に続いて研磨を行い、面取り部を鏡面状態に仕上げた。
面取り部の加工が終了した後、ウエーハをHF水溶液に浸漬して裏面側のSiO2膜を除去した。その際、エピタキシャル成長中にウエーハ外周部に薄く成長した多結晶シリコンをリフトオフで除去し、次の平面研削工程で平坦度を確保するための基準面として、初期のウエーハの裏面を露出させた。
面取り部の加工が終了した後、ウエーハをHF水溶液に浸漬して裏面側のSiO2膜を除去した。その際、エピタキシャル成長中にウエーハ外周部に薄く成長した多結晶シリコンをリフトオフで除去し、次の平面研削工程で平坦度を確保するための基準面として、初期のウエーハの裏面を露出させた。
次いで、平面研削装置を用い、各ウエーハの初期の厚さごとに仕上げ厚さの設定値を変えて、最終的なエピタキシャルウェーハの厚さ(100μm)に対して研磨代として7μmを加算した厚さまでエピタキシャル層を研削(#3000)した。この平面研削では、上記露出した基板の初期の裏面を基準面として行った。
平面研削後、バッチ式研磨機とシリカ系研磨剤を用い、高い平坦度を維持するように段階的に研磨し、1次から仕上げ研磨までの取り代が7μmとなるように平面研削面を鏡面に仕上げた。
研磨終了後、通常の鏡面ウエーハの製造で使用するアンモニア/過酸化水素水、及び塩酸/過酸化水素水系の洗浄液を用いて洗浄を行い、ほぼ100μmの厚さのエピタキシャル層を有するエピタキシャルウエーハを得た。
平面研削後、バッチ式研磨機とシリカ系研磨剤を用い、高い平坦度を維持するように段階的に研磨し、1次から仕上げ研磨までの取り代が7μmとなるように平面研削面を鏡面に仕上げた。
研磨終了後、通常の鏡面ウエーハの製造で使用するアンモニア/過酸化水素水、及び塩酸/過酸化水素水系の洗浄液を用いて洗浄を行い、ほぼ100μmの厚さのエピタキシャル層を有するエピタキシャルウエーハを得た。
(比較例)
実施例で使用したものと同様のシリコンウエーハに対し、縦型装置を用いてウエーハの表面上にエピタキシャル層を約100μmの厚さに成長させてエピタキシャルウェーハを製造した。
実施例で使用したものと同様のシリコンウエーハに対し、縦型装置を用いてウエーハの表面上にエピタキシャル層を約100μmの厚さに成長させてエピタキシャルウェーハを製造した。
実施例及び比較例でそれぞれ製造したエピタキシャルウェーハのエピタキシャル層の厚さ(エピ厚)のバラツキを測定し、図3に示した。(A)は比較例のデータを、(B)は実施例のデータをそれぞれ示している。
図3(A)に示されるように、比較例でのエピ厚はウエーハ面内で96〜108μmの範囲に及び、ばらつきが大きかった。
一方、図3(B)に示した実施例のエピタキシャルウェーハでは、エピタキシャル層の厚さはほぼ98〜102μmの範囲内にあり、僅かなものを含めてもウエーハ面内で100±4μmの範囲内であり均一性に優れていた。
図3(A)に示されるように、比較例でのエピ厚はウエーハ面内で96〜108μmの範囲に及び、ばらつきが大きかった。
一方、図3(B)に示した実施例のエピタキシャルウェーハでは、エピタキシャル層の厚さはほぼ98〜102μmの範囲内にあり、僅かなものを含めてもウエーハ面内で100±4μmの範囲内であり均一性に優れていた。
次に、実施例及び比較例で作製した各ウエーハの外周部の断面形状を測定し、図4に示した。(A)は比較例のデータを、(B)は実施例のデータをそれぞれ示している。
比較例のエピタキシャルウエーハの最外周部にはクラウンと呼ばれる盛り上がりが見られた。このような大きな盛り上がりが存在すると、デバイス製作時、ステッパでの微細加工ができなくなるという問題がある。
一方、実施例のウエーハにはクラウンは見られず、ウエーハ最外周部まで微細加工が可能であることがわかった。
比較例のエピタキシャルウエーハの最外周部にはクラウンと呼ばれる盛り上がりが見られた。このような大きな盛り上がりが存在すると、デバイス製作時、ステッパでの微細加工ができなくなるという問題がある。
一方、実施例のウエーハにはクラウンは見られず、ウエーハ最外周部まで微細加工が可能であることがわかった。
さらに、図5は、実施例及び比較例で作製した各エピタキシャルウエーハのパーテイクルレベル(パーティクル粒径>0.2μm)を示したものである。
図5(A)に示した比較例では、デバイス歩留まりに大きく影響を及ぼすと思われる粒径5μm以上の大きなパーテイクルが多く存在していた。これに対し、図5(B)に示した実施例ではパーテイクルの数が少ない上、粒径5μm以上の大きな粒径のパーテイクルは殆ど存在しない。このようなパーティクルの有無は、特に、高耐圧パワーMOSのような微細加工を伴うデバイスにとっては歩留まりの向上をもたらす品質項目であり、実施例のエピタキシャルウェーハがこのようなデバイス作製に極めて有用であることがわかる。
図5(A)に示した比較例では、デバイス歩留まりに大きく影響を及ぼすと思われる粒径5μm以上の大きなパーテイクルが多く存在していた。これに対し、図5(B)に示した実施例ではパーテイクルの数が少ない上、粒径5μm以上の大きな粒径のパーテイクルは殆ど存在しない。このようなパーティクルの有無は、特に、高耐圧パワーMOSのような微細加工を伴うデバイスにとっては歩留まりの向上をもたらす品質項目であり、実施例のエピタキシャルウェーハがこのようなデバイス作製に極めて有用であることがわかる。
なお、本発明は、上記実施形態に限定されるものではない。上記実施形態は単なる例示であり、本発明の特許請求の範囲に記載された技術的思想と実質的に同一な構成を有し、同様な作用効果を奏するものは、いかなるものであっても本発明の技術的範囲に包含される。
例えば、本発明によりエピタキシャルウェーハを製造する場合、図1の工程に限定されず、工程順の入れ替えが可能であり、例えば、エピタキシャル層成長後、面取り部の研削とエピタキシャル層の平面研削を行い、さらに、面取り部とエピタキシャル層の研磨を行うこともできる。また、工程の追加も可能であり、例えば研磨後、研削後等に適宜洗浄を行ってもよいことは言うまでも無い。
また、エピタキシャル用基板はシリコンウエーハに限定されず、エピタキシャルウェーハの基板として使用する基板であれば、特に限定されない。また、シリコンウエーハを用いるにしてもCWに限定されず、裏面側も研磨されたPW(ポリッシュドウエーハ)も当然用いることができる。
また、エピタキシャル用基板はシリコンウエーハに限定されず、エピタキシャルウェーハの基板として使用する基板であれば、特に限定されない。また、シリコンウエーハを用いるにしてもCWに限定されず、裏面側も研磨されたPW(ポリッシュドウエーハ)も当然用いることができる。
1…シリコンウエーハ(エピタキシャル用基板)、 2…CVD酸化膜、 3…エピタキシャル層、 4…エピタキシャルウエーハ、 5…サセプタ、 6…ザグリ。
Claims (20)
- エピタキシャルウエーハを製造する方法において、少なくとも、初期の厚さを有するエピタキシャル用基板の表面上に、最終目標のエピタキシャル層の厚さよりも厚いエピタキシャル層を成長させる工程と、前記成長させたエピタキシャル層を平面研削することにより平坦化する工程と、前記平面研削後のエピタキシャル層を研磨する工程とを含むことを特徴とするエピタキシャルウエーハの製造方法。
- 前記エピタキシャル層を研磨した後の基板全体の厚さが、前記エピタキシャル用基板の初期の厚さと、前記エピタキシャル層の最終目標の厚さとを加えた厚さとなるように、前記エピタキシャル層の平面研削及び研磨を行うことを特徴とする請求項1に記載のエピタキシャルウエーハの製造方法。
- 前記エピタキシャル用基板の初期の厚さを個々に識別するためのレーザーマークを基板に付すことを特徴とする請求項1又は請求項2項に記載のエピタキシャルウエーハの製造方法。
- 前記エピタキシャル層を平面研削した後の基板全体の厚さを、前記エピタキシャル用基板の初期の厚さと、前記エピタキシャル層の最終目標の厚さと、前記平面研削後の研磨による取り代とを加えた厚さに設定して前記エピタキシャル層の平面研削を行うことを特徴とする請求項1ないし請求項3のいずれか1項に記載のエピタキシャルウエーハの製造方法。
- 前記エピタキシャル用基板として、平坦度を表すTTVが2μm以下のものを用いることを特徴とする請求項1ないし請求項4のいずれか1項に記載のエピタキシャルウエーハの製造方法。
- 前記エピタキシャル用基板にエピタキシャル層を成長させる前に、該基板の少なくとも裏面側から面取り部の厚さ方向の中心部にかけてCVD酸化膜を形成させる工程をさらに含むことを特徴とする請求項1ないし請求項5のいずれか1項に記載のエピタキシャルウエーハの製造方法。
- 前記CVD酸化膜を形成した後、前記エピタキシャル用基板の前記エピタキシャル層を成長させる側の表面を研磨することを特徴とする請求項6に記載のエピタキシャルウエーハの製造方法。
- 前記エピタキシャル用基板にエピタキシャル層を成長させた後、該基板の面取り部を研削する工程と、該研削された面取り部を研磨する工程とをさらに含むことを特徴とする請求項1ないし請求項7のいずれか1項に記載のエピタキシャルウエーハの製造方法。
- 前記エピタキシャル層の最終目標の厚さを50μm以上に設定することを特徴とする請求項1ないし請求項8のいずれか1項に記載のエピタキシャルウエーハの製造方法。
- 前記エピタキシャル層を成長させる工程において、該エピタキシャル層を前記最終目標の厚さよりも少なくとも10μm以上厚く成長させることを特徴とする請求項1ないし請求項9のいずれか1項に記載のエピタキシャルウエーハの製造方法。
- 前記エピタキシャル層を、2.2μm/分以上の成長速度で成長させることを特徴とする請求項1ないし請求項10のいずれか1項に記載のエピタキシャルウエーハの製造方法。
- 前記エピタキシャル層を、バッチ式のエピタキシャル成長装置を用いて成長させることを特徴とする請求項1ないし請求項11のいずれか1項に記載のエピタキシャルウエーハの製造方法。
- 前記エピタキシャル層の成長を、前記エピタキシャル用基板を、周辺から中央に向けて底部が徐々に深くなるように形成されているサセプタのザグリ内に配置して行うことを特徴とする請求項1ないし請求項12のいずれか1項に記載のエピタキシャルウエーハの製造方法。
- 前記エピタキシャル用基板にエピタキシャル層を成長させた後、エッチングにより該基板の裏面側の初期の面を露出させ、その後、前記エピタキシャル層の平面研削を行うことを特徴とする請求項1ないし請求項13のいずれか1項に記載のエピタキシャルウエーハの製造方法。
- 前記エッチングを、スピンエッチャーを用いて行うことを特徴とする請求項14に記載のエピタキシャルウエーハの製造方法。
- 前記エピタキシャル用基板として、シリコン基板を用いることを特徴とする請求項1ないし請求項15のいずれか1項に記載のエピタキシャルウエーハの製造方法。
- 前記エピタキシャル用基板として、面取り部のテーパ角度が22度よりも緩やかなものを用いることを特徴とする請求項1ないし請求項16のいずれか1項に記載のエピタキシャルウエーハの製造方法。
- 前記請求項1ないし請求項17のいずれか1項の方法により製造されたエピタキシャルウェーハであって、該エピタキシャルウェーハのエピタキシャル層の厚さが50μm以上であり、該エピタキシャル層の厚さのバラツキが±4%以下であることを特徴とするエピタキシャルウェーハ。
- 基板上にエピタキシャル層が形成されたエピタキシャルウェーハであって、前記基板の平坦度を表すTTVが2μm以下であり、該基板上に形成されたエピタキシャル層の厚さが50μm以上であり、かつ、該エピタキシャル層の厚さのバラツキが±4%以下であることを特徴とするエピタキシャルウェーハ。
- 前記エピタキシャルウェーハの面内の厚さのバラツキが±2μm以内であることを特徴とする請求項19に記載のエピタキシャルウェーハ。
Priority Applications (5)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2004381493A JP2006190703A (ja) | 2004-12-28 | 2004-12-28 | エピタキシャルウェーハの製造方法及びエピタキシャルウェーハ |
CNB2005800452099A CN100541727C (zh) | 2004-12-28 | 2005-11-30 | 外延晶片的制造方法 |
KR1020077014540A KR20070094904A (ko) | 2004-12-28 | 2005-11-30 | 에피텍셜 웨이퍼의 제조방법 및 에피텍셜 웨이퍼 |
PCT/JP2005/021948 WO2006070556A1 (ja) | 2004-12-28 | 2005-11-30 | エピタキシャルウェーハの製造方法及びエピタキシャルウェーハ |
TW094142833A TW200625413A (en) | 2004-12-28 | 2005-12-05 | Epitaxial wafer and method for manufacturing epitaxial wafer |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2004381493A JP2006190703A (ja) | 2004-12-28 | 2004-12-28 | エピタキシャルウェーハの製造方法及びエピタキシャルウェーハ |
Publications (1)
Publication Number | Publication Date |
---|---|
JP2006190703A true JP2006190703A (ja) | 2006-07-20 |
Family
ID=36614681
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2004381493A Pending JP2006190703A (ja) | 2004-12-28 | 2004-12-28 | エピタキシャルウェーハの製造方法及びエピタキシャルウェーハ |
Country Status (5)
Country | Link |
---|---|
JP (1) | JP2006190703A (ja) |
KR (1) | KR20070094904A (ja) |
CN (1) | CN100541727C (ja) |
TW (1) | TW200625413A (ja) |
WO (1) | WO2006070556A1 (ja) |
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- 2005-11-30 CN CNB2005800452099A patent/CN100541727C/zh not_active Expired - Fee Related
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Publication number | Publication date |
---|---|
CN101091237A (zh) | 2007-12-19 |
KR20070094904A (ko) | 2007-09-27 |
WO2006070556A1 (ja) | 2006-07-06 |
TW200625413A (en) | 2006-07-16 |
CN100541727C (zh) | 2009-09-16 |
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Legal Events
Date | Code | Title | Description |
---|---|---|---|
A621 | Written request for application examination |
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|
A131 | Notification of reasons for refusal |
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|
A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20100706 |
|
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