WO2019142700A1 - 貼り合わせウェーハの製造方法、貼り合わせウェーハ - Google Patents

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和明 小佐々
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    • H01L29/0649—Dielectric regions, e.g. SiO2 regions, air gaps

Definitions

  • the present invention relates to a method of manufacturing a bonded wafer, and a bonded wafer.
  • the bonded SOI wafer is manufactured by bonding an active layer wafer and a supporting substrate wafer having a polycrystalline silicon layer through an oxide film which is an insulating film.
  • voids or the like may occur on the bonded surface due to the surface properties and the like of the polycrystalline silicon layer. Therefore, polishing of the polycrystalline silicon layer is performed in order to suppress the generation of voids on the bonded surface (see, for example, Patent Document 1).
  • the polycrystalline silicon layer after polishing has a small variation in thickness, a small number of microdefects, and a high flatness of the supporting substrate wafer.
  • a method of manufacturing a bonded wafer which can obtain a wafer for a supporting substrate having a polycrystalline silicon layer having a small variation in thickness, a small number of micro defects and a high flatness
  • An object of the present invention is to provide a bonded wafer made of a supporting substrate wafer having a polycrystalline silicon layer having small variations, small micro defects and high flatness.
  • the method for producing a bonded wafer according to the present invention is a method for producing a bonded wafer by bonding a supporting substrate wafer and an active layer wafer via an insulating film.
  • a polycrystalline silicon deposition step of depositing a polycrystalline silicon layer on the bonding surface side of the supporting substrate wafer;
  • a polycrystalline silicon layer polishing step of polishing the surface of the polycrystalline silicon layer using a polishing cloth;
  • the surface hardness of the polishing cloth (ASKER C) is measured with an ASKER C hardness tester.
  • the polishing pad is preferably a suede pad composed of a base and a nap layer.
  • the thickness of the substrate is preferably 0.15 to 0.20 mm.
  • the bonded wafer of the present invention has a polycrystalline silicon wafer layer deposited on a wafer for support substrate,
  • the polycrystalline silicon wafer layer has a thickness variation ⁇ t of 5% or less
  • the wafer for support substrate after polishing the polycrystalline silicon wafer layer is characterized in that GBIR is 0.2 ⁇ m or less and SFQR is 0.06 ⁇ m or less.
  • the thickness variation ( ⁇ t) can be determined by measuring the infrared spectroscopy (FT-IR) of the polycrystalline silicon layer after polishing, and assuming that the radius of the polycrystalline silicon layer is R, the polycrystalline silicon layer Center position (one place) excluding the outer peripheral part 3 mm in the radial direction, and four positions at a distance of R / 2 from the radial center position (the position is shifted by 90 ° from the center position) And four positions at a distance of 3 mm inward in the radial direction from the outer peripheral portion (each at a radial center position and at four positions at a distance of R / 2 from the radial center position, respectively).
  • the thickness at a total of nine positions (located on the extension line) was measured and calculated according to the following equation.
  • ⁇ t ⁇ (maximum thickness ⁇ minimum thickness) / (maximum thickness + minimum thickness) ⁇ * 100 (%)
  • GBIR Global Backside Ideal focal plane Range
  • SFQR Site Front least Quasis Range
  • a wafer for a support substrate having a polycrystalline silicon layer having a small variation in thickness, a small number of micro defects, and a high flatness It is possible to provide a bonded wafer having a supporting substrate wafer having a polycrystalline silicon layer with small variation, small micro defects, and high flatness.
  • DELTA dispersion
  • FIG. 1 is a flowchart of a method of manufacturing a bonded wafer according to an embodiment of the present invention.
  • FIG. 2 is process sectional drawing which shows the manufacturing method of the bonded wafer concerning one Embodiment of this invention.
  • an active layer wafer 1 is prepared (step S101), and a support substrate wafer 2 is prepared (step S102).
  • the active layer wafer 1 and the support substrate wafer 2 are not particularly limited, but in the present embodiment, both are silicon single crystal wafers. In particular, it is preferable to use a wafer having a resistivity of 100 ⁇ ⁇ cm or more for the active layer wafer 1.
  • polishing can be performed by a usual method, for example, can be performed at three stages of primary polishing, secondary polishing, and finish polishing, and can be performed under usual polishing conditions, respectively.
  • the diameter of the wafer 2 for support substrates is 300 mm or more, double-sided grinding and single-sided grinding can be performed.
  • the polycrystalline silicon layer 3 is deposited on the supporting substrate wafer 2 (polycrystalline silicon layer depositing step) (step S104).
  • the polycrystalline silicon layer 3 can be deposited, for example, by the CVD method.
  • the thickness of the polycrystalline silicon layer is preferably 2 to 4 ⁇ m.
  • the surface of the polycrystalline silicon layer 3 of the supporting substrate wafer 2 is polished using a predetermined polishing cloth (polycrystalline silicon layer polishing Step) (step S105).
  • the predetermined amount of the polishing pad is 50 to 90 ⁇ m and the surface hardness (ASCER C) of the polishing pad is 50 to 60.
  • the definition of "the amount of sinking” and “surface hardness (ASCERC)" is as above-mentioned.
  • the polishing cloth is a suede pad comprising a substrate and a nap layer, and the nap layer comprises two layers.
  • the nap layer may be one or three or more layers.
  • the substrate can be made of, for example, PET.
  • the thickness of the substrate is preferably 0.15 to 0.20 mm.
  • the thickness of the nap layer (the total thickness in the case of a plurality of layers) is preferably about 0.5 to 0.9 mm, and more preferably about 0.5 to 0.7 mm.
  • the thickness of the surface layer is preferably about 0.3 mm to 0.5 mm
  • the thickness of the second layer (layer between the surface layer and the base material) is 0 It is preferable to set it to about 15 to 0.20 mm. It is because it is suitable to set it as the above-mentioned amount of sinking and surface hardness.
  • any known polishing agent such as colloidal silica can be used as the polishing agent, and as the polishing conditions, the polishing pressure is 2500 to 3000 N / cm 2 and the polishing pad
  • the rotational speed is 30 to 50 rpm
  • the rotational speed of the work is 30 to 50 rpm
  • the polishing allowance is 400 nm or more.
  • a cleaning process for removing particles can be performed after the polycrystalline silicon layer polishing process (step S105).
  • the insulating film 4 is formed on the bonding surface of the active layer wafer 1 (step S106).
  • the insulating film 4 can be an oxide film.
  • the oxide film can be formed, for example, by oxide film growth by thermal oxidation treatment.
  • hydrogen ions or rare gas ions may be implanted from above the oxide film 4 by an ion implanter to form an ion implantation layer 5 for peeling (see FIG. 2).
  • the ion implantation acceleration voltage or the like can be adjusted so that the target thickness of the SOI silicon layer can be obtained.
  • the polishing surface of the polycrystalline silicon layer 3 of the supporting substrate wafer 2 and the wafer for the active layer are interposed via the insulating film 4 (in this example, the oxide film). 1 is pasted together (Step S107).
  • the bonded support substrate wafer is thinned to form an SOI layer (step S108).
  • the heat treatment peeling heat treatment
  • the generated micro bubble layer is peeled off to form the insulating film 4 and the SOI on the active layer wafer 1.
  • a bonded wafer 6 having a layer formed is produced.
  • step S101, step S106 the steps (step S101, step S106) and the support related to the active layer wafer 1 Since the processes (step S102, step S103, step S104, and step S105) related to the substrate wafer 2 can be performed independently, in the present invention, the processes related to the active layer wafer 1 (step S101 and step S106) and support
  • the process order of the processes (steps S102, S103, S104, and S105) for the substrate wafer 2 may be either first or simultaneously in parallel.
  • FIG. 3 is a view showing the relationship between the amount of depression of the polishing pad and the variation ⁇ t in thickness of the polycrystalline silicon layer (the polishing pressure is 2700 N / cm 2 ).
  • FIG. 4 is a view showing the relationship between the surface hardness (ASKER C) of the polishing pad and the number of DIC defects (the number of minute defects per wafer).
  • DIC Different Interference Contrast refers to a defect detected in the Bright-Field-Channel of SP2 manufactured by KLA Tencor, and has a step defect with a width on the order of several tens of ⁇ m and a width on the order of tens of ⁇ m to mm. It has a feature to detect.
  • the variation ⁇ t in thickness of the polycrystalline silicon layer can be reduced by using a polishing cloth having a small amount of sink (in particular, 90 or less). It is considered that this is because the stress distribution in the polishing surface is made uniform to enable smoother polishing. The same applies to the flatness.
  • step S105 in the step of polishing the surface of the polycrystalline silicon layer 3 of the wafer 2 for support substrate using a predetermined polishing cloth (step S105), polishing is performed as a predetermined polishing cloth.
  • the amount of sinking of the cloth is 50 to 90 ⁇ m, and the surface hardness (ASCER C) of the polishing cloth is 50 to 60.
  • the polishing pad is preferably a suede pad composed of a substrate and a nap layer. It is because it is suitable to set it as the above-mentioned amount of sinkings and surface hardness (ASKER C).
  • the thickness of the substrate of the polishing cloth is preferably 0.15 to 0.20 mm. It is because it is suitable to set it as the above-mentioned amount of sinkings and surface hardness (ASKER C).
  • the material of the base is preferably PET.
  • the bonded wafer obtained by the method for manufacturing a bonded wafer according to the present embodiment described above has a polycrystalline silicon wafer layer, and the polycrystalline silicon wafer layer has a thickness as shown in the examples described later.
  • the variation ⁇ t is 5% or less, and the GBIR is 0.2 ⁇ m or less and the SFQR is 0.06 ⁇ m or less after the polycrystalline silicon wafer layer is polished.
  • the insulating film 4 is formed only on the active layer wafer 1 side, but the insulating film 4 may be formed only on the supporting substrate wafer 2 or the active layer wafer 1 and supporting substrate You may form in both for the wafers 2 for.
  • the present invention can be applied to various bonded wafer manufacturing methods in which the polished surface of the polycrystalline silicon layer is used as the bonded surface. In particular, it can be suitably used for producing a trap-rich type bonded SOI wafer. Examples of the present invention will be described below, but the present invention is not limited to the following examples.
  • the polishing consisted of pre-stage polishing and finish polishing, and the pre-stage polishing conditions were divided into invention examples and comparative examples.
  • a suede pad (two nap layers and a base rigid plastic plate) was used as a polishing cloth.
  • the thickness of the suede pad is 0.87 mm (the thickness of the nap layer adjacent to the substrate is 0.30 mm, the thickness of the nap layer on the surface side is 0.40 mm, the thickness of the substrate hard plastic plate is 0. 0). 17 mm), the amount of sinking was 83.85 ⁇ m, and the surface hardness (ASKER C) was 59.5.
  • the polishing conditions were such that the rotation speed of the pad and the work was 32 rpm, and the processing pressure was 2700 N / cm 2 .
  • Colloidal silica was used as an abrasive.
  • the polishing allowance was 400 nm or more.
  • ⁇ Thickness variation ⁇ t> When the infrared spectroscopy (FT-IR) measurement is performed on the polycrystalline silicon layer after polishing and the radius of the polycrystalline silicon layer is R, the outer peripheral portion 3 mm in the radial direction of the polycrystalline silicon layer is excluded , Radial center position (one place), four positions at a distance of R / 2 from the radial center position (located offset by 90 ° from the center position), and radially inward from the outer peripheral portion Total of nine positions, each at a distance of 3 mm (on the extension of the radial center position and each of the four positions at a distance of R / 2 from the radial center position) The thickness was measured and calculated according to the following equation.
  • FT-IR infrared spectroscopy
  • ⁇ t ⁇ (maximum thickness ⁇ minimum thickness) / (maximum thickness + minimum thickness) ⁇ * 100 (%)
  • ⁇ Number of minute defects The surface of the polycrystalline silicon layer after polishing was measured in DIC mode (measurement mode by DIC method) using a wafer surface inspection apparatus (Surfscan SP2; manufactured by KLA-Tencor). ⁇ Flatness> After polishing of the polycrystalline silicon layer, GBIR and SFQR of the supporting substrate wafer were measured using Waffersight 2 manufactured by KLA.
  • FIG. 5 is a view showing the measurement results of the thickness variation ⁇ t in the example.
  • FIG. 6 is a diagram showing the measurement results of DIC in the example.
  • FIG. 7 is a diagram showing the measurement results of GBIR in the example.
  • FIG. 8 is a diagram showing the measurement results of SFQR in the example.
  • ⁇ t is 5% or less
  • GBIR is 0.2 ⁇ m or less
  • SFQR is 0.06 ⁇ m or less.
  • Wafer for active layer 2 Wafer for support substrate 3: Polycrystalline silicon layer 4: Insulating film 5: Ion implanted layer 6: Bonded wafer

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Abstract

本発明の貼り合わせウェーハの製造方法は、研磨布の沈み込み量は、５０～９０μｍであり、且つ、前記研磨布の表面硬度（ＡＳＫＥＲ　Ｃ）は、５０～６０である。本発明の貼り合わせウェーハは、多結晶シリコンウェーハ層は、厚さのばらつきΔｔが５％以下であり、前記多結晶シリコンウェーハ層を研磨した後の、支持基板用ウェーハは、ＧＢＩＲが０．２μｍ以下、ＳＦＱＲが０．０６μｍ以下である。

Description

貼り合わせウェーハの製造方法、貼り合わせウェーハ
　本発明は、貼り合わせウェーハの製造方法、及び貼り合わせウェーハに関するものである。
　従来、埋め込み酸化膜の直下に、キャリアのトラップ層として多結晶シリコン層を設けてなる貼り合わせウェーハが提案されている（いわゆる、ｔｒａｐ－ｒｉｃｈ型の貼り合わせＳＯＩウェーハ）。
　上記の貼り合わせＳＯＩウェーハは、絶縁膜である酸化膜を介して、活性層用ウェーハと多結晶シリコン層を有する支持基板用ウェーハとを貼り合わせて作製する。このような貼り合わせウェーハでは、多結晶シリコン層の表面性状等に起因して、貼り合わせ面でのボイド等が発生する場合がある。そこで、貼り合わせ面でのボイドの発生を抑制するために、多結晶シリコン層の研磨が行われている（例えば、特許文献１参照）。
特開２０１６－１３６５９１号公報
　上記のような多結晶シリコン層の研磨においては、研磨後の多結晶シリコン層が、厚さのばらつきが小さく、微小欠陥が少なく、また、支持基板用ウェーハの平坦性が高いことが望まれる。
　そこで、本発明は、厚さのばらつきが小さく、微小欠陥が少なく、平坦性が高い多結晶シリコン層を有する支持基板用ウェーハを得ることのできる、貼り合わせウェーハの製造方法、及び、厚さのばらつきが小さく、微小欠陥が少なく、平坦性が高い多結晶シリコン層を有する支持基板用ウェーハからなる貼り合わせウェーハを提供することを目的とする。
課題を解決する手段
　本発明の要旨構成は、以下の通りである。
　本発明の貼り合わせウェーハの製造方法は、支持基板用ウェーハと、活性層用ウェーハとを、絶縁膜を介して貼り合わせて、貼り合わせウェーハを製造する方法であって、
　前記支持基板用ウェーハの貼り合わせ面側に、多結晶シリコン層を堆積する、多結晶シリコン堆積工程と、
　研磨布を用いて前記多結晶シリコン層の表面を研磨する、多結晶シリコン層研磨工程と、
　前記支持基板用ウェーハ及び前記活性層用ウェーハの少なくともいずれかの貼り合わせ面に、前記絶縁膜を形成する、絶縁膜形成工程と、
　前記絶縁膜を介して、前記支持基板用ウェーハの前記多結晶シリコン層の研磨面と、前記活性層用ウェーハとを、貼り合わせる、貼り合わせ工程と、を含み、
　前記研磨布の沈み込み量を、
沈み込み量（μｍ）＝研磨布の厚さ（μｍ）×圧縮率（％／（Ｎ／ｃｍ２））×荷重（Ｎ／ｃｍ２）で定義するとき、
　前記研磨布の沈み込み量は、５０～９０μｍであり、且つ、前記研磨布の表面硬度（ＡＳＫＥＲ　Ｃ）は、５０～６０であることを特徴とする。
　ここで、「研磨布の表面硬度（ＡＳＫＥＲ　Ｃ）」は、ＡＳＫＥＲ　Ｃ硬度計で計測するものである。
　本発明の貼り合わせウェーハの製造方法では、前記研磨布は、基材とナップ層とからなるスエードパッドであることが好ましい。
　上記の場合、前記基材の厚さは、０．１５～０．２０ｍｍであることが好ましい。
　本発明の貼り合わせウェーハは、支持基板用ウェーハ上に堆積された多結晶シリコンウェーハ層を有し、
　前記多結晶シリコンウェーハ層は、厚さのばらつきΔｔが５％以下であり、
　前記多結晶シリコンウェーハ層を研磨した後の、前記支持基板用ウェーハは、ＧＢＩＲが０．２μｍ以下、ＳＦＱＲが０．０６μｍ以下であることを特徴とする。
　ここで、厚さのばらつき（Δｔ）は、研磨後の多結晶シリコン層について、赤外線分光装置（ＦＴ－ＩＲ）測定を行い、多結晶シリコン層の半径をＲとしたときに、多結晶シリコン層の径方向の外周部３ｍｍを除外したときの、径方向中心位置（１箇所）、径方向中心位置からＲ／２の距離にある４つの位置（中心位置からは９０°ずつ、ずらして位置している）、及び、外周部から径方向内側に３ｍｍの距離にある４つの位置（それぞれ、径方向中心位置と、上記径方向中心位置からＲ／２の距離にある４つの位置のそれぞれとの延長線上に位置する）の、合計９つの位置の厚さを測定して、以下の式により算出したものである。
Δｔ＝｛（最大厚さ－最小厚さ）／（最大厚さ＋最小厚さ）｝＊１００（％）
　また、上記「ＧＢＩＲ」（ＧｒｏｂａｌＢａｃｋｓｉｄｅ Ｉｄｅａｌ ｆｏｃａｌｐｌａｎｅ Ｒａｎｇｅ）、上記「ＳＦＱＲ」（Ｓｉｔｅ  Ｆｒｏｎｔ  ｌｅａｓｔ  ｓＱｕａｒｅｓ  Ｒａｎｇｅ）は、それぞれ、ＫＬＡ－Ｔｅｎｃｏｒ社製：ＷａｆｅｒＳｉｇｈｔ２を用いて測定されるものである。
　本発明によれば、厚さのばらつきが小さく、微小欠陥が少なく、平坦性が高い多結晶シリコン層を有する支持基板用ウェーハを得ることのできる、貼り合わせウェーハの製造方法、及び、厚さのばらつきが小さく、微小欠陥が少なく、平坦性が高い多結晶シリコン層を有する支持基板用ウェーハを有する、貼り合わせウェーハを提供することができる。
本発明の一実施形態にかかる貼り合わせウェーハの製造方法のフロー図である。 本発明の一実施形態にかかる貼り合わせウェーハの製造方法を示す工程断面図である。 研磨布の沈み込み量と多結晶シリコン層の厚さのばらつきΔｔとの関係を示す図である。 研磨布の表面硬度（ＡＳＫＥＲ　Ｃ）とＤＩＣとの関係を示す図である。 実施例の厚さばらつきΔｔの測定結果を示す図である。 実施例のＤＩＣ個数を示す図である。 実施例のＧＢＩＲの測定結果を示す図である。 実施例のＳＦＱＲの測定結果を示す図である。
　以下、本発明の実施形態について、図面を参照して詳細に例示説明する。
＜貼り合わせウェーハの製造方法＞
　図１は、本発明の一実施形態にかかる貼り合わせウェーハの製造方法のフロー図である。図２は、本発明の一実施形態にかかる貼り合わせウェーハの製造方法を示す工程断面図である。図１、図２に示すように、本実施形態においては、まず、活性層用ウェーハ１を準備し（ステップＳ１０１）、支持基板用ウェーハ２を準備する（ステップＳ１０２）。活性層用ウェーハ１及び支持基板用ウェーハ２は、特に限定されないが、本実施形態では、いずれもシリコン単結晶ウェーハである。特に、活性層用ウェーハ１は、抵抗率が１００Ω・ｃｍ以上のものを用いることが好ましい。
　図１、図２に示すように、本実施形態では、支持基板用ウェーハ２の片面に研磨を行う（ステップＳ１０３）。研磨は、通常の方法で行うことができ、例えば、１次研磨、２次研磨、仕上げ研磨の３ステージで行い、それぞれ通常の研磨条件で行うことができる。なお、支持基板用ウェーハ２の径が３００ｍｍ以上の場合は、両面研磨及び片面研磨を行うことができる。
　次いで、図１、図２に示すように、支持基板用ウェーハ２に多結晶シリコン層３を堆積する（多結晶シリコン層堆積工程）（ステップＳ１０４）。多結晶シリコン層３は、例えば、ＣＶＤ法により堆積することができる。多結晶シリコン層の厚さは、２～４μｍとすることが好ましい。
　次いで、本実施形態では、図１、図２に示すように、支持基板用ウェーハ２の多結晶シリコン層３の表面に対して、所定の研磨布を用いて研磨を行う（多結晶シリコン層研磨工程）（ステップＳ１０５）。ここで、本実施形態において、所定の研磨布は、研磨布の沈み込み量が、５０～９０μｍであり、且つ、研磨布の表面硬度（ＡＳＣＥＲ　Ｃ）は、５０～６０である。なお、「沈み込み量」及び「表面硬度（ＡＳＣＥＲ　Ｃ）」の定義は、上述の通りである。
　本実施形態では、研磨布は、基材とナップ層とからなるスエードパッドであり、ナップ層は２層からなる。ナップ層は、１層又は３層以上とすることもできる。基材は、例えば、ＰＥＴからなるものとすることができる。基材の厚さは、０．１５～０．２０ｍｍとすることが好ましい。ナップ層の厚さ（複数層の場合は、合計の厚さ）は、０．５～０．９ｍｍ程度とすることが好ましく、０．５～０．７ｍｍ程度とすることがより好ましい。特に、ナップ層を２層とする場合は、表層の厚さを０．３ｍｍ～０．５ｍｍ程度とすることが好ましく、２層目（表層と基材との間の層）の厚さを０．１５～０．２０ｍｍ程度とすることが好ましい。上記の沈み込み量及び表面硬度とするのに、好適だからでる。
　多結晶シリコン層研磨工程（ステップＳ１０５）において、研磨剤は、コロイダルシリカ等の任意の既知のものを用いることができ、研磨条件としては、研磨圧は、２５００～３０００Ｎ／ｃｍ２、研磨パッドの回転数３０～５０ｒｐｍ、ワークの回転数３０～５０ｒｐｍ、研磨取代を４００ｎｍ以上とすることが好ましい。
　なお、図１、図２には示していないが、多結晶シリコン層研磨工程（ステップＳ１０５）後に、パーティクル除去のための洗浄工程を行うことができる。
　次いで、本実施形態では、図１、図２に示すように、活性層用ウェーハ１の貼り合わせ面に絶縁膜４を形成する（ステップＳ１０６）。例えば、絶縁膜４は、酸化膜とすることができる。酸化膜は、例えば熱酸化処理による酸化膜成長で形成することができる。なお、酸化膜４の上からイオン注入機により、水素イオン又は希ガスイオンを注入して、剥離のためのイオン注入層５を形成することもできる（図２参照）。その場合、目標とするＳＯＩシリコン層の厚さを得ることができるように、イオン注入加速電圧等を調整することができる。
　次いで、本実施形態では、図１、図２に示すように、絶縁膜４（この例では酸化膜）を介して、支持基板用ウェーハ２の多結晶シリコン層３の研磨面と活性層用ウェーハ１とを、貼り合わせる（ステップＳ１０７）。
　次いで、貼り合わされた支持基板用ウェーハを薄膜化して、ＳＯＩ層を形成する（ステップＳ１０８）。例えば、イオン注入層５に微小気泡層を発生させる熱処理（剥離熱処理）を貼り合わせたウェーハに施し、発生した微小気泡層にて剥離して、活性層用ウェーハ１上に、絶縁膜４とＳＯＩ層が形成された貼り合わせウェーハ６を作製する。
　なお、図２に示されるように、活性層用ウェーハ１と支持基板用ウェーハ２との貼り合わせ工程（ステップＳ１０７）前においては、活性層用ウェーハ１に関する工程（ステップＳ１０１、ステップＳ１０６）及び支持基板用ウェーハ２に関する工程（ステップＳ１０２、ステップＳ１０３、ステップＳ１０４、ステップＳ１０５）は、独立に行うことができるため、本発明では、活性層用ウェーハ１に関する工程（ステップＳ１０１、ステップＳ１０６）と、支持基板用ウェーハ２に関する工程（ステップＳ１０２、ステップＳ１０３、ステップＳ１０４、ステップＳ１０５）との工程順序は、どちらが先でも良いし、同時並行的に行っても良い。
　以下、本実施形態の貼り合わせウェーハの製造方法の作用効果について説明する。図３は、研磨布の沈み込み量と多結晶シリコン層の厚さのばらつきΔｔとの関係を示す図である（研磨圧は２７００Ｎ／ｃｍ２）。図４は、研磨布の表面硬度（ＡＳＫＥＲ　Ｃ）とＤＩＣ欠陥数（ウェーハ当たりの微小欠陥数）との関係を示す図である。
　ここで、ＤＩＣ（Ｄｉｆｆｅｒｅｎｔｉａｌ　Ｉｎｔｅｒｆｅｒｅｎｃｅ　Ｃｏｎｔｒａｓｔ）とは、ＫＬＡ　Ｔｅｎｃｏｒ社製ＳＰ２のＢｒｉｇｈｔ－Ｆｉｅｌｄ－Ｃｈａｎｎｅｌで検出される欠陥を指し、幅が数十μｍ～ｍｍオーダーで、高さ数ｎｍオーダーの段差欠陥を検出する特徴を有する。
　図３に示すように、沈み込み量の小さい（特に９０以下である）研磨布を用いることにより、多結晶シリコン層の厚さのばらつきΔｔを低減させることができることがわかる。これは、研磨面内の応力分布を均一化して、より平滑な研磨が可能になるためであると考えられる。平坦度についても同様であるものと考えられる。
　一方で、図４に示すように、研磨布の表面硬度が大きいとＤＩＣ欠陥が増大してしまうことがわかる。これは、多結晶シリコン層の表面には粒界が存在するが、表面硬度の大きい研磨布を用いた場合は、研磨時に粒界内部に追従することができないため、粒界内部の酸化膜を有効に除去することができなくなるためであると考えられる。従って、例えば、沈み込み量を低減するために、単に硬度の大きい研磨布を用いたのでは、ＤＩＣ欠陥が増大してしまう。
　これに対し、本実施形態では、支持基板用ウェーハ２の多結晶シリコン層３の表面に対して、所定の研磨布を用いて研磨を行う工程（ステップＳ１０５）において、所定の研磨布として、研磨布の沈み込み量が、５０～９０μｍであり、且つ、研磨布の表面硬度（ＡＳＣＥＲ　Ｃ）は、５０～６０であるものを用いている。これにより、研磨後の多結晶シリコンの厚さのばらつきを小さく、微小欠陥を少なくし、多結晶シリコンウェーハ層３を研磨した後の、支持基板用ウェーハ２の平坦度を高くすることができる。
　本発明の貼り合わせウェーハの製造方法では、研磨布は、基材とナップ層とからなるスエードパッドであることが好ましい。上記の沈み込み量及び表面硬度（ＡＳＫＥＲ　Ｃ）とするのに好適であるからである。
　このとき、研磨布の基材の厚さは、０．１５～０．２０ｍｍとすることが好ましい。上記の沈み込み量及び表面硬度（ＡＳＫＥＲ　Ｃ）とするのに好適であるからである。基材の材質としてはＰＥＴとすることが好ましい。
＜貼り合わせウェーハ＞
　上述した本実施形態の貼り合わせウェーハの製造方法によって得られる、貼り合わせウェーハは、後述の実施例でも示されるように、多結晶シリコンウェーハ層を有し、該多結晶シリコンウェーハ層は、厚さのばらつきΔｔが５％以下、多結晶シリコンウェーハ層を研磨した後の、ＧＢＩＲが０．２μｍ以下、ＳＦＱＲが０．０６μｍ以下である。
　以上、本発明の実施形態について説明したが、本発明は、上記の実施形態に何ら限定されるものではない。例えば、上記の実施形態では、絶縁膜４を活性層用ウェーハ１側のみに形成したが、絶縁膜４を支持基板用ウェーハ２のみに形成しても良いし、活性層用ウェーハ１と支持基板用ウェーハ２との両方に形成しても良い。さらに、本発明は、多結晶シリコン層の研磨面を貼り合わせ面とする、様々な貼り合わせウェーハの製造方法に適用することができる。特には、ｔｒａｐ－ｒｉｃｈ型の貼り合わせＳＯＩウェーハの製造に好適に用いることができる。
　以下、本発明の実施例について説明するが、本発明は、以下の実施例に何ら限定されるものではない。
　本発明の効果を確かめるため、枚葉研磨機を用いて、多結晶シリコン層の研磨を行う試験を行った。多結晶シリコン層は、ｐ型であり、研磨前の厚さは、７８０μｍ程度であった。研磨は、前段研磨と仕上げ研磨で構成され、前段研磨条件について、発明例と比較例とに分けた。
　発明例では、研磨布として、スエードパッド（ナップ層２層と基材硬質プラスチックプレート）を用いた。スエードパッドの厚さは、０．８７ｍｍ（基材に隣接するナップ層の厚さが０．３０ｍｍ、表層側のナップ層の厚さが０．４０ｍｍ、基材硬質プラスチックプレートの厚さが０．１７ｍｍ）、沈み込み量が８３．８５μｍ、表面硬度（ＡＳＫＥＲ　Ｃ）が５９．５であった。研磨条件は、パッド及びワークの回転数は３２ｒｐｍ、加工圧力を２７００Ｎ／ｃｍ２とした。研磨剤は、コロイダルシリカを用いた。研磨取代は、４００ｎｍ以上とした。
　Δｔ、ＧＢＩＲ、ＳＦＱＲの比較例として、比較例１では、厚みや硬度が異なるスエードパッドを用いた。パッドの厚さは、１．０７ｍｍであり、沈み込み量が１０９．２μｍ、表面硬度（ＡＳＫＥＲ　Ｃ）が５０．５であった。パッド及びワークの回転数は３２ｒｐｍ、加工圧力を２７００Ｎ／ｃｍ２とした。また、ＤＩＣ品質の比較例として、比較例２では、パッドの厚さは、０．７２μｍであり、沈み込み量が５４．６μｍ、表面硬度（ＡＳＫＥＲ　Ｃ）が６８．５のスエードパッドを用いた。なお、比較例１及び比較例２と発明例との、パッドの厚さの差は、基材に隣接するナップ層の厚さの差による。
　各評価項目及び評価方法について、以下説明する。
＜厚さばらつきΔｔ＞
　研磨後の多結晶シリコン層について、赤外線分光装置（ＦＴ－ＩＲ）測定を行い、多結晶シリコン層の半径をＲとしたときに、多結晶シリコン層の径方向の外周部３ｍｍを除外したときの、径方向中心位置（１箇所）、径方向中心位置からＲ／２の距離にある４つの位置（中心位置からは９０°ずつ、ずらして位置している）、及び、外周部から径方向内側に３ｍｍの距離にある４つの位置（それぞれ、径方向中心位置と、上記径方向中心位置からＲ／２の距離にある４つの位置のそれぞれとの延長線上に位置する）の合計９つの位置の厚さを測定して、以下の式により算出したものである。
Δｔ＝｛（最大厚さ－最小厚さ）／（最大厚さ＋最小厚さ）｝＊１００（％）
＜微小欠陥数＞
　研磨後の多結晶シリコン層の表面を、ウェーハ表面検査装置（Ｓｕｒｆｓｃａｎ　ＳＰ２；　ＫＬＡ－Ｔｅｎｃｏｒ社製）を用いて、ＤＩＣモード（ＤＩＣ法による測定モード）により測定した。
＜平坦度＞
　多結晶シリコン層の研磨を行った後の、支持基板用ウェーハのＧＢＩＲ、ＳＦＱＲを、ＫＬＡ社製　Ｗａｆｅｒｓｉｇｈｔ２を用いて計測した。
　図５は、実施例の厚さばらつきΔｔの測定結果を示す図である。図６は、実施例のＤＩＣの測定結果を示す図である。図７は、実施例のＧＢＩＲの測定結果を示す図である。図８は、実施例のＳＦＱＲの測定結果を示す図である。
　図５～図８に示すように、発明例では、Δｔが５％以下、ＧＢＩＲが０．２μｍ以下、ＳＦＱＲが０．０６μｍ以下である。発明例では、比較例に比べ、厚さのばらつきが小さく、ＤＩＣ欠陥が少なく、平坦度が高い、多結晶シリコン層（研磨後）を得ることができている。
１：活性層用ウェーハ
２：支持基板用ウェーハ
３：多結晶シリコン層
４：絶縁膜
５：イオン注入層
６：貼り合わせウェーハ
 

Claims (4)

  1. 　支持基板用ウェーハと、活性層用ウェーハとを、絶縁膜を介して貼り合わせて、貼り合わせウェーハを製造する方法であって、
    　前記支持基板用ウェーハの貼り合わせ面側に、多結晶シリコン層を堆積する、多結晶シリコン堆積工程と、
    　研磨布を用いて前記多結晶シリコン層の表面を研磨する、多結晶シリコン層研磨工程と、
    　前記支持基板用ウェーハ及び前記活性層用ウェーハの少なくともいずれかの貼り合わせ面に、前記絶縁膜を形成する、絶縁膜形成工程と、
    　前記絶縁膜を介して、前記支持基板用ウェーハの前記多結晶シリコン層の研磨面と、前記活性層用ウェーハとを、貼り合わせる、貼り合わせ工程と、を含み、
    　前記研磨布の沈み込み量を、
    沈み込み量（μｍ）＝研磨布の厚さ（μｍ）×圧縮率（％／（Ｎ／ｃｍ２））×荷重（Ｎ／ｃｍ２）で定義するとき、
    　前記研磨布の沈み込み量は、５０～９０μｍであり、且つ、前記研磨布の表面硬度（ＡＳＫＥＲ　Ｃ）は、５０～６０であることを特徴とする、貼り合わせウェーハの製造方法。
  2. 　前記研磨布は、基材とナップ層とからなるスエードパッドである、請求項１に記載の貼り合わせウェーハの製造方法。
  3. 　前記基材の厚さは、０．１５～０．２０ｍｍである、請求項２に記載の貼り合わせウェーハの製造方法。
  4. 　支持基板用ウェーハ上に堆積された多結晶シリコンウェーハ層を有する、貼り合わせウェーハであって、
    　前記多結晶シリコンウェーハ層は、厚さのばらつきΔｔが５％以下であり、
    　前記多結晶シリコンウェーハ層を研磨した後の、前記支持基板用ウェーハは、ＧＢＩＲが０．２μｍ以下、ＳＦＱＲが０．０６μｍ以下であることを特徴とする、貼り合わせウェーハ。
     
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