TWI430362B - 用於挖槽倒角基材之方法 - Google Patents

用於挖槽倒角基材之方法 Download PDF

Info

Publication number
TWI430362B
TWI430362B TW099137053A TW99137053A TWI430362B TW I430362 B TWI430362 B TW I430362B TW 099137053 A TW099137053 A TW 099137053A TW 99137053 A TW99137053 A TW 99137053A TW I430362 B TWI430362 B TW I430362B
Authority
TW
Taiwan
Prior art keywords
substrate
plasma
protective material
trenched
region
Prior art date
Application number
TW099137053A
Other languages
English (en)
Other versions
TW201142939A (en
Inventor
Walter Schwarzenbach
Aziz Alami-Idrissi
Alexandre Chibko
Original Assignee
Soitec Silicon On Insulator
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Soitec Silicon On Insulator filed Critical Soitec Silicon On Insulator
Publication of TW201142939A publication Critical patent/TW201142939A/zh
Application granted granted Critical
Publication of TWI430362B publication Critical patent/TWI430362B/zh

Links

Classifications

    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02002Preparing wafers
    • H01L21/02005Preparing bulk and homogeneous wafers
    • H01L21/02032Preparing bulk and homogeneous wafers by reclaiming or re-processing
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/76Making of isolation regions between components
    • H01L21/762Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers
    • H01L21/7624Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using semiconductor on insulator [SOI] technology
    • H01L21/76251Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using semiconductor on insulator [SOI] technology using bonding techniques
    • H01L21/76254Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using semiconductor on insulator [SOI] technology using bonding techniques with separation/delamination along an ion implanted layer, e.g. Smart-cut, Unibond

Landscapes

  • Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Drying Of Semiconductors (AREA)
  • Mechanical Treatment Of Semiconductor (AREA)
  • Micromachines (AREA)

Description

用於挖槽倒角基材之方法
本發明大體上係關於欲用於電子學、光學或光電子學領域中之應用之基材之製造。
在採用的各種製造方法中,可提及使用黏合及層轉移之步驟之該等者。下文描述此類方法之一實例。
根據此方法,使一視情況經一絕緣層封裝之第一所謂「施體基材」進行原子及/或離子物質之植入以在該施體基材中產生一弱化區。隨後,藉由分子黏附將此基材黏合至一第二所謂之「處置」基材,接著,沿著此弱化區將該施體基材分成兩個部分,因而使該施體基材材料之一期望厚度及視情況之絕緣體層(若存在)轉移至該處置基材上。
在此轉移之後,該施體基材變成所謂之「負」剩餘物,而該處置基材變成所謂之「正」多層基材。
此種層轉移方法尤其可製造以縮寫「SOI」(表示絕緣體上覆矽)稱謂之基材及以競爭性成本完成此製造,只要可回收施體基材。
附圖1示意性地表示在一第一層轉移後獲得之一負片之一實例之一部分(此處為右側)之形狀之橫截面視圖。此係須回收之負片,以形成可用於如上所述之製造方法中之一新施體基材。
此圖顯示整體由1表示之一負片,該負片包括一施體基材10,該施體基材10具有一所謂之「正」面101(因為其係 與處置基材接觸者)及一相對所謂之「背」面102。
將施體基材10在其正面及其背面兩者上之一環形周邊區中加以倒角。最初,該施體基材10完全覆蓋有一絕緣體層2,但在正面101與弱化區103之間分離延伸於基材之非倒角區域中之材料層之後,發現該負片包括一非經轉移之圓環104。
此非經轉移之圓環104在分離邊界105與基材之外邊緣之間延伸,或換言之,緊鄰經植入之倒角區。此非經轉移之圓環104包括絕緣體之一部分2a及矽之一部分106。例如,該非經轉移之圓環104可達到數百奈米之一厚度及1mm至3mm等級之一寬度。該非經轉移之圓環104之存在係與以下事實相關聯:施體基材之倒角部分未充分附著至處置基材且因此未將該倒角部分轉移。
根據先前技術進行之回收包含:-消除所有絕緣體2(即,絕緣體2a及存在於背面及邊緣上者),-消除矽之殘餘環106以除去梯狀輪廓,-在基材之整個正面上移除至少對應於由植入損壞之厚度之一矽厚度,-拋光該負片之正面,以便恢復稱為「鏡面拋光」之一表面條件,例如進行以縮寫「CMP」為熟習此項技術者所知之化學機械拋光。
例如,可根據文獻EP 1 156 531中描述的方法進行此種回收,該方法包含:進行(例如)藉由在酸浴中之蝕刻脫氧 化該負片之步驟、研磨晶圓之極端邊緣之步驟及最終拋光經植入之表面之步驟。
在實務中,發現僅移除基材正面上之材料之設備無法移除一規則厚度。為此,較佳使用進行負片雙面拋光之設備(其導致施體基材之每一面上之材料之接近於5μm之移除)。
上述回收方法具有許多缺點,尤其係:-由於存在至少兩個或甚至三個拋光步驟(其需要難以維護之昂貴及龐大設備)之高成本及可消耗產品(諸如拋光漿及拋光墊)之高消耗,-方法之複雜性,-每次進行回收時之較大材料移除(具有10μm等級),其迅速導致獲得之基材太薄且因此太易碎,尤其係在若干次回收循環之後。因此,此種基材不再符合SEMI規範且因此無法再經使用(尤其作為處置基材)。
最近,存在另一缺點為:在進行退火處理期間,經植入但非經黏合之圓環經至少部分降解以分離來自施體基材之層。此導致產生非常多微粒之起泡現象,該等微粒不僅可能污染正片亦可能污染隨後用於此等晶圓之各種處理之設備以及尤其在分離之後用於清洗之設備。
文獻WO 2005/038903描述藉由組裝兩個倒角晶圓之一主動層之轉移。為防止非經黏合之晶圓邊緣以未經控制之方式斷裂及引起其他表面上存在微粒,建議消除主動層之一邊緣區。因為此步驟非常複雜,所以文獻WO 2005/038903 提議:在將兩個晶圓黏合在一起之前,在該等晶圓之一者之周邊部分中進行挖槽。
附圖2僅示意性地表示在黏合之前之SOI類型之一施體基材在已進行挖槽處理後理論上應具有的一部分(此處右側)之形狀之橫截面視圖(於文件WO 2005/038903敘述)。
與圖1中之元件相同之該等元件具有相同參考符號。
如可見,已自延伸於正面上及在至少對應於倒角區寬度之寬度及至少等於植入區深度之厚度上移除一周邊環形區中之絕緣體層2及施體基材10之材料之層之一部分。藉由弱化區界定之主動層具有參考符號107。
例如,藉由蝕刻進行此移除。
然而,上述文獻WO 2005/038903中提議的用於進行挖槽之解決方案無法獲得此種陡側邊緣(即,如垂直於如圖2中所表示的正面之一者)。
特定言之,本申請人藉由使用以下解決方案進行的測試已顯示所獲得的挖槽具有如附圖3A中所表示之淺斜率:藉由電漿連續蝕刻氧化矽層,接著蝕刻矽。尤其,在蝕刻矽之步驟期間繼續蝕刻氧化矽。
此外且如圖3B中可見,所獲得的負片保留包含氧化物層及經植入之矽層之非經轉移環,其實質上削弱用於負片之將來回收之挖槽方法所預期的優點。
最後,文獻WO 2005/038903中提議的挖槽解決方案包含:-藉由沈積一保護層(例如,氧化層)來保護經處理之正基 材,接著藉由微影術移除該正基材之一環形周邊環,-藉由蝕刻該正片之未經保護層而進行挖槽,-隨後移除該保護遮罩。
然而,使用形成一保護遮罩之一額外步驟增加了成本且最重要係污染源。此外,因為意欲降低所獲得之基材之缺陷,所以較佳地是在黏合之前避免引入雜質。
本發明之目的係解決先前技術之上述缺點。
本發明之目的尤其係提供一種用於挖槽具有一弱化區之倒角基材之方法,該方法可獲得一銳利挖槽邊緣(即,垂直於或幾乎垂直於面對該基材之平面之一者)且可在不增加該基材缺陷之情況下加以完成。
本發明之另一目的係提供此種方法,該方法不增加製造成本且可容易地整合至當前用於微電子學領域中之生產線中。
最後,此挖槽方法應該亦可用於層轉移方法。
最後,本發明提供一種用於挖槽倒角基材之方法。
根據本發明,此方法包括下列步驟:-藉由電漿在基材之一周邊環形區上沈積一保護材料層,-藉由電漿,部分蝕刻該保護材料,以在待挖槽之該基材之正面上保留一保護材料環,此環自該基材之邊緣以一距離延伸;且因此界定出該基材之一縮小周邊環形區(其係電漿可接近), -位於該基材之該縮小可接近周邊環形區之位準之部分產生蝕刻電漿,以蝕刻存在於此區中之材料的一特定厚度,-藉由電漿移除該保護材料環。
根據本發明之其他優點及非限制性特性(分別或組合地採用):
-該方法之各個步驟係在用於形成各向異性電漿之一腔室中進行,
-此方法包括下列步驟:.將待挖槽之該基材引入用於形成各向異性電漿之腔室中,該腔室裝備有呈圓盤形式之一上絕緣元件及兩個電極,該等電極之一者(稱為「下電極」)由圓形輪廓之一下絕緣元件包圍,在該腔室中配置該基材使得該基材之背面係與該下電極及該下絕緣元件接觸,以界定電漿無法接近之一背面排除區,且上絕緣體係位於離該基材之正面一距離處以界定電漿亦無法接近之一正面排除區,該兩個絕緣元件(下絕緣元件及上絕緣元件)之外徑係小於待挖槽之基材直徑,基材之剩餘部分構成該周邊環形區,.藉由形成於該腔室中之電漿將保護材料之該層沈積於該周邊環形區上,.使該上絕緣體朝該基材之正面移動並且進行保護材料之該部分蝕刻,.在將該上絕緣體保持於其位置的同時,蝕刻構成待挖槽之該基材材料之一厚度,.將該上絕緣體移離該基材之正面並且移除該保護材料 環,
-該保護材料係聚合物,
-該保護材料係藉由基於C2 H4 之電漿獲得之聚乙烯,
-用於蝕刻該保護材料或用於移除此保護材料之電漿係氧為主之電漿,
-待挖槽之基材係由矽製成且蝕刻電漿係基於SF6 與氬之混合物,
-待挖槽之基材係以一層氧化矽覆蓋且蝕刻電漿係基於CHF3 與氮之混合物。
-待經挖槽之基材係由覆蓋有氧化矽層之矽製成,且連續地進行氧化矽之蝕刻,接著矽層之一厚度蝕刻,
-待挖槽之基材包括在平行於或實質上平行於該基材正面之一平面內延伸之一弱化區,並且進行保護材料之部分蝕刻使得以此方式形成之保護材料之環之外徑係小於或等於該正面之非倒角平面區之外徑,以致蝕刻構成待挖槽之該基材材料之至少對應於所有該倒角區之一寬度,
-該上絕緣體之直徑係小於或等於待挖槽之基材之正面之非倒角平面區之直徑,
-待挖槽之基材包括在平行於或實質上平行於該基材正面之一平面內延伸之一弱化區,並且蝕刻該基材之對應於該弱化區的厚度之厚度。
本發明亦係關於一種用於製造欲用於電子學、光學或光電子學領域中之應用之基材之方法。
此方法包括以下步驟:.在一施體基材內部形成一弱化區,以界定出該弱化區 上之待自基材之剩餘部分轉移之層,.以諸如以上所述之挖槽方法處理該施體基材,.藉由分子黏附將以此方式加以挖槽之該施體基材黏合至一處置基材,.進行沿著該弱化區分離待轉移之該層之一處理,以將該層轉移至該處置基材上。
根據一變體,該弱化區係藉由原子及/或離子物質之植入而形成。
自以下描述並參考附圖,將了解本發明之其他特性及優點,藉由指示(但不暗示限制)表示本發明之一可能實施例。
在此等圖式中,繼上述之該等者之後:
-圖4A及圖4B分別示意性地表示黏合於一處置基材上之一施體基材(其已經歷根據本發明之挖槽方法)之右端之一橫截面及分離步驟之後之相同兩個基材之右端之一橫截面。
-圖5A及圖5B係表示以基材之半徑R(以mm表達)為函數之分別使用先前技術方法及使用根據本發明之方法之一經挖槽基材之氧化物之橫截面輪廓之圖表。
-圖6A及圖6D係表示分別在方法之各種連續步驟期間之待經挖槽之基材及用於進行本發明之挖槽方法之設備之一部分橫截面之圖。
現將結合圖6A至圖6D描述根據本發明之挖槽方法之一 較佳實施例。
首先將參考圖6A描述待經挖槽之基材。
該圖表並不表示基材相對於設備之真實比例。同樣,為助於解釋,已修改基材之比例。
此圖顯示待挖槽之一基材,該基材具有參考符號4且具有一正面41、一相對背面42及一側面邊緣43。
將此基材4加以倒角,使得該基材4之正面41係劃分成一非倒角平面中心區410及一倒角區411,且同樣,將該基材4之背面42劃分成一非倒角平面中心區420及一倒角區421。
在所表示的例示性實施例中,基材4係由一基材45組成,在該基材45之所有外表面上覆蓋有一絕緣體層40。然而,此後者特性並非係必須的。
可將挖槽方法應用於任何類型之基材,但此挖槽方法尤其可應用於具有弱化區之基材之挖槽,然此基材係意欲隨後用於黏合及層轉移之方法中。
該弱化區具有參考符號44。該弱化區44可界定一主動層441,該主動層441延伸直至基材之剩餘部分442之正面41。
根據與以名稱「智慧型切割」為熟習此項技術者所知之技術而開發的植入方法,有利地是,藉由植入原子及/或離子物質來形成此弱化區44。
此弱化區44亦可由多孔層組成。
例如,可在用於形成電漿之一反應器5(諸如圖6A至圖 6D中表示之該者)內部進行本發明之挖槽方法。
此反應器包括一腔室50,在該腔室50內部安裝兩個絕緣元件53、54及兩個電極51、52,將該兩個電極51、52連接至一電源(圖式中未表示)。
待挖槽之基材4經由其背面42而安置於下電極52及下絕緣元件54上。
藉由具有一圓形輪廓之該下絕緣元件54包圍該下電極52。較佳地,該電極52係圓形且該絕緣元件54係環形。
此外,上絕緣體53具有圓盤形狀且包圍該上絕緣體53之電極51具有環形形狀。
該上絕緣元件53係安裝於馬達構件(圖式中未表示)上,該等馬達構件可使該緣元件53沿著垂直於基材4之中間平面(median plane)之一垂直軸位移。因此,該上絕緣元件53可在圖6D(其中該上絕緣元件53與待挖槽之基材4分離最大)中表示之一位置與圖6B及圖6C(其中將該上絕緣元件53帶至接近於此基材4)中表示之一位置之間位移。
經由管線(例如,此處兩個管線55、56)將用於形成電漿之氣體引入腔室50中。
可藉由吸入構件及一孔(其等未表示於圖式中)自腔室50排出在該腔室50內部發生之反應期間所產生的揮發性材料。
電極51及電極52具有施加至其等之一電壓,該電壓的作用係在腔室50內部產生一電場並且將引入管線55及56中之氣體轉變成電漿。
各種參數(諸如腔室50內部之現行溫度及壓力、引入腔室50中之氣體的性質、流動速率及比率、電漿頻率及施加至電極51及52之端子之電壓(或功率))對正形成之電漿之化學組成具有影響且對電漿之性質(即,沈積電漿或蝕刻電漿)具有影響。下文將提供此等參數之細節。
較佳地,針對沈積及針對蝕刻兩者形成之電漿係各向異性。此意味電漿之作用較佳係藉由電漿中產生之自由基達成,且可視情況地藉由在電漿包圍中加速之離子而達成。
基材4之背面42與下電極52及該下絕緣體54接觸使其可界定一背面排除區(參考符號為540),因經遮蔽故該背面排除區540無法被電漿接近。
如圖式中可見,因為待挖槽之該基材4與該絕緣體54直接接觸,所以該絕緣體54之外徑確切地對應於該背面排除區540之直徑。
此外,相當清楚地配置待挖槽之基材4以便相對於環形絕緣體54為居中。
此外,上絕緣體53亦可界定基材之正面41上之電漿無法接近之一所謂之「正面排除」區530。
該正面排除區530之直徑不僅取決於上絕緣體53之直徑,而且亦取決於該上絕緣體53離該待挖槽之基材4的距離。因此,絕緣體53離基材之正面41愈遠,該正面排除區530所具有的直徑愈小(見圖6A),且相反地,絕緣體53離基材之正面41愈近,此區530之直徑愈大(見圖6B)。
基材4之可接近之周邊環形區(其仍為電漿可接近,即在 上述區530及540之外部延伸之區)的參考符號為400。換言之,此可接近之周邊環形區400包括基材之側面邊緣43、倒角區411及421以及視情況地正面41及背面42之周邊之一部分。
現將描述挖槽方法之各個步驟。
在已將待挖槽之基材4引入腔室50中之後,使得該基材4之背面42抵靠絕緣元件54及下電極52,調整用於形成電漿之參數以便將保護材料6之一層沈積於該可接近之周邊環形區400上。
較佳地,此保護材料6係聚合物。
亦較佳地,藉由基於乙烯C2 H4 之電漿獲得聚乙烯。
隨後,將上絕緣體53朝基材4之正面41移動,以便擴大正面排除區530並且增加該正面排除區530之直徑。應注意,絕不將絕緣體53與基材之頂面41接觸,以避免損壞該基材或污染該基材。
在圖6B中說明之位置中,調適電漿之參數以進行保護材料6之部分蝕刻。此蝕刻係部分的,使得可在基材4之正面41上僅保留保護材料之一保護材料環60。
由於擴大了正面排除區530,所以此部分蝕刻係可行。在如圖6A中所表示的絕緣體53之位置中,保護材料環60所在之區係電漿可接近且亦可將保護材料6沈積於該區。相反地,當絕緣體53下降時,保護材料對應於保護材料環60之部分電漿無法再接近,且因此無法藉由電漿蝕刻該部分。換言之,當正面排除區530之面積增大時,可接近之 周邊環形區400之面積減小。經縮小之環形區具有參考符號400'。
用於蝕刻保護材料6之電漿的性質完全取決於此材料之化學性質。
例如,對於由聚乙烯組成之保護材料,係藉由基於氧(O2 )之電漿進行蝕刻。
圖6C中說明下一步驟。在將上絕緣體53保持於圖6B中表示的位置中時,修正引入腔室50中之氣體的性質以產生經調適以蝕刻構成該待挖槽之基材4之材料之一厚度之電漿。鑒於保護材料環60之存在,僅在基材之縮小環形區400'(其係電漿可接近)中進行此蝕刻。
在其中存在絕緣體40層之特定情況下,且尤其係在該絕緣體層40係氧化物層時,則蝕刻電漿將係基於氮與CHF3 (三氟甲烷)之混合物。
當在縮小環形區400'中已完全蝕刻絕緣體40時,修正引入腔室中之氣體以蝕刻構成基材45之材料。
例如,若構成基材45之材料係矽,則蝕刻電漿係基於氬與SF6 (六氟化硫)及視情況之氮的混合物。
如圖6C中所表示般,獲得不僅在其正面及其背面上之周邊挖槽,亦在其側面上之周邊挖槽之一基材4。
作為一說明性實例,且尤其係針對黏合及層轉移之應用,經挖槽之部分自晶圓邊緣延伸過0.5mm至3mm、較佳1mm至2mm、理想1.2mm等級之一寬度。挖槽深度對應於黏合後之轉移厚度。因此,轉移的厚度包括絕緣體40 之層(若其存在)之厚度(通常接近於1500(150nm)、更一般係介於100與4000(10nm與400nm)之間)加上隨後欲轉移之基材層之厚度(亦即,典型針對SOI之製造,介於1000與10000(100nm與1000nm)之間,較佳具有2500(250nm)等級)。
最後,如圖6D中所表示般,接著將上絕緣體53移離基材4之正面41,且修正電漿之參數以產生可移除保護材料之保護材料環60之蝕刻電漿。此蝕刻電漿通常係相同於用於圖6B中所表示的蝕刻步驟中之蝕刻電漿。
針對剛剛已描述及關於沈積電漿及蝕刻電漿之使用之所有步驟,電漿的習知頻率係13.56MHz。電力具有100W至500W之等級。電漿的應用時間在5秒與40秒之間變化。電力與電漿之持續時間之組合對尤其是經蝕刻之厚度造成影響。最終,腔室內部之壓力具有數托(Torr)(1托約等於102 Pa)等級。
當待挖槽之基材包括一弱化區44時,將有利地經決定絕緣體53之直徑及其位置使得保護材料環60之外徑對應於非倒角正面區410之外徑。
因此,無法僅在基材4之正面之倒角區411上蝕刻基材4。
然而,保護層之保護材料環60之外徑可小於圖式中表示的直徑,亦即保護材料環60之位置向圖式之左側位移。然而,此亦將導致蝕刻非倒角正面區410之一部分,其在經濟上將較為不利。
此程序可確保移除已經歷植入之正面之所有倒角區411。因此,此限制如上所述之後續污染之風險。
亦有利地是,基材4之材料之經蝕刻層對應於在正面與弱化區44之間延伸之材料之厚度。
在挖槽之後,獲得一尖銳邊緣基材(諸如圖5B中表示者)。換言之,介於位於圖式左側之基材之非經挖槽部分與位於圖式右側之經挖槽部分之間的過渡區L很小。
藉由比較,圖5A說明使用先前技術之方法獲得之結果,根據圖5A,已執行氧化物層之第一電漿蝕刻,接著進行矽層之第二電漿蝕刻,但未應用環形保護沈積。在此情況下,蝕刻之斜率降級,一方面係因為氧化物之蝕刻不受保護層限制且另一方面係因為選擇性並非完美,矽之蝕刻亦引起氧化物之略微蝕刻。在此情況下,容易見到介於基材之經挖槽部分與基材之非經挖槽部分之間的過渡區T較寬。接著,情形係如圖3A中表示般。
鑒於上述實例,可見到根據本發明之方法可將此過渡區T之寬度縮小至約1/10。
圖4A至圖4B說明用於製造基材之方法之各步驟,該方法在於:在施體基材4中形成弱化區44之後,使基材經受諸如上述該等之挖槽方法。
隨後,將此經挖槽之施體基材4黏合至一處置基材7上(見圖4A),接著使其接受目標在於將其主動層441轉移至該處置基材7上之分離處理(見圖4B)。
藉由使用此方法獲得之優點如下: -所獲得的正片具有由限制蝕刻良好界定之一主動層441,-藉由小心蝕刻對應於由植入深度決定之厚度之材料厚度,所獲得的負片不再具有非經轉移環。因此,在晶圓之邊緣處不存在步階(見圖4之左手邊部分),-藉此極大地簡化了負片之回收,且為恢復「鏡面拋光」表面條件,可將該負片之回收限制於CMP步驟(其目的係移除由植入損壞的區域),-因為回收包括較少步驟且消耗較少原料,所以回收亦較不昂貴,因此甚至在若干次回收操作之後,仍可使後回收基材在其厚度方面保持與SEMI標準相容,-最後,藉由此方法,斷裂步驟變成產生遠較少微粒之步驟。以此方式獲得的SOI基材之環更規則(且甚至在其寬度方面更受到控制)且無矽微粒黏合於晶圓邊緣處。
方才描述之方法與先前技術中稱為「博施(Bosch)」之方法具有一些相似性。然而,此博施方法在於:藉由遮罩覆蓋基材之正面,接著為隨後形成電子或電子機械組件,藉由各向異性蝕刻此遮罩而在此正面上形成一微米等級之圖案,但非在於挖槽一完整晶圓之邊緣之2mm或3mm之寬度。
1‧‧‧負片
2‧‧‧絕緣體層
2a‧‧‧絕緣體之一部分
4‧‧‧基材
5‧‧‧反應器
6‧‧‧保護材料
10‧‧‧施體基材
40‧‧‧絕緣體層/氧化矽層
41‧‧‧基材之正面
42‧‧‧基材之背面
43‧‧‧側面邊緣
44‧‧‧弱化區
45‧‧‧基材
50‧‧‧腔室
51‧‧‧上電極
52‧‧‧下電極
53‧‧‧上絕緣元件/上絕緣體
54‧‧‧下絕緣元件/下絕緣體
55‧‧‧管線
56‧‧‧管線
60‧‧‧保護材料環
101‧‧‧施體基材之正面
102‧‧‧施體基材之背面
103‧‧‧弱化區
104‧‧‧非經轉移之圓環
105‧‧‧分離邊界
106‧‧‧矽之一部分
107‧‧‧主動層
400'‧‧‧縮小環形區
400‧‧‧可接近之周邊環形區
410‧‧‧非倒角平面中心區
411‧‧‧倒角區
420‧‧‧非倒角平面中心區
421‧‧‧倒角區
441‧‧‧主動層
442‧‧‧基材之剩餘部分
530‧‧‧正面排除區
540‧‧‧背面排除區
圖1表示在一第一層轉移後獲得之負片之一實例之一部分之形狀之橫截面視圖。
圖2表示垂直於正面之一陡側邊緣。
圖3A顯示所獲得的挖槽具有一淺斜率。
圖3B顯示所獲得的負片保留包含氧化物層及經植入之矽層之一非經轉移環。
圖4A及圖4B分別示意性地表示黏合於一處置基材上之一施體基材(其已經歷本發明之挖槽方法)之右端之一橫截面及分離步驟之後之相同兩個基材之右端之一橫截面。
圖5A及圖5B係表示分別使用先前技術方法及使用根據本發明之方法之以基材之半徑R(以mm表達)為函數之一經挖槽基材之氧化物之橫截面輪廓之圖表。
圖6A及圖6D係表示分別在方法之各個連續步驟期間之待經挖槽之基材及用於進行本發明之挖槽方法之設備之一部分橫截面之圖。
4‧‧‧基材
5‧‧‧反應器
40‧‧‧絕緣體層/氧化矽層
41‧‧‧基材之正面
42‧‧‧基材之背面
43‧‧‧側面邊緣
44‧‧‧弱化區
45‧‧‧基材
50‧‧‧腔室
51‧‧‧上電極
52‧‧‧下電極
53‧‧‧上絕緣元件/上絕緣體
54‧‧‧下絕緣元件/下絕緣體
55‧‧‧管線
56‧‧‧管線
60‧‧‧保護材料環
400'‧‧‧縮小環形區
441‧‧‧主動層
530‧‧‧正面排除區

Claims (14)

  1. 一種用於挖槽倒角基材(4)之方法,其特徵在於其包括下列步驟:藉由電漿在該基材(4)之一可接近之周邊環形區(400)上沈積一保護材料(6)層,藉由電漿部分蝕刻該保護材料(6),以在待挖槽之該基材(4)之正面(41)上保留一保護材料環(60),該保護材料環(60)自該基材之側面邊緣(43)延伸一距離,且因此界定該基材之電漿可接近之一縮小環形區(400'),產生位於該基材(4)之該可接近之縮小環形區(400')之位準的部分蝕刻電漿,以蝕刻存在於此區中之該材料的一特定厚度,藉由電漿移除該保護材料環(60)。
  2. 如請求項1之方法,其特徵在於該方法之各個步驟係在用於形成各向異性電漿之一腔室(50)中進行。
  3. 如請求項2之方法,其特徵在於其包括下列步驟:將待挖槽之該基材(4)引入用於形成各向異性電漿之一腔室(50)中,該腔室(50)設有呈一圓盤形式之一上絕緣元件(53)及兩個電極(51、52),稱為「下電極」之該兩個電極之一者(52)由圓形輪廓之一下絕緣元件(54)包圍,在該腔室(50)中配置該基材(4)使得該基材之背面(42)與該下電極(52)及該下絕緣元件(54)接觸,因而界定電漿無法到達之一背面排除區(540),且該上絕緣元件(53)係位於離該基材(4)之該正面(41)一距離處以界定電 漿亦無法接近之一正面排除區(530),下絕緣元件(54)及上絕緣元件(53)之該兩個絕緣元件的外徑係小於待挖槽之該基材(4)之直徑,該基材之剩餘部分構成該可接近之周邊環形區(400),藉由於該腔室(50)中形成之電漿在該可接近之周邊環形區(400)上沈積一保護材料(6)之該層,將該上絕緣元件(53)朝該基材之該正面(41)移動並且進行該保護材料(6)之該部分蝕刻,在將該上絕緣元件(53)保持於其位置時,蝕刻構成待挖槽之該基材(4)之材料之一厚度,將該上絕緣元件(53)移離該基材之該正面(41)並且移除該保護材料環(60)。
  4. 如請求項1至3中任一項之方法,其特徵在於該保護材料(6)係聚合物。
  5. 如請求項4之方法,其特徵在於該保護材料(6)係藉由基於C2 H4 之電漿獲得之聚乙烯。
  6. 如請求項5之方法,其特徵在於用於蝕刻該保護材料(6)或用於移除此保護材料之該電漿係以氧為主之電漿。
  7. 如請求項1至3中任一項之方法,其特徵在於待挖槽之該基材(4)係由矽製成且該蝕刻電漿係基於SF6 與氬之混合物。
  8. 如請求項1至3中任一項之方法,其特徵在於待挖槽之該基材(4)係經氧化矽層(40)覆蓋且該蝕刻電漿係基於CHF3 與氮之混合物。
  9. 如請求項1至3中任一項之方法,其特徵在於待挖槽之該基材(4)係由覆蓋有氧化矽層(40)之矽製成;及連續地進行該氧化矽層(40)之蝕刻,接著該矽層之一厚度蝕刻。
  10. 如請求項1至3中任一項之方法,其特徵在於待挖槽之該基材(4)包括在平行於或實質上平行於該基材正面(41)之一平面內延伸之一弱化區(44);及進行該保護材料(6)之該部分蝕刻,使得以此方式形成之該保護材料環(60)之外徑小於或等於該正面(41)之非倒角平面區(410)之外徑,以致蝕刻構成待挖槽之該基材之該材料之至少對應於所有該倒角區之一寬度。
  11. 如請求項3之方法,其特徵在於該上絕緣元件(53)之該直徑係小於或等於待挖槽之該基材之該正面(41)之該非倒角平面區(410)之該外徑。
  12. 如請求項1至3中任一項之方法,其特徵在於待挖槽之該基材(4)包括在平行於或實質上平行於該基材正面(41)之一平面內延伸之一弱化區(44);及該基材(4)經蝕刻對應於該弱化區之一厚度。
  13. 一種用於製造欲應用於電子學、光學或光電子學領域中之基材之方法,其特徵在於其包括以下步驟:在一施體基材(4)內部形成一弱化區(44),因而於該弱化區(44)上界定出待自該基材之剩餘部分(442)轉移之一主動層(441),使此施體基材(4)進行如前述請求項中任一項之挖槽方法, 藉由分子附著將以此方式挖槽之該施體基材黏合至一處置基材(7)上,進行用於沿著該弱化區(44)分離待轉移之該主動層(441)之處理,以便將該主動層(441)轉移至該處置基材(7)上。
  14. 如請求項13之方法,其特徵在於該弱化區(44)係藉由植入原子及/或離子物質而形成。
TW099137053A 2009-12-11 2010-10-28 用於挖槽倒角基材之方法 TWI430362B (zh)

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
FR0958882A FR2953988B1 (fr) 2009-12-11 2009-12-11 Procede de detourage d'un substrat chanfreine.

Publications (2)

Publication Number Publication Date
TW201142939A TW201142939A (en) 2011-12-01
TWI430362B true TWI430362B (zh) 2014-03-11

Family

ID=42277796

Family Applications (1)

Application Number Title Priority Date Filing Date
TW099137053A TWI430362B (zh) 2009-12-11 2010-10-28 用於挖槽倒角基材之方法

Country Status (8)

Country Link
US (1) US8357587B2 (zh)
EP (1) EP2333815A1 (zh)
JP (1) JP5266496B2 (zh)
KR (1) KR101231128B1 (zh)
CN (1) CN102136413B (zh)
FR (1) FR2953988B1 (zh)
SG (1) SG172530A1 (zh)
TW (1) TWI430362B (zh)

Families Citing this family (13)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20020060671A (ko) * 2002-07-02 2002-07-18 이혜복 폐질환 예방조성물 및 상기 조성물의 제조방법 및 사용방법
FR2957716B1 (fr) * 2010-03-18 2012-10-05 Soitec Silicon On Insulator Procede de finition d'un substrat de type semi-conducteur sur isolant
JP2012156246A (ja) * 2011-01-25 2012-08-16 Hitachi Cable Ltd 半導体ウェハ及び半導体デバイスウェハ
JP5799740B2 (ja) * 2011-10-17 2015-10-28 信越半導体株式会社 剥離ウェーハの再生加工方法
FR2999801B1 (fr) 2012-12-14 2014-12-26 Soitec Silicon On Insulator Procede de fabrication d'une structure
CN103928290B (zh) * 2013-01-11 2016-08-10 中芯国际集成电路制造(上海)有限公司 晶圆边缘的刻蚀方法
US9716010B2 (en) * 2013-11-12 2017-07-25 Globalfoundries Inc. Handle wafer
JP6007889B2 (ja) 2013-12-03 2016-10-19 信越半導体株式会社 面取り加工装置及びノッチレスウェーハの製造方法
JP6239365B2 (ja) * 2013-12-11 2017-11-29 東京エレクトロン株式会社 シリコン層をエッチングする方法
DE102015118042A1 (de) 2015-10-22 2017-04-27 Nexwafe Gmbh Verfahren und Vorrichtung zum Herstellen einer Halbleiterschicht
FR3063176A1 (fr) * 2017-02-17 2018-08-24 Soitec Masquage d'une zone au bord d'un substrat donneur lors d'une etape d'implantation ionique
FR3120159B1 (fr) * 2021-02-23 2023-06-23 Soitec Silicon On Insulator Procédé de préparation du résidu d’un substrat donneur ayant subi un prélèvement d’une couche par délamination
CN117393422B (zh) * 2023-12-11 2024-03-01 青禾晶元(天津)半导体材料有限公司 一种制造碳化硅复合衬底的方法

Family Cites Families (13)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH10270298A (ja) * 1997-03-27 1998-10-09 Mitsubishi Materials Shilicon Corp 張り合わせ基板の製造方法
JPH10335195A (ja) * 1997-05-27 1998-12-18 Mitsubishi Materials Shilicon Corp 張り合わせ基板の製造方法
JP3472197B2 (ja) 1999-06-08 2003-12-02 キヤノン株式会社 半導体基材及び太陽電池の製造方法
JP3943782B2 (ja) 1999-11-29 2007-07-11 信越半導体株式会社 剥離ウエーハの再生処理方法及び再生処理された剥離ウエーハ
JP2003298030A (ja) * 2002-03-29 2003-10-17 Sumitomo Mitsubishi Silicon Corp 張り合わせ基板およびその製造方法
EP1427001A1 (en) * 2002-12-06 2004-06-09 S.O.I. Tec Silicon on Insulator Technologies S.A. A method for recycling a surface of a substrate using local thinning
FR2860842B1 (fr) * 2003-10-14 2007-11-02 Tracit Technologies Procede de preparation et d'assemblage de substrats
JP4647228B2 (ja) * 2004-04-01 2011-03-09 株式会社ディスコ ウェーハの加工方法
US7402520B2 (en) 2004-11-26 2008-07-22 Applied Materials, Inc. Edge removal of silicon-on-insulator transfer wafer
FR2888400B1 (fr) * 2005-07-08 2007-10-19 Soitec Silicon On Insulator Procede de prelevement de couche
DE102005035728B3 (de) * 2005-07-29 2007-03-08 Advanced Micro Devices, Inc., Sunnyvale Verfahren zum Reduzieren der Kontamination durch Entfernung eines Zwischenschichtdielektrikums von dem Substratrand
US20100022070A1 (en) * 2008-07-22 2010-01-28 Semiconductor Energy Laboratory Co., Ltd. Method for manufacturing soi substrate
WO2011024619A1 (en) * 2009-08-25 2011-03-03 Semiconductor Energy Laboratory Co., Ltd. Method for reprocessing semiconductor substrate, method for manufacturing reprocessed semiconductor substrate, and method for manufacturing soi substrate

Also Published As

Publication number Publication date
US20110140244A1 (en) 2011-06-16
CN102136413B (zh) 2013-05-01
FR2953988A1 (fr) 2011-06-17
FR2953988B1 (fr) 2012-02-10
US8357587B2 (en) 2013-01-22
KR20110066845A (ko) 2011-06-17
KR101231128B1 (ko) 2013-02-07
TW201142939A (en) 2011-12-01
SG172530A1 (en) 2011-07-28
CN102136413A (zh) 2011-07-27
JP2011155242A (ja) 2011-08-11
EP2333815A1 (fr) 2011-06-15
JP5266496B2 (ja) 2013-08-21

Similar Documents

Publication Publication Date Title
TWI430362B (zh) 用於挖槽倒角基材之方法
KR101905788B1 (ko) 절연체-위-반도체 형 기판의 마무리 방법
KR101185426B1 (ko) 복합 트리밍 방법
JP5319764B2 (ja) 漸進トリミング法
KR101151458B1 (ko) 접합 웨이퍼의 제조방법 및 접합 웨이퍼
US7253081B2 (en) Surface finishing of SOI substrates using an EPI process
TWI489566B (zh) 以暫時性連結製造半導體結構之製程
JP5799740B2 (ja) 剥離ウェーハの再生加工方法
JP5231555B2 (ja) 層転写により構造を製造する方法
JP2011159955A (ja) 最小化された応力を備えたヘテロ構造を製造するためのプロセス
US20090117708A1 (en) Method for manufacturing soi substrate
TWI840771B (zh) 處理半導體基板之方法及半導體結構
KR100928097B1 (ko) 반도체 소자의 분리패턴의 이온주입 영역의 형성방법
EP1523773A1 (en) Method of smoothing the outline of a useful layer of material transferred onto a support substrate
TW202347607A (zh) 用於製作雙重絕緣體上半導體結構之方法