TWI840771B - 處理半導體基板之方法及半導體結構 - Google Patents

Abstract

本案提供一種處理半導體基板之示例性方法，該方法可包括在半導體基板上形成介電材料層。方法可包括對介電材料層執行邊緣排除移除。方法可包括在半導體基板上形成遮罩材料。遮罩材料可以在半導體基板之邊緣區域與介電材料接觸。方法可包括在覆蓋半導體基板之第一表面的遮罩材料中圖案化開口。方法可包括蝕刻穿過半導體基板的一或多個溝槽。

Description

處理半導體基板之方法及半導體結構

本申請主張於2021年3月26日提交之標題為「EDGE PROTECTION ON SEMICONDUCTOR SUBSTRATES(半導體基板上之邊緣保護)」的美國非臨時申請案第17/214411號的優先權，其內容以引用之方式出於所有目的全部併入本文。

本技術係關於半導體製程及產品。更特定言之，本技術係關於生產半導體結構及所形成的元件。

藉由在基板表面產生複雜圖案化材料層的製程，使積體電路成為可能。在基板上產生圖案化材料需要用於材料之沉積及移除的受控方法。然而，利用新的裝置設計，生產高品質的材料層可能具有挑戰性。

因此，需要可用於生產高品質的裝置及結構的改良系統及方法。本技術可以滿足該等及其他需求。

處理半導體基板的示例性方法可包括在半導體基板上形成介電材料層。方法可包括對介電材料層執行邊緣排除移除。方法可包括在半導體基板上形成遮罩材料。遮罩材料可以在半導體基板之邊緣區域與介電材料接觸。方法可包括在覆蓋半導體基板之第一表面的遮罩材料中圖案化開口。方法可包括蝕刻穿過半導體基板的一或多個溝槽。

在一些實施例中，邊緣排除移除可包括從半導體基板的內部區域大體上移除介電材料層。邊緣排除移除可包括沿半導體基板的外部區域保持一定量的介電材料層。介電材料可圍繞半導體基板保持距離半導體基板外邊緣向內小於或約10 mm的徑向距離。方法可包括，在形成遮罩材料後，圍繞半導體基板的邊緣區域執行遮罩材料的邊緣卷邊移除。介電材料及遮罩材料可為或包括氧化物。形成介電材料層的步驟可包括形成一或多個介電材料雙層。介電材料雙層可包括以拉伸應力為特徵的第一層介電材料。介電材料雙層可包括以壓縮應力為特徵的第二層介電材料。一或多個溝槽的特徵可在於大於或約10 μm的深度。介電材料可形成為大於或約1 μm的厚度。方法可包括執行背面研磨操作。背面研磨操作可將半導體基板的厚度減小至小於或約300 μm。蝕刻一或多個溝槽的步驟可將半導體基板在邊緣區域內的厚度減小小於或約50 μm。

本技術的一些實施例可以涵蓋處理半導體基板的方法。方法可包括在半導體基板上形成第一層介電材料。第一層介電材料可包括介電材料雙層。介電材料雙層可包括以拉伸應力為特徵的第一層介電材料。介電材料雙層可包括以壓縮應力為特徵的第二層介電材料。方法可包括對介電材料雙層進行退火。方法可包括對介電材料雙層執行邊緣排除移除。邊緣排除移除可包括從半導體基板的內部區域大體上移除介電材料雙層。邊緣排除移除可包括沿半導體基板的外部區域保持一定量的介電材料雙層。

在一些實施例中，介電材料雙層可圍繞半導體基板保持距離半導體基板外邊緣向內小於或約10 mm的徑向距離。方法可包括對第一層介電材料進行退火後，在介電材料雙層上形成第二層介電材料。第二層介電材料可包括第二介電材料雙層。第二介電材料雙層可包括以拉伸應力為特徵的第一層介電材料。第二介電材料雙層可包括以壓縮應力為特徵的第二層介電材料。方法可以包括，在形成介電材料雙層之前，沿著半導體基板形成蝕刻終止層。方法可包括在半導體基板上形成遮罩材料。遮罩材料可以在半導體基板之邊緣區域與介電材料雙層接觸。方法可包括在覆蓋半導體基板之第一表面的遮罩材料中圖案化開口。方法可包括蝕刻穿過半導體基板的一或多個溝槽。方法可包括，在形成遮罩材料後，圍繞半導體基板的邊緣區域執行遮罩材料的邊緣卷邊移除。介電材料雙層的每一層的特徵在於其厚度大於或約為0.5 μm。方法可包括執行背面研磨操作。背面研磨操作可將半導體基板的厚度減小至小於或約300 μm。

本技術的一些實施例可以包括半導體結構。這些結構可以包括半導體基板。此些結構可包括圍繞半導體基板的邊緣區域及斜面區域周向延伸的邊緣保護層。半導體基板可以透過圍繞半導體基板內部區域的邊緣保護層暴露。邊緣保護層可包括第一介電材料雙層。第一介電材料雙層可包括以拉伸應力為特徵的第一層介電材料。第一介電材料雙層可包括以壓縮應力為特徵的第二層介電材料。

在一些實施例中，結構可包括在第一介電材料雙層與半導體基板之間形成的蝕刻終止層。邊緣保護層可包括第二介電材料雙層。第二介電材料雙層可包括以拉伸應力為特徵的第一層介電材料。第二介電材料雙層可包括以壓縮應力為特徵的第二層介電材料。邊緣保護層的特徵可在於厚度大於或約為3 μm。

與習知系統及技術相比，此種技術可能會提供許多益處。例如，製程可在半導體處理期間保護邊緣及斜面區域免受蝕刻。此外，製程可藉由防止邊緣及斜面損壞以及晶圓破損來促進超薄晶圓的生產。結合以下描述及附圖更詳細地描述了該等及其他實施例及其許多優點及特徵。

隨著半導體處理生產的元件不斷縮小，而層及處理變得更加複雜，各個製程的均勻性、材料品質、製程控制及可重複性變得越來越具有挑戰性。例如，在動力裝置及許多其他結構中，可能需要在形成操作期間增加通孔深度。然而，隨著溝槽形成深度的增加，晶圓損失可能會增加。許多微影技術要求基板的邊緣區域及斜面區域不含抗蝕劑材料。儘管該等技術正在進步以允許邊緣區域被圖案化，但在微影圖案轉移期間，基板上的遠邊緣及斜面區域可能會暴露以移除。

對於深溝槽形成，除其他移除或蝕刻製程外，邊緣區域的暴露可能會導致邊緣區域中基板材料的過度損失。例如，在可能形成多個溝槽的溝槽形成期間，歸因於圖案化之密度，溝槽的基板蝕刻可能相對緩慢。然而，在暴露的邊緣區域，完全暴露的開放區域可能以比內部區域快得多的速度進行蝕刻，這可能導致以比溝槽形成速度快兩倍、三倍、四倍或更多倍的速度進行移除。這可能會導致基板出現許多問題。例如，邊緣減少可能會阻止下游製程，諸如包括背面研磨在內的晶圓減薄操作。此外，當與處理系統機器人接觸時，斜面損壞可能會導致進一步的基板損壞及損失，並可能產生碎屑，從而導致下游製程中的基板破損。

本技術可以藉由在半導體基板之斜面及/或邊緣區域上形成一或多層材料來克服該等問題。藉由產生材料的邊緣保護層，可以在晶圓的內部區域繼續處理，同時確保邊緣及/或斜面區域的損失有限或減少。儘管剩餘的揭示將常規地識別特定結構，諸如可以使用本發明結構及方法的電源裝置，將容易理解的是，系統及方法同樣適用於可能受益於在半導體基板上形成邊緣保護層的任何數量的結構及元件。例如，在晶圓轉移及結合期間，根據本技術的實施例形成邊緣保護層可進一步保護薄基板，其可藉由限制邊緣及斜面效應來增加元件良率。因此，技術不應被視為僅適用於任何特定結構。此外，儘管將描述一示例性工具系統，以提供本技術的基礎，但應當理解，本技術可以在任意數量的半導體處理腔室及工具中產生，該等半導體處理腔室及工具可以執行一些或所有要描述的操作。

第1圖顯示了可根據本技術的一些實施例包括或配置之沉積、蝕刻、烘乾及固化腔室的處理系統100的一個實施例的頂部平視圖。在圖中，一對前端開口式聯合晶圓盒102供應各種尺寸的基板，基板由機械臂104接收，並在被放置到基板處理腔室108a-f之一個處理腔室之前放置在低壓保持區域106中，該等基板處理腔室108a-f係放置在串聯部分109a-c中。第二機械臂110可用於將基板晶圓從保持區域106運輸到基板處理腔室108a-f並返回。每個基板處理腔室108a-f可經配備以執行多個基板處理操作，包括本文所述的乾蝕刻製程，以及週期性層沉積、原子層沉積、化學氣相沉積、物理氣相沉積、蝕刻、預清潔、退火、電漿處理、脫氣、定向、及其他基板製程。

基板處理腔室108a~f可包括一或多個系統元件，用於在基板或晶圓上沉積、退火、固化及/或蝕刻材料膜。在一種配置中，兩對處理腔室（例如108c~d及108e~f）可用於在基板上沉積材料，並且第三對處理腔室（例如108a~b）可用於固化、退火或處理沉積的膜。在另一配置中，所有三對腔室（例如108a~f）可用以在基板上沉積及固化膜。所述製程中的任何一或多個可在與不同實施例中所示的製造系統分離的附加腔室中執行。應瞭解，系統100考慮了用於材料膜之沉積、蝕刻、退火及固化腔室的附加配置。此外，任何數量的其他處理系統可與本技術一起使用，本技術可併入有用於執行任何特定操作的腔室。在一些實施例中，可通向多個處理腔室同時在各個部分（諸如所述保持及轉移區域）中保持真空環境的腔室系統可允許在多個腔室中執行操作，同時在離散製程之間保持特定真空環境。

系統100，或更具體而言併入系統100或其他處理系統的腔室，可用於生產根據本技術的一些實施例的結構。第2圖示出了根據本技術的一些實施例的處理半導體基板的方法200中的示例性操作。方法200可在一或多個處理腔室中執行，諸如併入系統100中的腔室。方法200可以包括或可以不包括在方法開始之前的一或多個操作，包括前端處理、沉積、蝕刻、拋光、清潔，或在所述操作之前執行的任何其他操作。方法可以包括如圖中所示的若干可選操作，此些操作可以特定地與根據本技術的方法的一些實施例相關聯，也可以不特定地與之相關聯。方法200描述了第3A圖至第3F圖中示意所示的操作，其圖示將結合方法200的操作進行描述。應當理解，附圖僅示出了具有有限細節的部分示意圖，並且在一些實施例中，基板可以包含具有如附圖所示的態樣的任意數量的半導體部分，以及仍然可能受益於本技術的任何態樣的替代結構態樣。

方法200可涉及將半導體結構發展為特定製造操作的可選操作。儘管在一些實施例中，方法200可在基礎結構上執行，但在一些實施例中，此方法可在其他材料形成之後執行，如下文進一步描述。如第3A圖所示，半導體結構可包括半導體基板305，其可為矽材料、鍺材料或可在其上執行附加處理的一些其他半導體基板或結構。儘管基板的特徵可在於包括平板在內的任何幾何形狀，但在一些實施例中，基板可為弧形半導體晶圓，其特徵在於200 mm、300 mm、450 mm或任何其他尺寸的直徑。基板的特徵可在於圍繞基板周向延伸的斜邊。

在操作205，方法200可包括形成覆蓋基板305的介電層310。介電材料可為氧化物或氮化物或任何數量的材料，包括矽、碳或任何過渡金屬。介電材料可以跨基板表面上，包括沿著基板的內部區域、邊緣區域及斜面形成。儘管圖示為僅在基板的一側上形成，但應理解，在本技術所涵蓋的實施例中，也可在基板的背面上形成。介電層可形成為任何厚度，包括大於或約100 nm、大於或約250 nm、大於或約500 nm、大於或約750 nm、大於或約1.0 μm、大於或約2.0 μm或更大。然而，如下文解釋，取決於此層是否可為或包括一或多個雙層材料，此層可以形成一定厚度以控制膜應力，若應力超過閾值，則可能會對基板造成損壞。因此，在一些實施例中，層可保持在小於或約5 μm、小於或約4 μm、小於或約3 μm、小於或約2 μm或更小。沉積或形成介電層之製程可包括任何數量的沉積製程，包括熱氧化、原子層沉積、化學氣相沉積、電漿增強化學氣相沉積，或在半導體基板上形成或製造介電材料層的任何其他製程。

如前解釋，介電層310可用於在執行附加處理時提供邊緣保護。例如，可以在基板的內部區域內繼續處理，或者可以將可能需要接近之元件（例如用於結合）設置為發生。因此，在一些實施例中，方法200可包括在操作210處移除介電層310。移除步驟可包括任何類型的移除，包括電漿增強蝕刻、反應離子蝕刻、濕蝕刻或化學機械拋光。為了保持介電材料層的邊緣區域，在一些實施例中，可以執行邊緣排除移除。可以執行邊緣排除以從半導體基板之內部區域大體上或基本上移除介電材料層310，同時至少部分地沿半導體基板之外部區域保持一定量的介電材料層。

由於介電材料層的特徵可在於幾百奈米或更厚的厚度，因此此製程可能包括化學機械拋光操作。此外，在一些實施例中，移除可包括多個移除操作，諸如初始化學機械拋光操作，隨後第二選擇性濕蝕刻或乾蝕刻，以完全清除半導體基板的內部區域，同時限制對底層基板的損壞。儘管執行許多化學機械拋光操作的目的可能為在整個基板上的完美平面度，但本技術可能以違反直覺的方式執行拋光操作，這可能允許執行邊緣排除移除。例如，化學機械拋光可包括許多可調諧態樣，其有助於提高移除的平面度，或調整以更好地移除晶圓上的非平面特徵。漿料的改性可能會影響化學移除及選擇性，而薄膜及擋圈的壓力可能會影響機械移除。本技術可以藉由增加一個或兩個薄膜壓力及/或擋圈壓力來增加移除的機械態樣。

擋圈通常位於半導體基板外緣的外部。藉由增加擋圈上的壓力，可以將基板從拋光墊上拉開。類似地，藉由在內部區域的特定部分沿薄膜增加壓力，可以進行移除。這可能允許在內部區域內執行移除，同時減少或限制沿外部區域的移除。如第3B圖所示，移除可以實質上或完全發生在內部區域315內，而介電材料310的一部分沿著基板的外部保持，例如沿著邊緣區域及/或斜面。大體上移除可指大於或約90%、大於或約95%、大於或約98%、大於或約99%或更多的移除，並可包括完全移除內層內的介電材料。此外，對於任何小於完全移除的移除，可執行額外的移除製程以進行最終移除，這可進一步保護底層基板免受刮擦。類似地，保持在邊緣區域及/或斜面上的量可以大於或約50%，並且可以大於或約55%，大於或約60%，大於或約65%，大於或約70%，大於或約75%，大於或約80%，大於或約85%，大於或約90%，大於或約95%、大於或約97%、大於或約99%，或者在本技術的實施例中，可基本上或完全保持介電材料。

應當理解，基板305不意欲按比例顯示，而相反出於說明目的顯示。對於300 mm基板的非限制性實例，內部區域320可從基板中心延伸大於或約130 mm的徑向距離，並可延伸大於或約135 mm、大於或約140 mm、大於或約142 mm、大於或約144 mm、大於或約145 mm，大於或約146 mm、大於或約147 mm、大於或約148 mm、大於或約149 mm或更大的距離。類似地，外部區域325可從基板的外部邊緣延伸大於或約0.5 mm的徑向距離，並可延伸大於或約1.0 mm、大於或約1.5 mm、大於或約2.0 mm、大於或約2.5 mm、大於或約3.0 mm或更大的距離。然而，在一些實施例中，為了將介電材料保持在邊緣區域內，介電材料可以與外邊緣保持小於或約10 mm的徑向距離，並且可以保持小於或約9 mm、小於或約8 mm、小於或約7 mm、小於或約6 mm、小於或約5 mm，小於或約4密碼 mm，小於或約3 mm，或更小的距離。如圖所示，並且在一些實例中，在內部區域與外部區域之間的邊界處的移除可能不完整，並且可能發生一定量的重疊，而內部區域的其餘部分沒有介電材料310。重疊可以延伸進內部區域中小於或約10%的跨過內部區域的距離，並可延伸小於或約9%、小於或約8%、小於或約7%、小於或約6%、小於或約5%，小於或約4%，小於或約3%，小於或約2%，小於或約1%，或更小的距離。作為厚度侵入內部區域的介電材料的量也可限制為小於或約為長度重疊的任何百分比。

對於本技術所涵蓋的一些製程，方法200可包括在背面研磨或邊緣保護基板之任何其他使用之前的有限或無進一步操作。在包括附加形成製程（諸如如上所述的深溝槽形成）的一些實施例中，方法200可包括附加操作，其中在處理期間使用介電材料310保護基板的邊緣。例如，在操作215，遮罩材料330可在基板上形成，其可在微影術中圖案化以隔離用於通孔或溝槽形成的區域。如第3C圖所示，遮罩材料可與介電材料310接觸或以其他方式重疊，此可跨基板的邊緣區域保持。遮罩材料可為允許選擇性移除基板材料的任意數量的材料，並且可以包括包括上述任何材料的介電材料。在一些實施例中，遮罩材料及介電材料可以為或包括相同的材料，諸如作為非限制性實例的氧化矽。在操作220處，遮罩材料330可經圖案化，諸如使用光阻劑332，隨後對遮罩進行處理以暴露半導體基板的區域。

如前所述，光微影可包括一種稱為邊緣卷邊移除的製程，其中移除抗蝕劑的邊緣及斜面部分，以便於在微影腔室中進行處理。然而，這種暴露可能會導致移除基板外部區域上的遮罩材料，這可能會導致如上所述的邊緣、遠邊緣及斜面區域的開放區域移除。因此，如圖所示，光阻劑可僅保留在基板的內部部分內。本技術可藉由沿邊緣區域包括介電材料來克服此缺陷，介電材料可在遮罩圖案化後保持，且可確保邊緣區域及斜面區域仍然受保護。如第3D圖所示，可在遮罩330中形成若干開口以允許在基板上進行圖案化，其可暴露半導體基板的第一表面的一或多個部分。儘管移除抗蝕劑可導致從基板的邊緣區域移除部分或全部遮罩材料，但剩餘的介電材料310可保護此區域。

在操作225，一或多個溝槽335、通孔或結構可穿過打開的遮罩形成，並進入半導體基板。根據本技術的溝槽或孔的特徵可在於比習知技術更大的深度及縱橫比，這可以部分地歸因於所提供的邊緣保護。例如，縱橫比或深寬比可以大於或約10、大於或約20、大於或約30、大於或約40、大於或約50、大於或約60或更多。此外，溝槽或特徵的深度可形成為大於或約10μm，並且深度可形成為大於或約15μm，大於或約20μm，大於或約25μm，大於或約30μm，大於或約35μm，大於或約40μm，大於或約45μm，大於或約50μm，大於或約55μm，大於或約60μm，大於或約65μm，大於或約70μm，大於或約75μm，大於或約80μm，大於或約85μm，大於或約90μm，大於或約95μm，大於或約100μm，或更大。以暴露邊緣區域為特徵的習知技術，由於開放區域及由於圖案化限制而缺乏遮罩材料，在邊緣區域的基板損失可能大於或約為兩倍、三倍、四倍或更大。

如第3E圖所示，取決於所形成特徵的深度，一旦在蝕刻期間克服邊緣保護，邊緣區域可能會發生一定量的基板移除。如圖所示，邊緣區域處的基板移除可由輪廓340表徵，此輪廓可在邊緣區域與內部區域之間的介面處具有更大的損失量，且可由更低的進一步向外徑向損失表徵。因此，藉由併入有邊緣保護材料，邊緣區域處的損失可小於或約為內部區域內形成的特徵深度的50%，且可小於或約為特徵深度的45%，小於或約為特徵深度的40%，小於或約為特徵深度的35%，小於或約為特徵深度的30%，小於或約為特徵深度的25%，小於或約為特徵深度的20%，小於或約為特徵深度的15%，小於或約為特徵深度的10%，小於或約為特徵深度的5%，或更小。在一些實施例中，邊緣、遠邊緣或斜面的區域可以實質上、基本上或完全保持。

本技術的一些實施例可包括後續操作中的背面研磨或晶圓減薄。應理解，在背面研磨之前，可能會發生任何數量的形成或處理操作。如第3F圖所示，操作230可包括將基板的厚度減小至可小於或約500 μm、小於或約400 μm、小於或約300 μm、小於或約200 μm或更小的厚度。由於習知技術可能包括深度超過100 μm的邊緣損傷，因此在不造成基板破損及產量損失的情況下，此種晶圓減薄操作可能是不可能的。然而，由於本技術中的基板的邊緣區域可以得到大體上保護，因此可以執行額外的晶圓級降低。

如前所述，取決於要在基板內形成的特徵的厚度，可以產生額外的邊緣保護。然而，隨著邊緣保護厚度的增加，施加在基板上的應力可能會變得顯著。因此，根據本技術的實施例，本技術另外地包括產生更應力中性的介電層的操作，此介電層可包括一或多個雙層材料，並可在處理期間提供對基板的進一步保護。

第4圖示出了根據本技術的一些實施例的處理半導體基板的方法400中的示例性操作。方法400可在一或多個處理腔室中執行，諸如併入系統100中的腔室。方法400可以包括或不包括在方法開始之前的一或多個操作，包括前端處理、沉積、蝕刻、拋光、清潔，或在所述操作之前執行的任何其他操作。方法可以包括如圖中所示的若干可選操作，此些操作可以具體地與根據本技術的方法的一些實施例相關聯，也可以不具體地與之相關聯。方法400描述了第5A圖至第5F圖中示意所示的操作，其圖示將結合方法400的操作進行描述。應當理解，附圖僅示出了具有有限細節的部分示意圖，並且在一些實施例中，基板可以包含具有如附圖所示的態樣的任意數量的半導體部分，以及仍然可能受益於本技術的任何態樣的替代結構態樣。

方法400可包括上述方法200中的任何或所有製程，並可說明及描述亦可在方法200中執行的附加細節。第5圖中論述的元件可以包括上述任何材料或特徵的任何材料、態樣或特徵。例如，在一些實施例中，上述關於方法200的介電層310可以包括一或多個介電材料雙層，用於產生材料的低應力層。因此，應當理解，在本技術的實施例中，方法200的任何態樣可以應用於方法400，並且方法400的任何態樣可以應用於方法200。

方法400可包括在半導體基板505上形成數個材料層，如第5A圖所示。如將在下文所述，可包括任意數量的材料層，並且在組合中，該等材料層可產生如圖所示的介電材料層510，並且在本技術的實施例中，其可包括任意數量的內層，包括雙層。在一些實施例中，可在基板上形成蝕刻終止層，其可用於限制或控制可能導致基板劃傷的機械拋光或過度蝕刻。在一些實施例中，蝕刻終止層可為或包括氮化物，而介電材料也可以包括氧化物，其可以相對於氮化物選擇性地移除。為了促進氮化物的形成，在一些實施例中，可在基板505的表面上形成初始氧化物層512。氧化物可以如前所述以任意數量的方式形成，並且可以包括在潮濕或乾燥環境中的快速熱氧化。隨後，可在可選操作405處形成蝕刻終止層514。如上，蝕刻終止層514可以沿半導體基板表面形成，並且可為與其他介電材料層510中的介電材料不同的材料，諸如介電材料。作為一個非限制性實例，蝕刻終止層514可為氮化矽，並且可為低應力氮化矽，其可以限制對基板的影響。

在操作410，方法400可包括形成介電材料層，此介電材料層可為或包括雙層的第一層。如第5A圖所示，層516可以形成為覆蓋蝕刻終止層，並且可為第一層，諸如第一氧化物層。隨後，在操作415，可以形成雙層的第二層，並且如第5A圖所示，可以形成覆蓋雙層的第一層的上層518。介電層516及518可以一起形成，並且可以藉由如上所述的任何製程形成。然而，在本技術的實施例中，材料的特徵可在於相反的應力。例如，任一層（諸如一個實例中的層516）可由拉伸膜應力表徵，而另一層（諸如相同實例中的層518）可由壓縮膜應力表徵。應理解，此些層也可以反向應力特性形成。該等應力可能會產生以更中性應力為特徵的雙層，這可能會限制對基板的影響。為了產生相反的應力，可以執行不同的沉積製程。儘管可以產生用於產生拉伸及/或壓縮氧化物或介電層的任何製程，但在一些實施例中，拉伸膜可以藉由HARP沉積製程產生，此製程可為亞大氣化學氣相沉積製程，諸如利用臭氧及正矽酸乙酯。壓縮層可藉由電漿增強化學氣相沉積製程產生，諸如利用正矽酸乙酯，儘管在任一沉積中可使用其他前驅物。

如圖所示的層可能不足以代表任何特定比例。例如，當包括初始氧化層512時，其特徵可在於小於或約50 nm的厚度，且其特徵可在於小於或約45 nm、小於或約40 nm、小於或約35 nm、小於或約30 nm、小於或約25 nm、小於或約20 nm、小於或約15 nm，小於或約10 nm，小於或約5 nm，或更小的厚度。類似地，氮化物層可形成為任何厚度，其可允許膜作為機械及/或化學蝕刻終止層操作。例如，層的特徵可在於小於或約250 nm的厚度，並且特徵可在於小於或約200 nm、小於或約150 nm、小於或約100 nm、小於或約50 nm或更小的厚度。蝕刻終止層514的厚度可以隨著所包括雙層的數量的增加而更大，如下文進一步描述。雙層516及518的特徵可在於比其他膜更大的厚度，並且特徵可在於如前所述的任何厚度。

例如，此些層的特徵可在於上述的任何厚度，並且個別層的特徵可在於大於或約500 nm的厚度，並且特徵可在於大於或約600 nm、大於或約700 nm、大於或約800 nm、大於或約900 nm，大於或約1000 nm、大於或約1100 nm、大於或約1200 nm、大於或約1300 nm、大於或約1400 nm、大於或約1500 nm、大於或約1600 nm、大於或約1700 nm、大於或約1800 nm、大於或約1900 nm、大於或約2000 nm，大於或約2100 nm、大於或約2200 nm、大於或約2300 nm、大於或約2400 nm、大於或約2500 nm或以上的厚度。在實施例中，此些層的特徵可在於相似或不同的厚度。例如，在一些實施例中，第二層的特徵可在於厚度大於或約為第一層厚度的120%，並且特徵可在於厚度大於或約為第一層厚度的140%，大於或約為第一層厚度的160%，大於或約為第一層厚度的180%，大於或約為第一層厚度的200%，或更高。

在形成雙層之後，可以進行退火以提高雙層的品質，並使膜緻密化。退火可在大於或約500℃的溫度下進行，並可在大於或約600℃、大於或約700℃、大於或約800℃、大於或約900℃、大於或約1000℃、大於或約1100℃、大於或約1200℃、或者更高的溫度下進行。退火可進行大於或約5分鐘的時間段，並且可進行大於或約10分鐘、大於或約15分鐘、大於或約20分鐘、大於或約25分鐘或更長的時間段。在退火之前或之後，雙層的任一層及雙層膜的特徵可在於小於或約1000 MPa的拉伸或壓縮膜應力，並且特徵可在於小於或約900 MPa、小於或約800 MPa、小於或約700 MPa、小於或約600 MPa、小於或約500 MPa，小於或約400 MPa，小於或約300 MPa，小於或約200 MPa，小於或約100 MPa，或更小的膜應力。藉由限制每一層及整個膜的應力，可以限制對基板的影響。如圖所示，雙層形成及退火可隨後重複任意次數。隨著要形成的特徵的厚度可以增加，在本技術所涵蓋的實施例中，可以形成額外的雙層以產生併入有任意數量雙層的介電層510。

類似地，如上所述，在用於產生複合介電層510的一或多層之後，可以在操作425處執行邊緣排除移除製程。第5B圖可以示出隨後移除的示例性輪廓，如上文關於第3B圖所述。應當理解，介電層510可以包括如第5A圖中所示的每一層，並且可以保持到前面論述的任何量。當包括蝕刻終止層時，可如前所述執行化學機械拋光操作，其可將介電層向下移除至蝕刻終止層，且可至少部分移除蝕刻終止層。如上所述，由於製程可藉由更多機械移除來執行，因此可使用蝕刻終止層來計時移除並確保底層基板不被劃傷。可執行後續蝕刻，諸如熱磷酸蝕刻或選擇性乾蝕刻，以移除殘餘蝕刻終止層及任何底層，從而可在內部區域暴露基板。儘管二次蝕刻可導致介電層510的一定量的底切，但剩餘材料可僅為幾十奈米，但在一些實施例中，邊緣保護材料可延伸毫米或更長。因此，在暴露基板的同時，可以避免重大損壞。

如前所述，可以完成方法400，並且可以執行單獨的製程，其可以包括背面研磨或晶圓減薄，以及使用包括上述邊緣保護材料的基板505的結合或轉移操作。另外包含的實施例可包括如前所述在基板中產生溝槽或通孔，其可包括上文關於方法200所論述的任何操作、特徵或特性。例如，如第5C圖所示，可在可選操作430處在基板上形成遮罩材料530以及抗蝕劑材料532。由於邊緣卷邊移除操作，抗蝕劑材料532可能不會延伸穿過基板的邊緣或遠邊緣區域，或延伸到斜面上。因此，在可選操作435的圖案化期間，如前所述及第5D圖中所示，由於曝光，遮罩材料530可以沿著基板的邊緣區域移除。然而，由於介電材料510，包括如上所述的任何數量的雙層，邊緣區域可以受到保護。

如第5E圖所示，方法400可包括在可選操作440處，諸如使用反應離子蝕刻製程，將一或多個溝槽535或通孔蝕刻到基板中。該等特徵可以由上述任何特徵或特性來表徵。儘管如上文所述，一定量的凹口540可出現在基板的邊緣區域中，但移除可能受到限制，並且可能小於前述特徵的深度。在一些實施例中，可執行進一步的處理，隨後進行背面研磨操作，該操作可將半導體基板薄化，諸如從775 μm減薄至小於或約300 μm、小於或約200 μm、小於或約150 μm或更小，如第5F圖所示。藉由利用根據本技術的一些實施例的邊緣保護材料，可以限制或防止邊緣減薄及基板損傷。

在前面的描述中，為瞭解釋的目的，已經闡述了許多細節，以提供對本技術的各種實施例的理解。然而，對於熟習本領域者而言，顯而易見的是，某些實施例可以在沒有該等細節中的一些細節的情況下實施，或者具有附加細節。

在揭示了幾個實施例之後，熟習本領域者將認識到，在不脫離實施例精神的情況下，可以使用各種修改、替代構造及等效物。此外，為了避免不必要地模糊現有技術，並未描述許多眾所周知的製程及元件。因此，上述描述不應被視為限制技術的範圍。此外，方法或製程可以被描述為順序的或逐步的，但是應當理解，操作可以同時執行，或者以與所列不同的循序執行。

若提供了一個值的範圍，則應理解，除非上下文另有明確規定，否則進一步應明確披露此範圍上限及下限之間的每個中介值，以下限單位元的最小部分為準。包含規定範圍內的任何規定值或未規定的中介值與此規定範圍內的任何其他規定值或中介值之間的任何較窄範圍。彼等較小範圍的上限及下限可以獨立地包括在此範圍內或排除在此範圍內，並且在較小範圍內包括其中一個、兩個或兩個限制的每個範圍也包括在此技術內，但受制於範圍內的任何特定排除限制。若規定的範圍包括一個或兩個限值，則也包括不包括其中一個或兩個限值的範圍。

如本文及所附申請專利範圍中所使用的，除非上下文另有明確規定，否則單數形式「一(a)」、「一(an)」及「該(the)」包括複數引用。因此，例如，對「一雙層」的引用包括複數個此種雙層，而對「該層」的引用包括對熟習本領域者已知的一或多個層及其等效物的引用。

此外，當在本說明書及以下申請專利範圍中使用「包含(comprise/comprising)」、「含有(contain/containing)」、及「包括(include/including)」時，此些詞語旨在說明特徵、整數、元件或操作的存在，但它們並不排除一或多個其他特徵、整數、元件、運算、動作或群組的存在或添加。

100:系統 102:前端開口式聯合晶圓盒 104:機械臂 106:保持區域 108a:處理腔室 108b:處理腔室 108c:處理腔室 108d:處理腔室 108e:處理腔室 108f:處理腔室 109a:部分 109b:部分 109c:部分 110:第二機械臂 200:方法 205:操作 210:操作 215:操作 220:操作 225:操作 230:操作 305:基板 310:介電層 315:內部區域 320:內部區域 325:外部區域 330:遮罩材料 332:光阻劑 335:溝槽 340:輪廓 400:方法 405:可選操作 410:操作 415:操作 420:操作 425:操作 430:操作 435:操作 440:操作 445:操作 505:基板 510:介電材料 512:初始氧化物層 514:蝕刻終止層 516:介電層 518:層 530:遮罩材料 532:抗蝕劑材料 535:溝槽 540:凹口

藉由參考本說明書的其餘部分及圖式，可以進一步理解所揭示技術的性質及優點。

第1圖示出了根據本技術的一些實施例的示例性處理系統的一個實施例的頂部平面圖。

第2圖示出了根據本技術的一些實施例的處理半導體基板的方法中的示例性操作。

第3A圖至第3F圖示出了根據本技術的一些實施例正經處理的基板的橫截面圖。

第4圖示出了根據本技術的一些實施例的處理半導體基板的方法中的示例性操作。

第5A圖至第5F圖示出了根據本技術的一些實施例正經處理的基板的橫截面圖。

提供若干圖式作為示意圖。應當理解，該等圖式為了說明的目的，除非特別說明按比例繪製，否則不應認為按比例的。此外，作為示意圖，提供圖式以幫助理解，並且與實際表示相比，圖式可能不包括所有態樣或資訊，並且可能包括用於說明目的的誇大材料。

在附圖中，類似部件及/或特徵可能具有相同的元件符號。此外，相同類型的各種元件可以藉由在元件符號後面加上區別相似元件的字母來區分。若本說明書中僅使用了第一元件符號，則說明適用於具有相同第一元件符號的任何一個類似元件，無論字母如何。

國內寄存資訊(請依寄存機構、日期、號碼順序註記) 無 國外寄存資訊(請依寄存國家、機構、日期、號碼順序註記) 無

200:方法

205:操作

210:操作

215:操作

220:操作

225:操作

230:操作

Claims (19)

1. 一種處理一半導體基板之方法，該方法包含以下步驟：在該半導體基板上形成一介電材料層，其中該介電材料經形成為具有大於或約1μm的一厚度；對該介電材料層執行一邊緣排除移除；在該半導體基板上形成一遮罩材料，其中該遮罩材料在該半導體基板之一邊緣區域處與該介電材料接觸；在覆蓋該半導體基板之一第一表面的該遮罩材料中圖案化一開口；以及蝕刻穿過該半導體基板之一或多個溝槽。
2. 如請求項1所述之處理一半導體基板的方法，其中該邊緣排除移除之步驟包含以下步驟：大體上從該半導體基板之一內部區域移除該介電材料層；以及沿著該半導體基板之一外部區域保持一定量的該介電材料層。
3. 如請求項2所述之處理一半導體基板的方法，其中該介電材料圍繞該半導體基板保持距離該半導體基板之一外邊緣向內小於或約10mm的一徑向距離。
4. 如請求項1所述之處理一半導體基板的方法，進一步包含以下步驟，在形成該遮罩材料之後：對圍繞該半導體基板之一邊緣區域執行該遮罩材料的一邊緣卷邊移除。
5. 如請求項1所述之處理一半導體基板的方法，其中該介電材料及該遮罩材料包含氧化物。
6. 如請求項1所述之處理一半導體基板的方法，其中形成一介電材料層的步驟包含以下步驟：形成一或多個介電材料雙層，其中該介電材料雙層包含：一第一層介電材料，以一拉伸應力為特徵；以及一第二層介電材料，以一壓縮應力為特徵。
7. 如請求項1所述之處理一半導體基板的方法，其中一或多個溝槽的特徵在於大於或約10μm的一深度。
8. 如請求項1所述之處理一半導體基板的方法，進一步包含以下步驟：執行一背面研磨操作，其中該背面研磨操作將該半導體基板之一厚度減小至小於或約300μm。
9. 如請求項1所述之處理一半導體基板的方法，其中蝕刻該一或多個溝槽的步驟將該半導體基板在該邊緣區域內的一厚度減小了小於或約50μm。
10. 一種處理一半導體基板之方法，該方法包含以下步驟：在該半導體基板上形成一第一層介電材料，其中該第一層介電材料包含一介電材料雙層，其中該介電材料雙層的每一層的特徵在於大於或約0.5μm的一厚度，及其中該介電材料雙層包括： 一第一層介電材料，以一拉伸應力為特徵，及一第二層介電材料，以一壓縮應力為特徵；退火該介電材料雙層；以及對該介電材料雙層執行一邊緣排除移除，其中該邊緣排除移除包含：大體上從該半導體基板之一內部區域移除該介電材料雙層，以及沿著該半導體基板之一外部區域保持一定量的該介電材料雙層。
11. 如請求項10所述之處理一半導體基板的方法，其中該介電材料雙層圍繞該半導體基板保持距離該半導體基板之一外邊緣向內小於或約10mm的一徑向距離。
12. 如請求項10所述之處理一半導體基板的方法，進一步包含以下步驟，在退火該第一層介電材料後：在該介電材料雙層上形成一第二層介電材料，其中該第二層介電材料包含一第二介電材料雙層，該第二介電材料雙層包括：一第一層介電材料，以一拉伸應力為特徵，及一第二層介電材料，以一壓縮應力為特徵。
13. 如請求項10所述之處理一半導體基板的方法，進一步包含以下步驟，在形成該介電材料雙層之前：沿該半導體基板形成一蝕刻終止層。
14. 如請求項10所述之處理一半導體基板的方 法，進一步包含以下步驟：在該半導體基板上形成一遮罩材料，其中該遮罩材料在該半導體基板之一邊緣區域處與該介電材料雙層接觸；在覆蓋該半導體基板之一第一表面的該遮罩材料中圖案化一開口；以及蝕刻穿過該半導體基板之一或多個溝槽。
15. 如請求項14所述之處理一半導體基板的方法，進一步包含以下步驟，在形成該遮罩材料之後：對圍繞該半導體基板之一邊緣區域執行該遮罩材料的一邊緣卷邊移除。
16. 如請求項10所述之處理一半導體基板的方法，進一步包含以下步驟：執行一背面研磨操作，其中該背面研磨操作將該半導體基板之一厚度減小至小於或約300μm。
17. 一種半導體結構，包含：一半導體基板；及一邊緣保護層，其圍繞該半導體基板之一邊緣區域及斜面區域周向延伸，其中該半導體基板透過圍繞該半導體基板之一內部區域的該邊緣保護層暴露，該邊緣保護層包含：一第一介電材料雙層，其中該第一介電材料雙層的每一層的特徵在於大於或約0.5μm的一厚度，及其中該第一介電材料雙層包含： 一第一層介電材料，以一拉伸應力為特徵，及一第二層介電材料，以一壓縮應力為特徵。
18. 如請求項17所述之半導體結構，進一步包含：一蝕刻終止層，在該第一介電材料雙層與該半導體基板之間形成。
19. 如請求項17所述之半導體結構，其中該邊緣保護層進一步包含：一第二介電材料雙層，該第二介電材料雙層包含：一第一層介電材料，以一拉伸應力為特徵，以及一第二層介電材料，以一壓縮應力為特徵，其中該邊緣保護層的特徵在於大於或約3μm的一厚度。