CN107994028B - 三维存储器及其形成方法 - Google Patents
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- 238000000034 method Methods 0.000 title claims abstract description 44
- 230000015654 memory Effects 0.000 title claims abstract description 24
- 239000010410 layer Substances 0.000 claims abstract description 81
- 239000011241 protective layer Substances 0.000 claims abstract description 50
- 230000002093 peripheral effect Effects 0.000 claims abstract description 34
- 238000005530 etching Methods 0.000 claims abstract description 21
- 238000004140 cleaning Methods 0.000 claims abstract description 17
- 239000000758 substrate Substances 0.000 claims abstract description 14
- 238000000151 deposition Methods 0.000 claims abstract description 13
- 229910052751 metal Inorganic materials 0.000 claims abstract description 5
- 239000002184 metal Substances 0.000 claims abstract description 5
- 230000000873 masking effect Effects 0.000 claims description 21
- 229910052581 Si3N4 Inorganic materials 0.000 claims description 7
- 150000004767 nitrides Chemical class 0.000 claims description 7
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 claims description 7
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 claims description 6
- WFKWXMTUELFFGS-UHFFFAOYSA-N tungsten Chemical compound [W] WFKWXMTUELFFGS-UHFFFAOYSA-N 0.000 claims description 6
- 229910052721 tungsten Inorganic materials 0.000 claims description 6
- 239000010937 tungsten Substances 0.000 claims description 6
- 238000005229 chemical vapour deposition Methods 0.000 claims description 5
- BOTDANWDWHJENH-UHFFFAOYSA-N Tetraethyl orthosilicate Chemical compound CCO[Si](OCC)(OCC)OCC BOTDANWDWHJENH-UHFFFAOYSA-N 0.000 claims description 4
- 238000000231 atomic layer deposition Methods 0.000 claims description 4
- 238000004518 low pressure chemical vapour deposition Methods 0.000 claims description 4
- 238000001312 dry etching Methods 0.000 claims description 3
- 239000002243 precursor Substances 0.000 claims description 3
- 239000000376 reactant Substances 0.000 claims description 3
- 235000012239 silicon dioxide Nutrition 0.000 claims description 3
- 239000000377 silicon dioxide Substances 0.000 claims description 3
- 239000004065 semiconductor Substances 0.000 abstract description 2
- KRHYYFGTRYWZRS-UHFFFAOYSA-N Fluorane Chemical compound F KRHYYFGTRYWZRS-UHFFFAOYSA-N 0.000 description 5
- 229920002120 photoresistant polymer Polymers 0.000 description 5
- OKTJSMMVPCPJKN-UHFFFAOYSA-N Carbon Chemical compound [C] OKTJSMMVPCPJKN-UHFFFAOYSA-N 0.000 description 4
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 4
- QAOWNCQODCNURD-UHFFFAOYSA-N Sulfuric acid Chemical compound OS(O)(=O)=O QAOWNCQODCNURD-UHFFFAOYSA-N 0.000 description 4
- 229910052799 carbon Inorganic materials 0.000 description 4
- 229910052710 silicon Inorganic materials 0.000 description 4
- 239000010703 silicon Substances 0.000 description 4
- 238000007796 conventional method Methods 0.000 description 2
- 238000000623 plasma-assisted chemical vapour deposition Methods 0.000 description 2
- 125000006850 spacer group Chemical group 0.000 description 2
- 101000851976 Homo sapiens Nucleoside diphosphate phosphatase ENTPD5 Proteins 0.000 description 1
- 102100036518 Nucleoside diphosphate phosphatase ENTPD5 Human genes 0.000 description 1
- QPJSUIGXIBEQAC-UHFFFAOYSA-N n-(2,4-dichloro-5-propan-2-yloxyphenyl)acetamide Chemical compound CC(C)OC1=CC(NC(C)=O)=C(Cl)C=C1Cl QPJSUIGXIBEQAC-UHFFFAOYSA-N 0.000 description 1
- 238000000059 patterning Methods 0.000 description 1
- 238000005498 polishing Methods 0.000 description 1
- 239000000126 substance Substances 0.000 description 1
- 238000006467 substitution reaction Methods 0.000 description 1
Images
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-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
- H10B41/30—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the memory core region
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
- H10B41/20—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by three-dimensional arrangements, e.g. with cells on different height levels
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B43/00—EEPROM devices comprising charge-trapping gate insulators
- H10B43/20—EEPROM devices comprising charge-trapping gate insulators characterised by three-dimensional arrangements, e.g. with cells on different height levels
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B43/00—EEPROM devices comprising charge-trapping gate insulators
- H10B43/30—EEPROM devices comprising charge-trapping gate insulators characterised by the memory core region
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- Semiconductor Memories (AREA)
- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
Abstract
本发明公开了一种三维存储器及其形成方法，属于半导体技术领域。所述方法包括：提供衬底，衬底包括外围区和核心区；在核心区上形成台阶结构，并在外围区和台阶区上形成掩盖层；刻蚀掩盖层形成第一接触孔凹槽；形成覆盖掩盖层的上表面及第一接触孔凹槽的侧壁和底部的保护层；刻蚀掩盖层和保护层形成第二接触孔凹槽；去除掩盖层上的保护层及第一接触孔凹槽底部的保护层，并对当前的第一接触孔凹槽进行清洗；在清洗后的第一接触孔凹槽和第二接触孔凹槽中沉积金属形成第一接触孔和第二接触孔。本发明中的方法，有效的防止了第一接触孔的侧壁在清洗过程中受到损坏，从而提高了三维存储器成品的质量。
Description
技术领域
本发明涉及半导体技术领域，尤其涉及一种三维存储器及其形成方法。
背景技术
随着集成电路的快速发展，以及人们对存储容量需求的提升，三维存储器走进了人们的生活。现有的三维存储器的形成方法，如图1至图3所示的结构变化示意图，主要包括：1)提供含有外围区(包括栅极结构、左侧P阱、N阱)和核心区(包括右侧P阱)的衬底，在核心区上形成台阶结构，并在台阶结构和外围区上形成氧化物掩盖层；2)刻蚀掩盖层以在台阶结构上形成第一接触孔凹槽；3)在掩盖层上沉积碳(图中未示出)和氮氧化硅(SION)层(图中未示出)后，刻蚀掩盖层以在外围区上形成第二接触孔凹槽；4)去除碳和氮氧化硅层，并对第一接触孔凹槽进行清洗；5)在清洗后的第一接触孔凹槽和第二接触孔凹槽中沉积钨后进行平坦化处理，形成对应的第一接触孔和第二接触孔。其中，由于步骤4)之前，并未在第一接触孔凹槽中形成任何保护层来保护第一接触孔的氧化物侧壁，使得在步骤4)清洗的过程中，第一接触孔的氧化物侧壁容易受到清洗溶液的损坏，使得在后续沉积钨时，钨会进入到损坏的区域，如图5所示的通过专业设备拍摄的第一接触孔的照片，其不仅会使最终形成的接触孔的关键尺寸(CD)变大，而且增加了漏电风险(LeakageRisk)，降低了三维存储器成品的质量。
发明内容
为解决现有技术的不足，本发明提供一种三维存储器及其形成方法。
一方面，本发明提供一种三维存储器形成方法，包括：
提供衬底，所述衬底包括外围区和核心区；
在所述核心区上形成台阶结构，并在所述外围区和所述台阶区上形成掩盖层；
刻蚀所述台阶结构对应的掩盖层，形成第一接触孔凹槽；
形成覆盖掩盖层的上表面及所述第一接触孔凹槽的侧壁和底部的保护层；
刻蚀所述外围区对应的掩盖层及保护层，形成第二接触孔凹槽；
去除掩盖层上的保护层及所述第一接触孔凹槽底部的保护层后，对当前的第一接触孔凹槽进行清洗；
在清洗后的第一接触孔凹槽和第二接触孔凹槽中沉积金属并进行平坦化处理，形成对应的第一接触孔和第二接触孔。
可选地，所述在所述核心区上形成台阶结构，具体包括：
在所述核心区上形成叠层结构，所述叠层结构包括多层交错沉积的氮化物层和氧化物层，氮化物层形成于相邻的氧化物层之间；
刻蚀所述叠层结构形成台阶结构。
可选地，所述在所述外围区和所述台阶区上形成掩盖层，具体为：将四乙氧基硅烷作为前驱反应物，采用低压化学气相沉积或者等离子体化学气相沉积的方法，在所述外围区和所述台阶区上沉积二氧化硅，形成掩盖层。
可选地，采用原子层沉积法或者炉管化学气相沉积法在550度至650度的温度下沉积氮化硅，形成所述保护层。
可选地，所述保护层的厚度介于40埃至100埃之间。
可选地，所述去除掩盖层上的保护层及所述第一接触孔凹槽底部的保护层，具体为：采用干法刻蚀工艺去除掩盖层上的保护层及所述第一接触孔凹槽底部的保护层。
可选地，去除掩盖层上的保护层及所述第一接触孔凹槽底部的保护层后，采用湿法清洗工艺清洗当前的第一接触孔凹槽。
可选地，在当前的第一接触孔凹槽和第二接触孔凹槽中沉积钨形成对应的第一接触孔和第二接触孔。
另一方面，本发明提供一种三维存储器，包括：
衬底，所述衬底包括外围区和核心区；
形成于所述核心区上的台阶结构；
形成于所述外围区和所述台阶结构上的掩盖层；
形成于所述掩盖层中的第一接触孔和第二接触孔；
所述第一接触孔位于所述台阶结构上，且所述第一接触孔中含有保护层；所述第二接触孔位于所述外围区上。
可选地，所述第一接触孔中含有的保护层，具体为：厚度介于40埃至100埃之间的氮化硅。
本发明的优点在于：
本发明中，在台阶结构上形成接触孔的过程中，通过在其氧化物侧壁上形成保护层，使得在后续的清洗过程中，接触孔的氧化物侧壁不会受到损坏，有效地防止了因接触孔的氧化物侧壁损坏而造成的接触孔尺寸变大，以及漏电风险等问题，从而提高了三维存储器成品的质量。
附图说明
通过阅读下文优选实施方式的详细描述，各种其他的优点和益处对于本领域普通技术人员将变得清楚明了。附图仅用于示出优选实施方式的目的，而并不认为是对本发明的限制。而且在整个附图中，用相同的参考符号表示相同的部件。在附图中：
附图1至附图4为现有的三维存储器形成方法中的结构变化示意图；
附图5为通过专业设备拍摄的现有的三维存储器形成方法形成的三维存储器中台阶结构上的接触孔；
附图6为本发明提供的三维存储器形成方法流程图；
附图7至附图13为本发明提供的三维存储器形成方法中的结构变化示意图。
具体实施方式
下面将参照附图更详细地描述本公开的示例性实施方式。虽然附图中显示了本公开的示例性实施方式，然而应当理解，可以以各种形式实现本公开而不应被这里阐述的实施方式所限制。相反，提供这些实施方式是为了能够更透彻地理解本公开，并且能够将本公开的范围完整的传达给本领域的技术人员。
实施例一
根据本发明的实施方式，提供一种三维存储器形成方法，如图6至图13所示，包括：
提供衬底，衬底包括外围区(Periphery)和核心区(Core)；
在核心区上形成台阶结构，并在外围区和台阶区上形成掩盖层；
刻蚀台阶结构对应的掩盖层，形成第一接触孔(Contact Hole，简称CT)凹槽；
形成覆盖掩盖层的上表面及第一接触孔凹槽的侧壁和底部的保护层；
刻蚀外围区对应的掩盖层及保护层，形成第二接触孔凹槽；
去除掩盖层上的保护层及第一接触孔凹槽底部的保护层后，对当前的第一接触孔凹槽进行清洗；
在清洗后的第一接触孔凹槽和第二接触孔凹槽中沉积金属并进行平坦化处理，形成对应的第一接触孔和第二接触孔。
优选地，在本实施例中，衬底为硅衬底；如图7所示，衬底包括：外围区(Periphery)和核心区(Core)，其中，外围区包括：左侧的P阱(P－Well，简称PW)、N阱(N－Well，简称NW)和栅极结构；核心区为右侧的P阱。
根据本发明的实施方式，在核心区上形成台阶结构，具体包括：
在核心区上形成叠层结构，叠层结构包括多层交错沉积的氮化物层(图中未示出)和氧化物层(图中未示出)，氮化物层形成于相邻的氧化物层之间；刻蚀叠层结构形成台阶结构。
其中，叠层结构的层数，在本发明中不作限定，具体以实际需求而定。
根据本发明的实施方式，在外围区和台阶区上形成掩盖层，具体为：将四乙氧基硅烷(TEOS)作为前驱反应物，采用低压化学气相沉积(Low Pressure Chemical VaporDepositio，简称LPCVD)或者等离子体化学气相沉积(Plasma Enhanced Chemical VaporDeposition，简称PECVD)的方法，在外围区和台阶区上沉积二氧化硅形成掩盖层。
根据本发明的实施方式，形成覆盖掩盖层的上表面及第一接触孔凹槽的侧壁和底部的保护层(Spacer SiN Deposit，即SPA SIN DEP)，具体为：采用原子层沉积法(AtomicLayer Deposition，简称ALD)或者炉管化学气相沉积法(Furnacetube Chemical VaporDisposition，简称Fur CVD)在550度至650度的温度下沉积氮化硅，形成覆盖掩盖层的上表面及第一接触孔凹槽的侧壁和底部的保护层。
根据本发明的实施方式，保护层的厚度介于40埃至100埃之间。
根据本发明的实施方式，刻蚀台阶结构对应的掩盖层，形成第一接触孔凹槽(StepStructure Photo/Etch，即SSPH/ETCH)，具体包括：在台阶结构对应的掩盖层上形成第一光阻层并进行图形化处理形成第一刻蚀图案，沿第一刻蚀图案刻蚀掩盖层至露出台阶结构的部分上表面，形成第一接触孔凹槽；
在形成第一接触孔凹槽后，还包括：去除第一光阻层。
根据本发明的实施方式，刻蚀外围区对应的掩盖层及保护层，形成第二接触孔凹槽(Periphery Contact Hole Photo/Etch，简称PCPH/ETCH)，具体包括：在外围区对应的保护层上形成硬掩膜层和第二光阻层，对第二光阻层进行图形化处理形成第二刻蚀图案，沿第二刻蚀图案刻蚀硬掩膜层、保护层及掩盖层至露出外围区的部分上表面，形成第二接触孔凹槽。其中，硬掩膜层，具体包括：形成于保护层上的碳(C)层和形成于碳层上的氮氧化硅(SiON)层。
在形成第二接触孔凹槽后，还包括：去除硬掩膜层和第二光阻层。
根据本发明的实施方式，去除掩盖层上的保护层及第一接触孔凹槽底部的保护层(Spacer SiN Dry Etch，即SPA SIN Dry Etch)，具体为：采用干法刻蚀(Dry Etch)工艺去除掩盖层上的保护层及第一接触孔凹槽底部的保护层。
根据本发明的实施方式，去除掩盖层上的保护层及第一接触孔凹槽底部的保护层后，采用湿法清洗(Wet Clean)工艺清洗当前的第一接触孔凹槽。
具体地，采用氢氟酸(HF)和/或硫酸(H2SO4)清洗当前的第一接触孔凹槽。
本发明中，通过在第一接触孔凹槽中形成氮化硅保护层，其可以作为硬掩膜层，有效的防止在了在清洗过程中，氢氟酸和/或硫酸对第一接触孔凹槽的侧壁的损坏，从而有效的防止了因第一接触孔凹槽侧壁的损坏而造成的接触孔尺寸(CD)变大，以及漏电风险(Leakage Risk)等问题，从而提高了三维存储器成品的质量。
根据本发明的实施方式，在清洗后的第一接触孔凹槽和第二接触孔凹槽中沉积金属并进行平坦化处理，形成对应的第一接触孔和第二接触孔(W D eposit and CMP，即W DEP and CMP)，具体为：在清洗后的第一接触孔凹槽和第二接触孔凹槽中沉积钨(W)并进行平坦化处理，形成对应的第一接触孔和第二接触孔。
其中，平坦化处理，具体为：采用化学机械研磨(Chemical Mechanical Polish，简称CMP)工艺进行平坦化处理。
实施例二
根据本发明的实施方式，提供一种三维存储器，包括：
衬底，衬底包括外围区和核心区；
形成于核心区上的台阶结构；
形成于外围区和台阶结构上的掩盖层；
形成于掩盖层中的第一接触孔和第二接触孔；
第一接触孔位于台阶结构上，且第一接触孔中含有保护层；第二接触孔位于外围区上。
根据本发明的实施方式，台阶结构，具体为：多层交错沉积的氮化物层和氧化物层，氮化物层形成于相邻的氧化物层之间。
根据本发明的实施方式，第一接触孔中含有的保护层，具体为：厚度介于40埃至100埃之间的氮化硅。
本发明中，在台阶结构上形成接触孔的过程中，通过在其氧化物侧壁上形成保护层，使得在后续的清洗过程中，接触孔的氧化物侧壁不会受到损坏，有效地防止了在清洗过程中，因接触孔的氧化物侧壁损坏而造成的接触孔尺寸变大，以及漏电风险等问题，从而提高了三维存储器成品的质量。
以上所述，仅为本发明较佳的具体实施方式，但本发明的保护范围并不局限于此，任何熟悉本技术领域的技术人员在本发明揭露的技术范围内，可轻易想到的变化或替换，都应涵盖在本发明的保护范围之内。因此，本发明的保护范围应以所述权利要求的保护范围为准。
Claims (9)
1.一种三维存储器形成方法，其特征在于，包括：
提供衬底，所述衬底包括外围区和核心区；
在所述核心区上形成台阶结构，并在所述外围区和所述台阶区上形成掩盖层；
刻蚀所述台阶结构对应的掩盖层，形成第一接触孔凹槽；
形成覆盖掩盖层的上表面及所述第一接触孔凹槽的侧壁和底部的保护层；
刻蚀所述外围区对应的掩盖层及保护层，形成第二接触孔凹槽；
采用干法刻蚀工艺去除掩盖层上的保护层及所述第一接触孔凹槽底部的保护层后，对当前的第一接触孔凹槽进行清洗；
在清洗后的第一接触孔凹槽和第二接触孔凹槽中沉积金属并进行平坦化处理，形成对应的第一接触孔和第二接触孔。
2.根据权利要求1所述的方法，其特征在于，所述在所述核心区上形成台阶结构，具体包括：
在所述核心区上形成叠层结构，所述叠层结构包括多层交错沉积的氮化物层和氧化物层，氮化物层形成于相邻的氧化物层之间；
刻蚀所述叠层结构形成台阶结构。
3.根据权利要求1所述的方法，其特征在于，所述在所述外围区和所述台阶区上形成掩盖层，具体为：将四乙氧基硅烷作为前驱反应物，采用低压化学气相沉积或者等离子体化学气相沉积的方法，在所述外围区和所述台阶区上沉积二氧化硅形成掩盖层。
4.根据权利要求1所述的方法，其特征在于，采用原子层沉积法或者炉管化学气相沉积法在550度至650度的温度下沉积氮化硅，形成所述保护层。
5.根据权利要求1所述的方法，其特征在于，所述保护层的厚度介于40埃至100埃之间。
6.根据权利要求1所述的方法，其特征在于，去除掩盖层上的保护层及所述第一接触孔凹槽底部的保护层后，采用湿法清洗工艺清洗当前的第一接触孔凹槽。
7.根据权利要求1所述的方法，其特征在于，在当前的第一接触孔凹槽和第二接触孔凹槽中沉积钨形成对应的第一接触孔和第二接触孔。
8.一种三维存储器，其特征在于，包括：
衬底，所述衬底包括外围区和核心区；
形成于所述核心区上的台阶结构；
形成于所述外围区和所述台阶结构上的掩盖层；
形成于所述掩盖层中的第一接触孔和第二接触孔；
所述第一接触孔位于所述台阶结构上，且所述第一接触孔中含有保护层；所述第二接触孔位于所述外围区上。
9.根据权利要求8所述的三维存储器，其特征在于，所述第一接触孔中含有的保护层，具体为：厚度介于40埃至100埃之间的氮化硅。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CN201711139446.2A CN107994028B (zh) | 2017-11-16 | 2017-11-16 | 三维存储器及其形成方法 |
| CN202110096658.7A CN112768456A (zh) | 2017-11-16 | 2017-11-16 | 三维存储器及其形成方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CN201711139446.2A CN107994028B (zh) | 2017-11-16 | 2017-11-16 | 三维存储器及其形成方法 |
Related Child Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| CN202110096658.7A Division CN112768456A (zh) | 2017-11-16 | 2017-11-16 | 三维存储器及其形成方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| CN107994028A CN107994028A (zh) | 2018-05-04 |
| CN107994028B true CN107994028B (zh) | 2021-02-02 |
Family
ID=62031684
Family Applications (2)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| CN202110096658.7A Pending CN112768456A (zh) | 2017-11-16 | 2017-11-16 | 三维存储器及其形成方法 |
| CN201711139446.2A Active CN107994028B (zh) | 2017-11-16 | 2017-11-16 | 三维存储器及其形成方法 |
Family Applications Before (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| CN202110096658.7A Pending CN112768456A (zh) | 2017-11-16 | 2017-11-16 | 三维存储器及其形成方法 |
Country Status (1)
| Country | Link |
|---|---|
| CN (2) | CN112768456A (zh) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
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| Publication number | Priority date | Publication date | Assignee | Title |
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2017
- 2017-11-16 CN CN202110096658.7A patent/CN112768456A/zh active Pending
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
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| Publication number | Publication date |
|---|---|
| CN112768456A (zh) | 2021-05-07 |
| CN107994028A (zh) | 2018-05-04 |
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