TWI773628B - 半導體結構及其形成方法 - Google Patents

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Abstract

半導體結構包括：基板；目標層，位於基板上；以及具有IV-A族元素摻雜的硬遮罩層，位於目標層上，其中，硬遮罩層中的sp3軌域的鍵結數量大於sp2軌域的鍵結數量。

Description

半導體結構及其形成方法
本發明實施例是關於一種半導體結構，特別是有關於具有IV-A族元素摻雜的硬遮罩層的半導體結構及其形成方法。
半導體裝置廣泛地應用於各種領域，例如：車用電子、工業用電子、通訊、電腦運算、以及消費性電子。為了增加半導體裝置的元件密度且改善其性能，目前記憶體裝置的製造技術持續朝向元件尺寸的微縮化而努力。然而，當元件尺寸持續縮小時，許多挑戰隨之而生。
雖然現有的各種遮罩已大致符合需求，但並非在各方面都令人滿意。因此，仍需要改善遮罩及其形成方法，以克服元件尺寸縮小所產生的問題，提升裝置可靠度及性能。
本發明實施例提供一種半導體結構，包括：基板；目標層，位於基板上；具有第一IV-A族元素摻雜的硬遮罩層，位於目標層上。
在一些實施例中，硬遮罩層包括第二IV-A族元素，其中第二IV-A族元素不同於第一IV-A族元素。在一些實施例中，硬遮罩層中所摻雜的第一IV-A族元素之sp3軌域的鍵結數量大於sp2軌域的鍵結數量。在一些實施例中，硬遮罩層包括類鑽石碳層且第一IV-A族元素為碳。在一些實施例中，硬遮罩層中所摻雜的第一IV-A族元素的sp3軌域的鍵結數量與sp2軌域的鍵結數量的比例為2.5至4.0。在一些實施例中，硬遮罩層中所摻雜的第一IV-A族元素的壓縮應力為 -100 MPa至 100 MPa。
本發明實施例提供一種半導體結構的形成方法，包括：提供基板；形成目標層於基板上；形成硬遮罩層於目標層上；以及使用IV-A族元素佈植於硬遮罩層，以降低硬遮層薄膜應力，並維持硬遮罩層中的sp3軌之鍵結數量。在一些實施例中，在使用IV-A族元素佈植硬遮罩層之後，硬遮罩層中的sp3軌域的鍵結數量與sp2軌域的鍵結數量的比例從高於4變為2.5至4.0，薄膜硬力可從-500MPa至-1500MPa，降為-100 MPa至0 MPa。
在一些實施例中，硬遮罩層包括一類鑽石碳層且IV-A族元素為碳。在一些實施例中，以IV-A族元素佈植硬遮罩層是使用非原位（ex-situ）佈植方法。在一些實施例中，半導體結構的形成方法更包括：圖案化硬遮罩層以露出目標層；形成多個間隔物於圖案化的硬遮罩層的側壁上；以及移除該硬遮罩層。
第1圖是根據本發明的一些實施例，繪示出半導體結構10的剖面圖。半導體結構10包括基板100、目標層102、及硬遮罩層104。
根據一些實施例，目標層102位於基板100上。目標層可包括主動元件、被動元件、虛設（dummy）元件、或前述元件的一部分、或前述之組合。在一些實施例中，目標層102包括一或多層遮罩層。在一些實施例中，目標層102包括導電部件。在一些實施例中，目標層102包括主動區或主動層。在一些實施例中，目標層102包括介電層，例如：氧化物層、氮化物層、低k材料層、光阻層、或半導體層（如多晶矽（poly silicon）層）。
一般而言，為了圖案化目標層及/或在後續的製程中保護目標層，可在目標層上形成硬遮罩層。根據目標層、圖案化製程、及/或後續製程的各種需求，可選擇具有特定性質的硬遮罩層。 參照第1圖，摻雜的硬遮罩層104位於目標層102上。根據一些實施例，硬遮罩層104包括：碳層、半導體層、或其他適合的材料層。在一些實施例中，硬遮罩層104是以IV-A族元素摻雜，先將硬遮罩層表面晶體結構轉變為非晶體結構，將sp3軌域鍵結斷鍵成sp2，以降低薄膜應力。同時在離子注入過程中的局部加熱現象，使局部區域sp2軌域鍵結重新接鍵為sp3。
但硬遮罩層104中的sp3軌域的鍵結數量仍維持大於sp2軌域的鍵結數量以保持其抗蝕刻能力。這可以有效地降低硬遮罩層104中的應力，從而避免硬遮罩層104與其他膜層（例如目標層102或後續形成於硬遮罩層104上的膜層）之間的剝離，以提昇半導體結構的可靠度及穩定度。在一些實施例中，IV-A族元素摻雜的硬遮罩層（104）中sp3軌域的鍵結數量與sp2軌域的鍵結數量的比例（sp3/sp2）為2.5至4.0，例如3.3或3.7。相較之下，未摻雜的硬遮罩層中的sp3軌域的鍵結數量與sp2軌域的鍵結數量的比例大於4。
在一些實施例中，IV-A族元素的摻雜濃度為1e10 cm -3至1e20 cm -3，可有效地降低硬遮罩層104中的應力且維持硬遮罩層104的抗蝕刻能力。舉例而言，在一些實施例中，以IV-A族元素摻雜硬遮罩層104可降低其壓縮應力的絕對值的90%以上，同時維持硬遮罩層104的抗蝕刻能力，以避免膜層的剝離、破裂及/或彎曲且仍然可在後續的圖案化製程保護目標層102。因此，本發明實施例對於需要利用厚硬遮罩層（厚度約1 nm至1 μm、或更厚）進行高深寬比（1~ 200）的蝕刻製程特別有利。
根據一些實施例，形成硬遮罩層104的材料包括IV-A族元素。換言之，硬遮罩層104的材料包括用於摻雜硬遮罩層104的IV-A族元素。在一些實施例中，形成硬遮罩層104的材料相同於用來摻雜硬遮罩層104的IV-A族元素，所以在後續的圖案化製程或移除製程中不需要額外的製程來處理或移除用於摻雜的IV-A族元素。在其他實施例中，因為硬遮罩層104包括相同於用於摻雜硬遮罩層104的IV-A族元素的材料，所以可以避免製程或機台的污染問題。根據一些實施例，硬遮罩層104的厚度為1nm至1 μm或大於1μm。
在一些實施例中，硬遮罩層104為類鑽石碳（diamond-like carbon，DLC）層，且用於摻雜此類鑽石碳層的IV-A族元素為碳。在其他實施例中，硬遮罩層104包括半導體層，例如：元素半導體層（如矽層或鍺層）或二元（binary）化合物半導體層（如矽鍺（SiGe）層、鍺碳（GeC）層、及矽碳（SiC）層）、前述之組合、或其他適合的半導體層。
第2圖是根據本發明的其他實施例，繪示出半導體結構10的剖面圖。半導體結構10包括基板100、目標層102、及摻雜的硬遮罩層104。如第2圖所示，目標層102包括第一遮罩層102a及第二遮罩層102b。在一些實施例中，第一遮罩層102a及第二遮罩層102b可各自包括：非晶碳層、富含矽的（silicon-rich）碳層、多晶矽層、氧化矽層、氮化矽、氮氧化矽層、光阻層或前述之組合。在一些實施例中，具有由第一遮罩層102a及第二遮罩層102b形成的目標層102的半導體結構10可用於形成記憶體裝置的主動區的雙重圖案化製程或導電接觸件鑲嵌製程。在硬遮罩層104與第一遮罩層102a及第二遮罩層102b包括相同材料的一些實施例中，硬遮罩層104的晶體結構不同於第一遮罩層102a且不同於第二遮罩層102b。
第3圖是根據本發明的其他實施例，繪示出半導體結構10的剖面圖。半導體結構10包括基板100、目標層102、及摻雜的硬遮罩層104。在第3圖的實施例中，目標層102包括閘極膜層堆疊，其包含浮動閘極層102c、浮動閘極層102c上的閘極間介電層102d、閘極間介電層102d上的控制閘極層102e。在此些實施例中，摻雜的硬遮罩層104可在後續的圖案化製程作為蝕刻遮罩，且由於摻雜的硬遮罩層104的壓縮應力（絕對值）較小，可避免膜層剝離、破裂及/或彎曲。
根據本發明的一些實施例，浮動閘極層102c及控制閘極層102e可各自包括：金屬層、金屬氮化物層、多晶矽、或前述之組合。根據一些實施例，閘極間介電層102d的材料可包括：氧化矽、氮化矽、氮氧化矽、或高介電常數（high-k）（介電常數大於3.9）介電材料。在一些實施例中，閘極間介電層102d為氧化矽形成的單層結構。其他實施例中，閘極間介電層102d為包括氧化矽、氮化矽及其它高介電常數介電材料的多層結構。
以下將配合第4-5圖的製程剖面圖說明本發明實施例中硬遮罩層的形成與摻雜。參照第4圖，提供基板100。接著形成目標層102於基板100上。在一些實施例中，目標層102包括一或多層遮罩層，所述一或多層遮罩層可包括：非晶碳層、富含矽的（silicon-rich）碳層、多晶矽層、氧化矽層、氮化矽、氮氧化矽層、光阻層或前述之組合。
在一些實施例中，目標層102包括閘極堆疊，且閘極堆疊包括：浮動閘極層、控制閘極層、以及位於浮動閘極層與控制閘極層之間的閘極間介電層。在一些實施例中，浮動閘極層及浮動閘極層可各自包括：金屬層、金屬氮化物層、多晶矽層、或前述之組合。在一些實施例中，閘極間介電層的材料可包括：氧化物、氮化物、氮氧化物、或高介電常數（high-k）（介電常數大於3.9）介電材料。
參照第5圖，形成硬遮罩層104於目標層102上。根據一些實施例，硬遮罩層104包括：含碳層、碳層、半導體層、或其他適合的材料層。再參照第5圖，接著執行佈植製程200，使用IV-A族元素佈植硬遮罩層104，可先將sp3軌域鍵結斷鍵成sp2，以降低薄膜應力。同時在離子注入過程中的局部加熱現象，使局部區域sp2軌域鍵結重新接鍵為sp3。在一些實施例中，以IV-A族元素佈植硬遮罩層104可破壞硬遮罩層104中的部分晶體結構（例如硬遮罩層104的表面或鄰近表面的晶體結構），使其轉變為非晶結構。舉例而言，根據一些實施例，在佈植製程200期間，IV-A族元素打斷硬遮罩層104中的部分sp3軌域鍵結，使此部分sp3軌域鍵結轉變為sp2軌域鍵結。這可以實現硬遮罩層104中的應力釋放（stress relief），從而避免硬遮罩層104與其他膜層之間的剝離、其他膜層之間的剝離、或其他膜層的破裂及/或彎曲，以提昇半導體結構的可靠度及穩定度。
根據一些實施例，在執行佈植製程200之後，硬遮罩層104中的sp3軌域的鍵結數量與sp2軌域的鍵結數量的比例從高於4降為2.5至4.0。舉例而言，硬遮罩層104中的sp3軌域的鍵結數量與sp2軌域的鍵結數量的比例可變為2.7、3.3或3.7。根據一些實施例，若硬遮罩層104中的sp3軌域的鍵結數量與sp2軌域的鍵結數量的比例小於2.5，表示被打斷的sp3軌域的鍵結數量太多，可能改變硬遮罩層104的特性，而使抗蝕刻能力降低；若硬遮罩層104中的sp3軌域的鍵結數量與sp2軌域的鍵結數量的比例大於4.0，表示被打斷的sp3軌域的鍵結數量不足，而無法有效地釋放應力。應注意的是，佈植製程產生的熱可能使硬遮罩層中的sp2軌域鍵結轉變為sp3軌域鍵結，然而sp3軌域鍵結轉變為sp2軌域鍵結的數量仍然高於sp2軌域鍵結轉變為sp3軌域鍵結的數量。
根據一些實施例，硬遮罩層104包括佈植製程200中使用的IV-A族元素。在一些實施例中，硬遮罩層104由佈植製程200中使用的IV-A族元素組成。在一些實施例中，以IV-A族元素佈植硬遮罩層104是使用非原位（ex-situ）佈植方法。
在一些實施例中，以IV-A族元素佈植的硬遮罩層104的壓縮應力為-100 MPa至100 Mpa，例如-74 MPa或 -40 MPa 。在一些實施例中，IV-A族元素的佈植濃度為1e10 cm -3至1e20 cm -3，例如5e10 cm -3、7e12 cm -3、1.3e15 cm -3、2e17 cm -3、或3e19 cm -3。根據一些實施例，若IV-A族元素的佈植濃度大於1e20 cm -3，可能造成太多的sp3軌域鍵結轉變為sp2軌域鍵結而使抗蝕刻能力降低；若IV-A族元素的佈植濃度小於1e10 cm -3，可能僅使少量的sp3軌域鍵結轉變為sp2軌域鍵結而無法有效地降低應力。在一些實施例中，IV-A族元素的佈植能量為100 eV至10 MeV，例如35 keV、900 keV、或7 MeV。根據一些實施例，若IV-A族元素的佈植能量大於10 MeV，可能會打斷太多的sp3軌域鍵結而改變硬遮罩層104的物理及/或化學特性，導致後續製程或所得的半導體結構受到不良的影響；若IV-A族元素的佈植能量小於100 eV，可能不足以打斷sp3軌域鍵結或僅能打斷少量的sp3軌域鍵結，而無法有效地降低應力。
根據一些實施例中，可透過調整其他參數，例如硬遮罩層104的厚度或摻雜製程的其他條件，以達到降低應力且維持抗蝕刻能力。在一些實施例中，IV-A族元素摻雜的硬遮罩層104的壓縮應力從摻雜前的約-1000 MPa變為-100 MPa至100 MPa。在一些實施例中，硬遮罩層104為類鑽石碳（DLC）層，且佈植製程200中使用的IV-A族元素為碳。根據一些實施例中，以碳佈植類鑽石碳層可將類鑽石碳層的壓縮應力的絕對值降低為佈植前的10%以下，且維持類鑽石碳層的抗蝕刻能力為佈植前的85%至100%。舉例而言，在一實施例中，類鑽石碳層的壓縮應力為約-1000 MPa，在碳佈植製程後，佈植的類鑽石碳層的壓縮應力為約-100 MPa至100 MPa，且佈植的類鑽石碳層在後續製程中仍具有抵抗蝕刻的能力。根據一些實施例，類鑽石碳層的厚度為1nm至1 μm，例如160 nm、300 nm、或500 nm。在一些實施例中，可使用濺鍍、離子束輔助沉積、電弧蒸鍍、或其他適合的物理氣相沉積方法形成類鑽石碳層。
舉例而言，在針對厚度蝕刻的非等向性蝕刻製程中，在具有相同初始厚度及相同蝕刻條件的情況下，以碳摻雜的類鑽石碳層被蝕刻穿過的時間是其他含碳材料層（例如非晶碳層）被蝕刻穿過的時間的兩倍以上。在另一示例中，在針對厚度蝕刻的非等向性蝕刻製程中，在相同蝕刻時間及相同蝕刻條件的情況下，其他含碳材料層被蝕刻移除的厚度是以碳摻雜的類鑽石碳層被蝕刻移除的厚度的兩倍以上。
第6-7圖是根據本發明的一些實施例，說明本發明的硬遮罩層在製程上的應用。參照第6圖，根據一些實施例，在形成第5圖的半導體結構10後，圖案化硬遮罩層104以露出目標層102。
然後形成間隔物106於圖案化的硬遮罩層104的側壁上。在一些實施例中，間隔物106的材料可包括：氧化物、氮化物、氮氧化物、或前述之組合。在一些實施例中，形成間隔物106於圖案化的硬遮罩層104的側壁上的步驟包括：順應性地（conformally）形成間隔物材料層於圖案化的硬遮罩層104及目標層102上，接著非等向性地蝕刻間隔物材料層，以露出圖案化的硬遮罩層104的頂表面及目標層102的頂表面，剩餘的間隔物材料層形成間隔物106。
接著參照第7圖，移除硬遮罩層104。留下的間隔物106可以作為蝕刻下方目標層102的蝕刻遮罩。以上參照第6-7圖形成間隔物106，再利用間隔物106圖案化目標層的製程為自對準雙重圖案化（self-aligned double patterning，SADP）製程。
參照第8圖，在一些實施例中，以IV-A族摻雜的硬遮罩層104在高深寬比蝕刻製程或深溝槽蝕刻製程中可作為遮罩及/或保護層，以實現所欲的高深寬比。應注意的是，雖然第8圖中的高深寬比蝕刻製程蝕刻了目標層102及基板100，然而高深寬比蝕刻製程可以僅蝕刻目標層102而未蝕刻基板100。
根據一些實施例，在形成第3圖的半導體結構10後，可執行圖案化製程以形成多個閘極堆疊，如第9-10圖所示。參照第3及9圖，圖案化硬遮罩層104以露出控制閘極層102e。在一些實施例中，圖案化硬遮罩層104包括對圖案化硬遮罩層104進行蝕刻製程。舉例而言，在硬遮罩層104為類鑽石碳層的實施例中，可使用反應式離子蝕刻製程來蝕刻類鑽石碳層且其中的製程氣體包括氧。接著參照第10圖，以硬遮罩層104作為遮罩，執行一或多道蝕刻製程，移除硬遮罩層104露出的控制閘極層102e、閘極間介電層102d、及浮動閘極層102c。剩餘的控制閘極層102e、閘極間介電層102d、及浮動閘極層102c形成多個閘極堆疊102。此外，在其他實施例中，可對第3圖的半導體結構10執行如第6-7圖所示的自對準雙重圖案化製程，其中使用以IV-A族摻雜的硬遮罩層104作為心軸，在控制閘極層102e上形成間隔物，並且可使用所得的間隔物作為遮罩來蝕刻控制閘極層102e、閘極間介電層102d、及浮動閘極層102c。
第11-12圖是根據本發明的其他實施例，繪示出形成具有導電接觸件的單鑲嵌製程的剖面圖。參照第2及11圖，圖案化硬遮罩層104及目標層102。舉例而言，可使用上述的製程將硬遮罩層104圖案化，然後以硬遮罩層104作為遮罩蝕刻目標層102，此時目標層102係為金屬間介電（IMD）層（其下方可形成有另一材料層（未繪示）），以形成露出基板100的開口108。接著參照第12圖，移除硬遮罩層104，然後填充導電接觸件110至開口108中以形成導電接觸件的材料層於開口108中，然後使用平坦化製程移除開口108外的導電接觸件的材料層，從而形成導電接觸件110於開口108中。
本發明實施例提供具有IV-A族元素摻雜的硬遮罩層的半導體結構及其形成方法，可以避免膜層及膜層之間的缺陷，以改善半導體結構的可靠度及製程裕度且提昇所得的半導體裝置的性能。
在本發明所屬技術領域中具有通常知識者應理解，此類等效的製程及結構並無悖離本發明的精神與範圍，且在不違背本發明之精神及範圍之下，做各式各樣的改變、取代及替換。
10:半導體結構 100:基板 102:目標層 102a:第一遮罩層 102b:第二遮罩層 102c:浮動閘極層 102d:閘極間介電層 102e:控制閘極層 104:硬遮罩層 106:間隔物 108:開口 110:導電接觸件 200:佈植製程
第1、2和3圖是根據本發明的一些實施例，繪示出半導體結構的剖面圖。 第4、5圖，第6、7和8圖，第9、10、11和12圖是根據本發明的不同實施例，繪示出形成半導體結構的製程剖面圖。
10:半導體結構
100:基板
102:目標層
104:硬遮罩層

Claims (10)

  1. 一種半導體結構，包括：一基板；一目標層，位於該基板上；以及一具有一第一IV-A族元素摻雜的硬遮罩層，位於該目標層上，其中該硬遮罩層中所摻雜的第一IV-A族元素之sp3軌域的鍵結數量大於sp2軌域的鍵結數量。
  2. 如請求項1之半導體結構，其中，該硬遮罩層包括一第二IV-A族元素，其中該第二IV-A族元素不同於該第一IV-A族元素。
  3. 如請求項1之半導體結構，其中該硬遮罩層中所摻雜的第一IV-A族元素的sp3軌域的鍵結數量與sp2軌域的鍵結數量的比例為2.5至4.0。
  4. 如請求項1之半導體結構，其中該硬遮罩層包括一類鑽石碳(diamond-like carbon，DLC)層且該第一IV-A族元素為碳。
  5. 如請求項1之半導體結構，其中該硬遮罩層所摻雜的第一IV-A族元素的壓縮應力為-100MPa至100MPa。
  6. 一種半導體結構的形成方法，包括：提供一基板；形成一目標層於該基板上；形成一硬遮罩層於該目標層上；以及使用一IV-A族元素佈植於該硬遮罩層，以增加該硬遮罩層中的sp2軌域的鍵結數量。
  7. 如請求項6之半導體結構的形成方法，其中在使用該IV-A族元素佈植該硬遮罩層之後，該硬遮罩層中的sp3軌域的鍵結數量與sp2軌域的鍵結數量的比例為2.5至4.0。
  8. 如請求項6之半導體結構的形成方法，其中該硬遮罩層包括一類鑽石碳層且該IV-A族元素為碳。
  9. 如請求項6之半導體結構的形成方法，其中以該IV-A族元素佈植該硬遮罩層是使用非原位(ex-situ)佈植方法。
  10. 如請求項6之半導體結構的形成方法，更包括：圖案化該硬遮罩層以露出該目標層；形成多個間隔物於圖案化的該硬遮罩層的側壁上；以及移除該硬遮罩層。
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