TW201719716A - 囊封基材的方法 - Google Patents

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Abstract

揭露一種囊封基材的方法，其中，此基材具有至少下列層：一CMOS裝置層，一不同於矽之第一半導體材料層，及一第二半導體材料層，該第一半導體材料層係配置於該CMOS裝置層與該第二半導體材料之間。此方法包含：(i)於邊緣處周圍式移除此基材之一部份；及(ii)使一介電材料沉積於此基材上以替代於步驟(i)移除之部份，以便囊封至少該CMOS裝置層及該第一半導體材料層。亦揭露一相關的基材。

Description

囊封基材的方法 領域
本發明係有關於一種囊封基材的方法，且更明確地，其係有關於一種與CMOS可相容之囊封基材的方法。
背景
經由應用CMOS電晶體裝置之摩爾定理比例縮放(Moore’s Law scaling)，矽互補型金屬氧化物半導體(Si-CMOS)已於過去五十年支配半導體產業，導致於積體電路(ICs)及微電子中持續且顯著之技術進步。但是，今日最先進之CMOS裝置已縮減到其尺寸僅係數個原子之等級的地步，且快速接近於物理上及經濟上會排除進一步有意義比例縮放的地步。因此，任何未來的IC性能增益可能需要使用不同方式達成，其中最有前途之一者係使用新的半導體材料生產混合式裝置，諸如，化合物半導體(例如，III-V半導體等)，其等具有比矽更佳之電性質及光學性質。使用此等新材料之最有利方式並非使其等完全替代矽，而係採用每一材料將其用在製造一體積電路之特別功能性部份。例如，Si-CMOS之高積體密度使其理想地用在 生產打算用於數位處理及邏輯應用之功能性部份，而各種III-V材料係高度適於製造打算用於光電及RF/無線應用之功能性部份，及高能量貯存密度之以Li為主之材料係用於生產積體微電池之最佳者。因此，挑戰之處在於使不同型式之材料單片式積體化(monolithically integrate)，以使得電路之不同功能性部份能流暢且有效率地一起運作，同時佔據最小的晶片足跡(chip footprint)。
實際之單片式積體化需要在不與標準CMOS製造方法折衷的情況下(即，無污染)，於商用CMOS製造設備中使不同材料於CMOS電路內加工。此係因為由於過去數十年大規模投資，與用於其它型式之電子材料的同等物相比，CMOS產業及基礎設施係最高度發展且最先進。因此，這一般要求非CMOS材料在藉由與CMOS可相容之工具的加工期間永不被蝕刻或曝露，上述非CMOS材料典型上被視為CMOS污染物(且有時於極特別情況，被認為係實際的)。
對此，文獻上最近報導有關避免CMOS與III-V材料間的交叉污染，其中，提議之解決方式係選擇性地生長(LED)之III-V層，然後，以一薄矽層覆蓋此III-V材料-見圖1。如圖1所示，LED之底接觸係經由一矽覆晶格加工基材(silicon-on-lattice-engineered substrate)(SOLES)晶圓100之100%鍺(Ge)覆蓋而導通(accessed)。
但是，於完全非CMOS層置換於Si-CMOS 層之上或下之情況中，與SOLES晶圓100之情況相似的是，由於該等非CMOS區域並未被侷限於氧化物井內，(此等層之)非CMOS材料仍可能會於相關晶圓之邊緣處曝露出。
因此，本發明之一目的係解決習知技藝之至少一此等問題，及/或提供可於此項技藝使用之一選擇。
概要
依據第一方面，提供一種囊封基材的方法，此基材具有至少下列層：一CMOS裝置層，一不同於矽之第一半導體材料層，及一第二半導體材料層，該第一半導體材料層係配置於該CMOS裝置層與該第二半導體材料之間。此方法包含：(i)於邊緣處周圍式移除此基材之一部份；及(ii)使一介電材料沉積於此基材上以替代於步驟(i)移除之部份，以便囊封至少CMOS裝置層及第一半導體材料層。
有利地，此提議方法使基材之該CMOS裝置層及該第一半導體材料層(其係非CMOS且不同於矽)被囊封，使得當該基材於其後回到半導體代工廠以作後端加工時，該第一半導體材料層不會被曝露出而污染代工廠中與CMOS可相容之工具。
較佳地，該第一半導體材料可包括一第III-V族半導體材料，或自組合不同III-V半導體材料而形成之一材料。
特別地，該第III-V族半導體材料可包括 GaN、InGaP、AlGaAs、InGaAsP、InGaN、AlGaN、GaAs、Ge，或InGaAs。
較佳地，該第二半導體材料可包括矽，或一與CMOS可相容之材料。
較佳地，該CMOS裝置層可包括以矽覆絕緣體(silicon-on-insulator)為主之裝置。
較佳地，周圍式移除此基材之部份可包括使用反應式離子蝕刻，或感應耦合電漿反應式離子蝕刻以便此移除。
較佳地，若使用反應式離子蝕刻或感應耦合電漿反應式離子蝕刻，於步驟(i)之前，此方法可進一步包含使用耐熱膠帶使一晶圓遮罩可移除地附接於該CMOS裝置層上。
較佳地，該晶圓遮罩可由矽形成。
較佳地，周圍式移除此基材之部份可包括使用邊緣修整以便此移除。
較佳地，使該介電材料沉積於基材上可包括使一介電材料層沉積於此CMOS裝置層之一表面上，該表面與該第一半導體材料層相對且係與該基材之水平軸實質上平行，此方法可進一步包括：(iii)使此基材平面化以至少部份移除沉積於CMOS裝置層之表面上的介電材料層。
較佳地，該基材之平面化可包括使用化學機械式拋光以便此平面化。
較佳地，該介電材料可選自由氧化鋁、氮化 鋁、二氧化矽、氮化矽、合成鑽石，及氮化硼所組成之組群。
較佳地，使介電材料沉積於基材上可包括使用電漿增強化學蒸氣沉積以便此沉積。
較佳地，於步驟(iii)後，此方法可進一步包含：(iv)使該介電材料沉積於該第二半導體材料層之表面上，該表面與該第一半導體材料層相對。
較佳地，於步驟(iii)或(iv)後，此方法還可進一步包含：(v)使此基材回火以使經沉積之介電材料緻密化。
較佳地，周圍式移除此基材之部份可包括部份移除該第二半導體材料層之邊緣的一部份。
較佳地，此方法可進一步包含於實施步驟(ii)期間維持該晶圓遮罩於該CMOS裝置層上的附接。
較佳地，此方法可進一步包含於步驟(i)後及於步驟(ii)前移除該晶圓遮罩；及於步驟(ii)使作為介電材料之一旋塗式玻璃材料沉積於基材上。
依據第二方面，提供一種基材，其包含至少下列層：一CMOS裝置層，一不同於矽之第一半導體材料層，及一第二半導體材料層，該第一半導體材料層係配置於該CMOS裝置層與該第二半導體材料之間。至少該CMOS裝置層及該第一半導體材料係經配置成被一介電材料周圍式地囊封。
較佳地，該第一半導體材料可包括一第III-V 族半導體材料，或自組合不同III-V半導體材料而形成之一材料。
較佳地，該第二半導體材料可包括矽，或一與CMOS可相容之材料。
較佳地，該CMOS裝置層可包括以矽覆絕緣體為主之裝置。
明顯地，與本發明第一方面有關之特徵亦可應用於本發明之其它方面。
參考下文所述之實施例，本發明之此等及其它方面將是顯而易見且釋明的。
100‧‧‧晶圓
200‧‧‧方法
202‧‧‧基材
204‧‧‧CMOS裝置層
206‧‧‧第一半導體材料層
208‧‧‧第二半導體材料層
210‧‧‧介電材料層
250‧‧‧步驟
252‧‧‧步驟
254‧‧‧步驟
256‧‧‧步驟
258‧‧‧步驟
300‧‧‧測量結果
400‧‧‧測量結果
500‧‧‧放大圖
550‧‧‧放大圖
600‧‧‧測量結果
700‧‧‧圖
702‧‧‧圖
圖式簡要說明
本發明之實施例係參考所附圖式揭露於下，其中：圖1顯示依據習知技藝於一矽覆晶格加工基材(SOLES)晶圓上達成之單片式積體化之示意圖；圖2，其包括圖2a至2e，係依據一實施例之一囊封基材的方法；圖3顯示於接受反應式離子蝕刻或感應耦合電漿反應式離子蝕刻後，有關於圖2之基材的邊緣附近之分佈的測量結果；圖4顯示於沉積一介電材料層後，有關於圖2之基材的弓形分佈之測量結果；圖5a及5b顯示於接受化學機械式拋光(CMP)後，有關於圖2之基材的邊緣附近之分佈的個別放大圖； 圖6顯示於接受化學機械式拋光(CMP)後，有關於圖2之基材的弓形分佈之測量結果；以及圖7a及7b顯示描述在使用圖2的方法囊封該基材之前及之後，於SOI-III-V/Si基材之二選擇位置測得之鎵(Ga)、銦(In)及砷(As)污染之個別圖。
較佳實施例之詳細說明
圖2顯示依據一實施例之用於與CMOS可相容之囊封一基材202的一方法200。基材202具有至少下列層：一CMOS裝置層204，一第一半導體材料層206(其係不同於矽且不與CMOS相容)，及一第二半導體材料層208。第一半導體材料層206係配置於CMOS裝置層204與第二半導體材料層208之間。由上往下觀看，基材202之各層係配置為：CMOS裝置層204，第一半導體材料層206，及第二半導體材料層208(位於基材202之底部)。
CMOS裝置層204可包括以矽覆絕緣體(SOI)為主之裝置。需瞭解於某些情況，CMOS裝置層204(當於方法200之步驟250提供時)可於其上表面以，例如，由硼磷矽酸鹽玻璃形成之一覆蓋介電層(於圖2a中未示出)預先覆蓋，以保護CMOS裝置層204，但無需恆為此情況。視其應用而定，該覆蓋介電層亦可具有相同於欲於步驟254使用之一介電材料(雖然無需總是如此)。再者，為了釋明，CMOS裝置層204之定義僅指一SOI基材之單晶Si部份。該SOI基材之本體已被移除，且以第二半導體材料 層208替代。需注意的是，一SOI基材典型上係於一“隱埋氧化物”(BOX)層上置換之一薄(即，從10nm至數μm)矽單結晶層，該隱埋氧化物層係進一步與一本體矽基材(具有數百μm厚)附接。因此，為避免疑問，CMOS裝置層204係定義成包括所有經製造之CMOS裝置(於SOI基材上)，及部份/或全部的BOX層。然後，該第一半導體材料包括一第III-V族半導體材料，或自組合不同III-V半導體材料而形成之一材料。特別地，該第III-V族半導體材料包括GaN、InGaP、AlGaAs、InGaAsP、InGaN、AlGaN、GaAs、Ge、InGaAs、GaAs、InSb、AlSb、AlP、GaP、AlAs、GaAs、InP、InAs、GaAb、AlSb、InSb、GaN、InN、AlN，或其等之組合等。但此不被作為限制而闡釋；事實上，其它非III-V材料(即，非CMOS或不同於矽)亦係可能-可接近CMOS裝置層204而沉積之任何其它非CMOS材料可作為第一半導體材料。於某些情況，第一半導體材料206層亦可以一完成裝置型式提供，例如，以一高電子遷移電晶體(HEMT)。
另一方面，該第二半導體材料包括矽，或一與CMOS可相容之材料。因此，(於某些實施例)基材202可呈一積體圖案式之SOI-InGaAs/GaAs/Ge/Si基材或一圖案式SOI-GaN/Si基材之型式(且於任一情況，可集體歸類為一SOI-III-V/Si基材)。亦需瞭解基材202之特別結構及製造基材202本身之相關方法已揭露於PCT公開號：WO 2016/007088，因此，若要的話，對於此等方面之更多細 節，有興趣的讀者可參考該PCT公開案。PCT公開號，WO 2016/007088，之內容在此亦被完整併入以供參考。簡要重點提示，基材202(於此處之步驟250提供)係等同於WO 2016/007088中揭露之圖2e的最後基材270，但是，其中，為了簡化，WO 2016/007088之圖2e中之BOX層254及介電材料層262並未顯示於此處之圖2a的基材202中。為了妥當，亦須注意的是圖2中描述之CMOS裝置層204、第一半導體材料層206，及第二半導體材料層208的相對尺寸單純為了清楚例示已經誇大，且不應被闡釋為代表可能之實際尺寸。
方法200開始係於步驟250(即，見圖2a)先提供基材202，且於下一步驟252(即，見圖2b)，基材202之一部份係於邊緣處周圍式地移除。特別地，於此情況，考慮到需考量邊緣排除處理，欲被移除之CMOS裝置層204及第一半導體材料層206的周圍邊緣之材料的量係保持儘可能低，此意指自原始邊緣移除約3mm至7mm之材料，同時第二半導體材料層208之周圍邊緣僅一部份被移除相同厚度，如圖2b所示。此意指與第二半導體材料208未接受周圍式移除處理之一相鄰區段相比，於步驟252處理之第二半導體材料層208之一區段具有較小周圍。然後，第二半導體材料層208未於步驟252移除之剩餘部份會作為一基部，以支撐於下一步驟254沉積之一介電材料層210-見下述。亦需澄清的是，步驟250係方法200之一選擇性步驟。有關於此，依需要，周圍式移除此基材202之部份包 括使用反應式離子蝕刻(RIE)、感應耦合電漿(ICP)RIE，或邊緣修整以便此移除。更不用說，移除基材202於邊緣之一部份使至少CMOS裝置層204及第一半導體材料層206之原始周圍尺寸降至某一程度。再者，若使用RIE或ICP-RIE，於執行步驟252之前，一晶圓遮罩(未示出)係使用耐熱膠帶可被移除地附接至CMOS裝置層204之上表面。所使用之晶圓遮罩係具有些微較小之直徑(例如，190mm)，且係由矽形成。當蝕刻正被實施時，該晶圓遮罩保護CMOS裝置層204之上表面，但於蝕刻完成時被移除。
於進一步之步驟254(即，見圖2c)，一介電材料層210被沉積(例如，使用電漿增強化學蒸氣沉積(PECVD)、其它適合之CVD技術，或噴濺技術)於基材202上，以替代於步驟252被移除之部份，以便囊封至少CMOS裝置層204及第一半導體材料層206。待沉積之介電材料210的厚度係依預期的應用之要求而定，且可彈性地以比此基材202於步驟252被移除之部份的厚度更大/更小而沉積。若在CMOS裝置層204上之覆蓋介電層(若被提供)之原始存在厚度欲被維持，則較大厚度之介電材料210需被沉積，因為一些介電材料210於平面化期間會損失掉。另一方面，因為原始存在之覆蓋介電層(若被提供)於某些情況會考量與平面化有關之“損失”而配置，故亦可沉積較小量之介電材料210。因此，關於欲沉積多少的介電材料210於步驟254而言係有一些彈性。以邊緣而言，這因此使得基材202回復到其原始尺寸。於此處理期間，CMOS裝置 層204之上表面亦以其本身之介電材料層210沉積。介電材料210可為(例如)氧化鋁(Al2O3)、氮化鋁(AlN)、二氧化矽(SiO2)、氮化矽(SiN)、合成鑽石，或氮化硼(BN)。然後，於步驟256(即，見圖2d)，基材202被平面化(例如，使用化學機械式拋光(CMP))以至少部份地移除當步驟254被實行時沉積於CMOS裝置層204之上表面的介電材料210。更明確地，此係欲使CMOS裝置層204之上表面露出-於此情況，該上表面可被定義為CMOS裝置層204之與第一半導體材料206相對且與基材202之水平軸實質上平行之一表面。
於可擇之步驟258(即，見圖2e)，介電材料210亦沉積於第二半導體材料層208之背面上，該背面係相對於第一半導體材料層206。步驟258亦可被稱為“背側”處理，且被進行以確保基材202(於步驟258之加工後)與某些CMOS處理流程之可相容性，該背側處理可能需要一背側介電層存在。再者，於步驟256或258之後，基材202可被回火，以使沉積於基材202上之介電材料210緻密化，以改良對於可於其後處理中實施之濕式化學蝕刻之抗性。
圖3顯示於步驟252接受RIE或ICP-RIE之後，與基材202邊緣附近之輪廓有關的測量結果300。如所示者，於此實施例，在基材202之邊緣，約6μm之垂直深度的材料被蝕刻(共同地自CMOS裝置層204、第一半導體材料層206，及第二半導體材料層208)。亦須瞭解的是，於此實驗用於獲得測量結果300的基材202之厚度係約730 μm，但無疑地並不以任何方式限制方法200之施用。因此，如前所述，約6μm之介電材料210係接著被沉積於基材202上(於步驟254)作為替代。
圖4顯示於步驟254沉積介電材料210之後，與基材202之弓形輪廓有關之測量結果400。如所量測者，(經處理之)基材202的弓形於圖4中被描述約為14μm。如前所述，欲於步驟256使基材202平面化，可使用CMP，且於此情況，CMP配方(recipe)被調整，以便於基材202之邊緣移除比於基材202之中心更多的材料(相對於CMOS裝置層204)。於實施CMP後，基材202之邊緣附近所獲得之階狀輪廓係以個別放大圖示500，550顯示於圖5a及5b。由圖5b可觀察到於晶圓遮罩之邊緣所在位置具有凹陷，可能原因係於此區域附近可能具有較高的蝕刻速率。藉由使用旋塗式玻璃(SOG)，由於其較佳的填充能力，此問題可被解決。此外，於接受CMP後之基材202的弓形輪廓係顯示於圖6之測量結果600。由圖6，被判定的是，基材202並未從14μm改變太多(如先前於圖4之結果400所測量般)，這被認為對於後續處理之所有加工工具而言係一可接受的數字。
全反射X射線螢光(TXRF)光譜術被用以測量於使用所議方法200囊封之前及之後，於基材202上之III-V材料污染量。有關於此，圖7a及7b顯示描述鎵(Ga)、銦(In)及砷(As)污染之個別圖700，702，其等係經由方法200加工之前及之後，在基材202之二不同位置測得。如7a 及7b中所描述，於實施囊封後，III-V材料污染係降低二級數量達約1010至1011個原子/公分2之間。個別地，一些穿孔(pin-hole)及未結合區亦於經處理之基材202上觀察到，此可解釋觀察到之較高污染。藉由正確地解決此等問題(即，穿孔及未結合區)，可預期受III-V材料之污染被進一步降低。依據IMEC規定，所欲污染之程度理想上需低於1011個原子/公分2，且對於此，相信該標準係可使用所議方法200加工而達成。
如上所述，PCT公開號：WO 2016/007088揭露允許CMOS及非CMOS材料(例如，個別係Si-CMOS及III-V材料)被個別加工，然後，使用一雙層轉移(DLT)方法組合在一起以形成一積體基材。但是，此僅解決部份(與使CMOS及非CMOS材料於一裝置中積體化有關之)問題，因為該積體基材仍需回到半導體代工廠以便後段加工(例如，使Si-CMOS及HEMT連接在一起)。於後段加工期間，源自積體晶圓邊緣之III-V材料仍會曝露於代工廠之與CMOS可相容之工具而造成污染，此係非所欲的。因此，於積體基材之邊緣需要另外的保護，以避免交叉污染問題，此可藉由所議方法200有利地解決。特別地，所議方法200包括邊緣蝕刻/修整積體基材邊緣之一部份(例如，從邊緣約5-7mm)，且其後，沉積介電材料層210以替代經蝕刻之邊緣部份，接著，於積體基材上實施CMP以便平面化。選擇性地，若需要，背側處理亦可於其後對經加工之積體基材實行。
雖然本發明已於圖式及前述說明內容中作詳細例示及說明，此等例示及說明被認為係例示性或舉例性的，而非限制性；本發明不限於所揭露之實施例。所揭實施例之其它變化可由熟習此項技藝者於實施所請發明時瞭解及進行。
例如，於步驟252，第二半導體材料層208之所有必要周圍邊緣被移除(依據CMOS裝置層204及第一半導體材料206被移除之相對應邊緣部份)，而非僅其一部份。同樣地，於步驟258沉積於第二半導體材料層208之背面上的介電材料210可為與用於步驟254者不同型式之一介電材料。進一步地，步驟256並非總是需要，其係依情況而定，且因此，步驟256對於所議方法200係選擇性的。此外，需瞭解的是，第一半導體材料層206於變化實施例中可藉由複數個之III-V或其它半導體層(其等係非與CMOS可相容的)替換。另外，下述亦為可能，即額外之不同半導體材料層(其等係非與CMOS可相容的)亦可與第一半導體材料層206(於其上/其下)一起配置，但其等仍係夾置於CMOS裝置層204與第二半導體材料層208之間。於此一情況，所有此等額外層亦將於步驟254中與第一半導體材料層206一起以介電材料210囊封。
進一步地，於步驟252，選擇性蝕刻可被另外地採用，以便周圍式地蝕刻掉於邊緣處之第一半導體材料層206，此亦需步驟254相對應的合作最佳化，以確保後續之完全囊封得以實行。
此外，於執行步驟252之前(若使用RIE或ICP-RIE)，可移除地附接於CMOS裝置層204上表面之該晶圓遮罩可於實施步驟254期間維持於CMOS裝置層上，使得於沉積處理期間，介電材料210不會沉積於CMOS裝置層204之上面表。其後，一旦步驟254完成時，該晶圓遮罩可被移除。需瞭解的是，平面化對於此方式可為需要或不需要，其係依要求而定。
更進一步地，於另一變化，於執行步驟252之前(若使用RIE或ICP-RIE)，可移除地附接於CMOS裝置層204上表面之該晶圓遮罩可於完成步驟252之後且於執行步驟254之前移除；然後，對於步驟254，一旋塗式玻璃(SOG)材料係於步驟254沉積於基材202上作為介電材料210。需瞭解的是，平面化對於此方式可為需要或不需要，其係依要求而定。
200‧‧‧方法
202‧‧‧基材
204‧‧‧CMOS裝置層
206‧‧‧第一半導體材料層
208‧‧‧第二半導體材料層
210‧‧‧介電材料層
250‧‧‧步驟
252‧‧‧步驟
254‧‧‧步驟
256‧‧‧步驟
258‧‧‧步驟

Claims (22)

  1. 一種囊封基材的方法，該基材具有至少下列層：一CMOS裝置層、一不同於矽之第一半導體材料層，及一第二半導體材料層，該第一半導體材料層係配置於該CMOS裝置層與該第二半導體材料層之間，該方法包含：(i)於邊緣處周圍式移除該基材之一部份；以及(ii)使一介電材料沉積於該基材上以替代於步驟(i)移除之該部份，以便囊封至少該CMOS裝置層及該第一半導體材料層。
  2. 如請求項第1項的方法，其中，該第一半導體材料包括一第III-V族半導體材料，或自組合不同III-V半導體材料而形成之一材料。
  3. 如請求項第2項的方法，其中，該第III-V族半導體材料包括GaN、InGaP、AlGaAs、InGaAsP、InGaN、AlGaN、GaAs、Ge，或InGaAs。
  4. 如請求項1-3中任一項的方法，其中，該第二半導體材料包括矽，或一與CMOS可相容之材料。
  5. 如請求項1-4中任一項的方法，其中，該CMOS裝置層包括以絕緣體上矽(silicon-on-insulator)為主之裝置。
  6. 如請求項1-5中任一項的方法，其中，周圍式移除該基材之該部份包括使用反應式離子蝕刻，或感應耦合電漿反應式離子蝕刻以便該移除。
  7. 如請求項第6項的方法，其中，於步驟(i)之前，該方法進一步包含：若使用反應式離子蝕刻或感應耦合電漿反應式離子蝕時，使用耐熱膠帶使一晶圓遮罩可移除地附接於該CMOS裝置層上。
  8. 如請求項第7項的方法，其中，該晶圓遮罩係由矽形成。
  9. 如請求項第1-5項中任一項的方法，其中，周圍式移除該基材之該部份包括使用邊緣修整以便該移除。
  10. 如請求項1-9中任一項的方法，其中，使該介電材料沉積於該基材上包括使一層該介電材料沉積於該CMOS裝置層之一表面上，該表面與該第一半導體材料層相對且係與該基材之水平軸實質上平行，該方法進一步包括：(iii)使該基材平面化以至少部份地移除沉積於該CMOS裝置層之表面上的該介電材料層。
  11. 如請求項第10項的方法，其中，使該基材平面化包括使用化學機械式拋光以便該平面化。
  12. 如請求項1-11中任一項的方法，其中，該介電材料係選自由氧化鋁、氮化鋁、二氧化矽、氮化矽、合成鑽石，及氮化硼所組成之組群。
  13. 如請求項1-12中任一項的方法，其中，使該介電材料沉積於該基材上包括使用電漿增強化學蒸氣沉積以便該沉積。
  14. 如請求項第10項的方法，其中，於步驟(iii)後，該方法進一步包含：(iv)使該介電材料沉積於第二半導體材料層之一表面上，該表面與該第一半導體材料層相對。
  15. 如請求項第10或14項的方法，其中，於步驟(iii)或(iv)後，該方法進一步包含：(v)使該基材回火以使該經沉積之介電材料緻密化。
  16. 如請求項1-15中任一項的方法，其中，周圍式移除該基材之該部份包括部份地移除該第二半導體材料層之該邊緣的一部份。
  17. 如請求項第7項的方法，其進一步包含：於實施步驟(ii)期間維持該晶圓遮罩於該CMOS裝置層上的附接。
  18. 如請求項第17項的方法，其進一步包含：於步驟(i)之後且於步驟(ii)之前移除該晶圓遮罩；以及於步驟(ii)中使作為該介電材料之一旋塗式玻璃材料沉積於該基材上。
  19. 一種基材，其包含至少下列層：一CMOS裝置層，一不同於矽之第一半導體材料層，以及一第二半導體材料層，該第一半導體材料層係配置於該CMOS裝置層與該第二半導體材料之間，其中，至少該CMOS裝置層及該第一半導體材料係被配置使得其等藉由一介電材料周圍式囊封。
  20. 如請求項第19項的基材，其中，該第一半導體材料包括一第III-V族半導體材料，或自組合不同III-V半導體材料而形成之一材料。
  21. 如請求項第19或20項的基材，其中，該第二半導體材料包括矽，或一與CMOS可相容之材料。
  22. 如請求項第19-21項中任一項的基材，其中，該CMOS裝置層包括以絕緣體上矽為主之裝置。
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