DE112017008168T5 - Duale Transistor-Gate-Austrittsarbeiten und Zugehörige Vorrichtungen, Systeme und Verfahren - Google Patents

Duale Transistor-Gate-Austrittsarbeiten und Zugehörige Vorrichtungen, Systeme und Verfahren Download PDF

Info

Publication number
DE112017008168T5
DE112017008168T5 DE112017008168.8T DE112017008168T DE112017008168T5 DE 112017008168 T5 DE112017008168 T5 DE 112017008168T5 DE 112017008168 T DE112017008168 T DE 112017008168T DE 112017008168 T5 DE112017008168 T5 DE 112017008168T5
Authority
DE
Germany
Prior art keywords
metal
transistor
work function
gate
channel
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
DE112017008168.8T
Other languages
English (en)
Inventor
Sean T. Ma
Abhishek Sharma
Gilbert Dewey
Van H. Le
Jack T. Kavalieros
Tahir Ghani
Benjamin Chu-Kung
Shriram Shivaraman
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Intel Corp
Original Assignee
Intel Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Intel Corp filed Critical Intel Corp
Publication of DE112017008168T5 publication Critical patent/DE112017008168T5/de
Pending legal-status Critical Current

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/43—Electrodes ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/49—Metal-insulator-semiconductor electrodes, e.g. gates of MOSFET
    • H01L29/4908—Metal-insulator-semiconductor electrodes, e.g. gates of MOSFET for thin film semiconductor, e.g. gate of TFT
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/43—Electrodes ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/49—Metal-insulator-semiconductor electrodes, e.g. gates of MOSFET
    • H01L29/4983—Metal-insulator-semiconductor electrodes, e.g. gates of MOSFET with a lateral structure, e.g. a Polysilicon gate with a lateral doping variation or with a lateral composition variation or characterised by the sidewalls being composed of conductive, resistive or dielectric material
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/28—Manufacture of electrodes on semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/268
    • H01L21/28008—Making conductor-insulator-semiconductor electrodes
    • H01L21/28017—Making conductor-insulator-semiconductor electrodes the insulator being formed after the semiconductor body, the semiconductor being silicon
    • H01L21/28026—Making conductor-insulator-semiconductor electrodes the insulator being formed after the semiconductor body, the semiconductor being silicon characterised by the conductor
    • H01L21/28105—Making conductor-insulator-semiconductor electrodes the insulator being formed after the semiconductor body, the semiconductor being silicon characterised by the conductor the final conductor next to the insulator having a lateral composition or doping variation, or being formed laterally by more than one deposition step
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66666—Vertical transistors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66969—Multistep manufacturing processes of devices having semiconductor bodies not comprising group 14 or group 13/15 materials
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/786—Thin film transistors, i.e. transistors with a channel being at least partly a thin film
    • H01L29/78642—Vertical transistors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/786—Thin film transistors, i.e. transistors with a channel being at least partly a thin film
    • H01L29/7869—Thin film transistors, i.e. transistors with a channel being at least partly a thin film having a semiconductor body comprising an oxide semiconductor material, e.g. zinc oxide, copper aluminium oxide, cadmium stannate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8232—Field-effect technology
    • H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
    • H01L21/8238—Complementary field-effect transistors, e.g. CMOS
    • H01L21/823828—Complementary field-effect transistors, e.g. CMOS with a particular manufacturing method of the gate conductors, e.g. particular materials, shapes
    • H01L21/823842—Complementary field-effect transistors, e.g. CMOS with a particular manufacturing method of the gate conductors, e.g. particular materials, shapes gate conductors with different gate conductor materials or different gate conductor implants, e.g. dual gate structures
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8232—Field-effect technology
    • H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
    • H01L21/8238—Complementary field-effect transistors, e.g. CMOS
    • H01L21/823885—Complementary field-effect transistors, e.g. CMOS with a particular manufacturing method of vertical transistor structures, i.e. with channel vertical to the substrate surface
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
    • H01L27/08—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind
    • H01L27/085—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only
    • H01L27/088—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate
    • H01L27/092—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate complementary MIS field-effect transistors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Ceramic Engineering (AREA)
  • Manufacturing & Machinery (AREA)
  • Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
  • Thin Film Transistor (AREA)

Abstract

Diese Offenbarung veranschaulicht einen Transistor mit dualen Gate-Austrittsarbeiten. Der Transistor mit dualen Gate-Austrittsarbeiten kann eine Source-Region, eine Drain-Region, einen Kanal zwischen der Source-Region und der Drain-Region und ein Gate zum Steuern der Leitfähigkeit des Kanals umfassen. Das Gate kann einen ersten Abschnitt mit einer ersten Austrittsarbeit und einen zweiten Abschnitt mit einer zweiten Austrittsarbeit umfassen. Einer der Abschnitte liegt näher an der Source-Region als der andere Abschnitt. Die Austrittsarbeit des näher an der Source liegenden Abschnitts stellt eine niedrigere thermionische Sperre bereit als die Austrittsarbeit des weiter von der Source entfernten Abschnitts.

Description

  • Technisches Gebiet
  • Diese Offenbarung betrifft allgemein Transistoren. Genauer gesagt, betrifft diese Offenbarung Transistoren mit dualen Austrittsarbeiten im Gate.
  • Hintergrund
  • Transistoren werden in einer Vielzahl verschiedener elektrischer Anwendungen eingesetzt. Beispielsweise werden Transistoren häufig als elektrisch gesteuerte Schalter verwendet. Da Transistoren in dem Maße kleiner skaliert werden, wie die Nachfrage nach Vorrichtungen mit hoher Dichte steigt, weicht die Leistung dieser skalierten Transistoren tendenziell von den im Stand der Technik bekannten idealen Modellen ab. Diese Tendenz beeinflusst den Betrieb und die Leistung dieser Transistoren. Zum Beispiel können Dünnfilmtransistoren aufgrund eines unzureichenden Injektionsstroms durch einen niedrigen Ansteuerungsstrom beeinträchtigt werden.
  • Figurenliste
    • 1A veranschaulicht eine vereinfachte planare Ansicht eines n-Metall-Oxid-Halbleiter-Transistors (NMOS) mit dualen Gate-Austrittsarbeiten gemäß einigen Ausführungsformen.
    • 1 B veranschaulicht eine vereinfachte planare Ansicht eines p-Metall-Oxid-Halbleiter-Transistors (PMOS) mit dualen Gate-Austrittsarbeiten gemäß einigen Ausführungsformen.
    • 2A veranschaulicht eine vereinfachte Querschnittsansicht durch das Gate des NMOS-Transistors von 1A mit dualen Gate-Austrittsarbeiten hindurch.
    • 2B veranschaulicht eine vereinfachte Querschnittsansicht durch das Gate des PMOS-Transistors von 1B mit dualen Gate-Austrittsarbeiten hindurch.
    • 3A veranschaulicht eine vereinfachte Querschnittsansicht durch das Gate eines vertikalen Dünnfilm-NMOS-Transistors mit dualen Gate-Austrittsarbeiten gemäß einigen Ausführungsformen.
    • 3B veranschaulicht eine vereinfachte Querschnittsansicht durch das Gate eines vertikalen Dünnfilm-PMOS-Transistors mit dualen Gate-Austrittsarbeiten gemäß einigen Ausführungsformen.
    • 4A veranschaulicht einen vereinfachten Querschnitt eines vertikalen Doppelgate-NMOS-Transistors mit dualen Gate-Austrittsarbeiten gemäß einigen Ausführungsformen.
    • 4B veranschaulicht einen vereinfachten Querschnitt eines vertikalen Doppelgate-PMOS-Transistors mit dualen Gate-Austrittsarbeiten gemäß einigen Ausführungsformen.
    • 5 ist ein vereinfachtes Flussdiagramm, das ein Verfahren zur Herstellung eines Transistors mit dualen Gate-Austrittsarbeiten gemäß einigen Ausführungsformen veranschaulicht.
    • 6 veranschaulicht eine vereinfachte Querschnittsansicht durch das Gate eines Transistors mit dualen Gate-Austrittsarbeiten während verschiedener Verarbeitungsstufen gemäß einigen Ausführungsformen.
    • 7 veranschaulicht eine vereinfachte Querschnittsansicht durch das Gate eines Transistors mit dualen Gate-Austrittsarbeiten während verschiedener Verarbeitungsstufen gemäß einigen Ausführungsformen.
    • 8 ist ein Kurvendiagramm, das den Ein-Zustands-Strom eines Transistors mit dualen Gate-Austrittsarbeiten mit einem Transistor mit einer einzelnen Gate-Austrittsarbeit vergleicht.
    • 9 ist ein vereinfachter Vergleich der Energie des Leitungsbandes im Aus-Zustand eines Transistors mit dualen Gate-Austrittsarbeiten mit einem Transistor mit einer einzelnen Gate-Austrittsarbeit.
    • 10 ist ein vereinfachtes Kurvendiagramm, in dem die Energie des Leitungsbandes im Ein-Zustand eines Transistors mit dualen Gate-Austrittsarbeiten mit einem Transistor mit einer einzelnen Gate-Austrittsarbeit verglichen wird.
    • 11 ist ein Interposer, der eine oder mehrere Ausführungsformen der Offenbarung implementiert.
    • 12 ist eine Computervorrichtung, die gemäß einer Ausführungsform der Offenbarung aufgebaut ist.
  • Detaillierte Beschreibung bevorzugter Ausführungsformen
  • Im vorliegenden Text werden Transistoren mit dualen Gate-Austrittsarbeiten sowie zugehörige Systeme und Verfahren beschrieben. Die dualen Gate-Austrittsarbeiten können den Ansteuerungsstrom im Vergleich zu einem konventionellen Transistor mit einer einzelnen Gate-Austrittsarbeit erhöhen und eine Auf-Zustands-Sperre ähnlich einem konventionellen Transistor mit einer einzelnen Gate-Austrittsarbeit aufrechterhalten. In der folgenden Beschreibung werden verschiedene Aspekte der veranschaulichenden Implementierungen unter Verwendung von Begriffen beschrieben, die der Fachmann gemeinhin verwendet, um das Wesen seiner Arbeit anderen Fachleuten zu vermitteln. Dem Fachmann ist jedoch klar, dass die Offenbarung auch nur mit einigen der beschriebenen Aspekte praktiziert werden kann. Zu Erklärungszwecken werden konkrete Zahlen, Materialien und Konfigurationen dargelegt, um ein gründliches Verständnis einiger veranschaulichender Implementierungen zu ermöglichen. Dem Fachmann ist jedoch klar, dass die Offenbarung auch ohne diese konkreten Details praktiziert werden kann. In anderen Fällen werden bekannte Merkmale weggelassen oder vereinfacht, um die wesentlichen Aspekte der veranschaulichenden Implementierungen nicht in den Hintergrund treten zu lassen.
  • Verschiedene Operationen werden nacheinander als mehrere voneinander getrennte Operationen in einer Weise beschrieben, die für das Verständnis der Offenbarung am hilfreichsten ist. Die Reihenfolge der Beschreibung darf jedoch nicht so verstanden werden, als impliziere sie, dass diese Operationen zwangsläufig reihenfolgeabhängig seien. Insbesondere brauchen diese Operationen nicht in der Reihenfolge ihrer Darstellung ausgeführt zu werden.
  • Im Sinne des vorliegenden Textes beziehen sich die Begriffe „über“, „unter“, „zwischen“ und „auf“ auf eine relative Position eines Materials (zum Beispiel Region, Struktur, Schicht usw.) oder einer Komponente in Bezug auf andere Materialien (zum Beispiel Regionen, Strukturen, Schichten usw.) oder Komponenten. Zum Beispiel kann ein Material, das über, unter, zwischen oder auf einem anderen Material angeordnet ist, mit dem anderen Material direkt in Kontakt stehen oder kann ein oder mehrere dazwischenliegende Materialien aufweisen. In ähnlicher Weise kann, sofern nicht ausdrücklich anders angegeben, ein zwischen zwei Merkmalen angeordnetes Merkmal in direktem Kontakt mit den benachbarten Merkmalen stehen oder kann eine oder mehrere dazwischenliegende Schichten aufweisen.
  • Implementierungen der Offenbarung können auf einem Substrat, zum Beispiel einem Halbleitersubstrat, gebildet oder ausgeführt werden. In einer Implementierung kann das Halbleitersubstrat ein kristallines Substrat sein, das unter Verwendung eines Volumensiliziums oder einer Silizium-auf-Isolator (SOI)-Substruktur gebildet wird. In anderen Implementierungen kann das Halbleitersubstrat unter Verwendung alternativer Materialien gebildet werden, die gegebenenfalls mit Silizium kombiniert werden können, wozu beispielsweise Germanium, Indiumantimonid, Blei-Tellurid, Indiumarsenid, Indiumphosphid, Galliumarsenid, Indium-Gallium-Arsenid, Galliumantimonid oder andere Kombinationen von Materialien der Gruppe III-V oder der Gruppe IV gehören. Obwohl hier einige Beispiele von Materialien beschrieben werden, aus denen das Substrat gebildet werden kann, fällt jedes Material, das als Grundlage dienen kann, auf der eine Halbleitervorrichtung aufgebaut werden kann, unter das Wesen und den Schutzumfang der Offenbarung.
  • Mehrere Transistoren, wie zum Beispiel Metall-Oxid-Halbleiter-Feldeffekttransistoren (MOSFET oder einfach MOS-Transistoren), können auf dem Substrat hergestellt werden. In verschiedenen Implementierungen der Offenbarung können die MOS-Transistoren planare Transistoren, nicht-planare Transistoren oder eine Kombination aus beiden sein. Zu nicht-planaren Transistoren gehören FinFET-Transistoren wie zum Beispiel Doppelgate-Transistoren und Dreigate-Transistoren sowie Wrap-Around- oder Gate-All-around-Transistoren wie zum Beispiel Nanoband- und Nanodraht-Transistoren. Obwohl die im vorliegenden Text beschriebenen Implementierungen möglicherweise nur planare Transistoren veranschaulichen, ist zu beachten, dass die Offenbarung auch mit nicht-planaren Transistoren ausgeführt werden kann.
  • Jeder MOS-Transistor enthält einen Gate-Stapel, der aus mindestens zwei Schichten, einer dielektrischen Gate-Schicht und einer Gate-Elektrodenschicht, gebildet ist. Die Gate-Dielektrikumschicht kann eine Schicht oder einen Stapel von Schichten enthalten. Die eine oder die mehreren Schichten können Siliziumoxid, Siliziumdioxid (Si02) und/oder ein dielektrisches Material mit hohem k-Wert enthalten. Das dielektrische Material mit hohem k-Wert kann Elemente wie zum Beispiel Hafnium, Silizium, Sauerstoff, Titan, Tantal, Lanthan, Aluminium, Zirkonium, Barium, Strontium, Yttrium, Blei, Scandium, Niob und Zink enthalten. Zu Beispielen für Materialien mit hohem k-Wert, die in der Gate-Dielektrikumschicht verwendet werden können, gehören zum Beispiel Hafniumoxid, Hafnium-Siliziumoxid, Lanthanoxid, Lanthan-Aluminiumoxid, Zirkoniumoxid, Zirkonium-Siliziumoxid, Tantaloxid, Titanoxid, Barium-Strontium-Titanoxid, Barium-Titanoxid, Strontium-Titanoxid, Yttriumoxid, Aluminiumoxid, Blei-Scandium-Tantaloxid und Bleizink-Niobat. In einigen Ausführungen kann ein Temperprozess an dem Gate-Dielektrikum ausgeführt werden, um dessen Qualität zu verbessern, wenn ein Material mit hohem k-Wert verwendet wird.
  • Die Gate-Elektrode wird auf dem Gate-Dielektrikum gebildet und kann aus mindestens einem p-Austrittsarbeitsmetall oder n-Austrittsarbeitsmetall bestehen, je nachdem, ob der Transistor ein PMOS- oder ein NMOS-Transistor sein soll. In einigen Implementierungen kann die Gate-Elektroden aus einem Stapel von zwei oder mehr Metallen bestehen, wobei ein oder mehrere Metall Austrittsarbeitsmetalle sind und mindestens ein Metall ein Füllmetall ist. Weitere Metalle, wie zum Beispiel ein Sperrmaterial, können für andere Zwecke enthalten sein.
  • Für einen PMOS-Transistor gehören zu den Metallen, die für die Gate-Elektrode verwendet werden können, unter anderem Ruthenium, Palladium, Platin, Kobalt, Nickel und leitende Metalloxide, zum Beispiel Rutheniumoxid. Eine p-Metallschicht ermöglicht die Bildung einer PMOS-Gate-Elektrode mit einer Austrittsarbeit, die zwischen etwa 4,6 eV und etwa 5,2 eV liegt. Für einen NMOS-Transistor gehören zu den Metallen, die für die Gate-Elektrode verwendet werden können, unter anderem Hafnium, Zirkonium, Titan, Tantal, Aluminium, Legierungen dieser Metalle und Carbide dieser Metalle, wie zum Beispiel Hafniumcarbid, Zirkoniumcarbid, Titancarbid, Tantalcarbid und Aluminiumcarbid. Ein n-Metall ermöglicht die Bildung einer NMOS-Gate-Elektrode mit einer Austrittsarbeit, die zwischen etwa 3,9 eV und etwa 4,5 eV liegt.
  • In einigen Implementierungen kann die Gate-Elektrode, beim Blick entlang eines Querschnitts des Transistors entlang der Source-Kanal-Drain-Richtung, aus einer U-förmigen Struktur bestehen, die einen unteren Abschnitt, der im Wesentlichen parallel zur Oberfläche des Substrats verläuft, und zwei Seitenwandabschnitte enthält, die im Wesentlichen senkrecht zur Oberseite des Substrats verlaufen. In einer anderen Implementierung kann mindestens eine der Metallschichten, die die Gate-Elektrode bilden, einfach eine planare Schicht sein, die im Wesentlichen parallel zur Oberseite des Substrats verläuft und keine Seitenwandabschnitte enthält, die im Wesentlichen senkrecht zur Oberseite des Substrats verlaufen. Bei weiteren Implementierungen der Offenbarung kann die Gate-Elektrode eine Kombination von U-förmigen Strukturen und planaren, nicht-U-förmigen Strukturen enthalten. Zum Beispiel kann die Gate-Elektrode aus einem oder mehreren U-förmigen Metallen bestehen, die auf einer oder mehreren planaren, nicht-U-förmigen Materialien gebildet werden.
  • Bei einigen Implementierungen der Offenbarung kann auf gegenüberliegenden Seiten des Gate-Stapels ein Paar Seitenwandabstandshalter gebildet werden, die den Gate-Stapel zwischen sich aufnehmen. Die Seitenwandabstandshalter können aus einem Material wie zum Beispiel Siliziumnitrid, Siliziumoxid, Siliziumcarbid, mit Kohlenstoff dotiertem Siliziumnitrid und Siliziumoxynitrid gebildet werden. Prozesse zur Herstellung von Seitenwandabstandshaltern sind dem Fachmann bekannt und enthalten allgemein Abscheidungs- und Ätzprozessschritte. In einer alternativen Implementierung können mehrere Abstandshalterpaare verwendet werden; zum Beispiel können zwei Paare, drei Paare oder vier Paare von Seitenwandabstandshaltern auf gegenüberliegenden Seiten des Gate-Stapels gebildet werden.
  • Wie dem Fachmann bekannt ist, werden Source- und Drain-Regionen innerhalb des Substrats neben dem Gate-Stapel jedes MOS-Transistors gebildet. Die Source- und Drain-Regionen werden allgemein entweder unter Verwendung eines Implantations-/Diffusionsprozesses oder eines Ätz-/Abscheidungsprozesses gebildet. In dem ersteren Prozess können Dotanden wie zum Beispiel Bor, Aluminium, Antimon, Phosphor oder Arsen in das Substrat ionenimplantiert werden, um die Source- und Drain-Regionen zu bilden. Auf den lonenimplantierungsprozess folgt in der Regel ein Temperungsprozess, der die Dotanden aktiviert und bewirkt, dass sie weiter in das Substrat diffundieren. Im letzterem Prozess kann das Substrat zunächst geätzt werden, um an den Stellen der Source- und Drain-Regionen Aussparungen zu bilden. Dann kann ein epitaxialer Abscheidungsprozess ausgeführt werden, um die Aussparungen mit Material zu füllen, das zur Herstellung der Source- und Drain-Regionen verwendet wird. In einigen Implementierungen können die Source- und Drain-Regionen unter Verwendung einer Siliziumlegierung wie zum Beispiel Silizium-Germanium oder Siliziumcarbid hergestellt werden. In einigen Anwendungen kann die epitaxial abgeschiedene Siliziumlegierung in situ mit Dotanden wie zum Beispiel Bor, Arsen oder Phosphor dotiert werden. In weiteren Ausführungsformen können die Source- und Drain-Regionen unter Verwendung eines oder mehrerer alternativer Halbleitermaterialien wie zum Beispiel Germanium oder eines Materials oder einer Legierung der Gruppe III-V gebildet werden. Und in weiteren Ausführungen können eine oder mehrere Metalle und/oder Metalllegierungen verwendet werden, um die Source- und Drain-Regionen zu bilden.
  • Ein oder mehrere Zwischenschichtdielektrika (Interlayer Dielectrics, ILD) werden über den MOS-Transistoren abgeschieden. Die ILD-Schichten können unter Verwendung dielektrischer Materialien gebildet werden, die für ihre Anwendbarkeit in integrierten Schaltkreisstrukturen bekannt sind, wie zum Beispiel dielektrische Materialien mit niedrigem k-Wert. Zu Beispielen dielektrischer Materialien, die verwendet werden können, gehören unter anderem Siliziumdioxid (SiO2), kohlenstoffdotiertes Oxid (CDO), Siliziumnitrid, organische Polymere wie zum Beispiel Perfluorcyclobutan oder Polytetrafluorethylen, Fluorsilikatglas (FSG) und Organosilikate wie zum Beispiel Silsesquioxan, Siloxan oder Organosilikatglas. Die ILD-Schichten können Poren oder Luftspalte enthalten, um ihre Dielektrizitätskonstante weiter zu verringern.
  • Der Ansteuerungsstrom, der Injektionsstrom und der Leckstrom von Transistoren sind für das Design integrierter Schaltkreise von Bedeutung. Der Ansteuerungsstrom befindet sich an einem Drain eines Transistors, wenn sich der Transistor in einem Ein-Zustand befindet. Der Ansteuerungsstrom begrenzt, welche Komponenten durch einen Transistor gesteuert werden können. Da einige neue Technologien mehr Leistung benötigen, ist es wünschenswert, den Ansteuerungsstrom zu erhöhen. Zum Beispiel kann ein hoher Ansteuerungsstrom für Transistoren erforderlich sein, die die Pixel eines 4K-Displays steuern. Der Injektionsstrom ist der Strom zwischen einer Source und einem Drain eines Transistors während eines Ein-Zustands.
  • Eine Möglichkeit, den Ansteuerungsstrom zu erhöhen, besteht darin, einfach die Schwellenspannung eines Transistors zu reduzieren. Die Senkung der Schwellenspannung wirkt sich jedoch auch auf den Leckstrom aus. Der Leckstrom ist der Strom zwischen einer Source und einem Drain eines Transistors, wenn sich der Transistor in einem Aus-Zustand befindet. Ein geringerer Leckstrom ist wünschenswert, um den Wirkungsgrad des Transistors zu erhöhen. In der Regel werden durch eine Senkung der Schwellenspannung der Ansteuerungsstrom und der Leckstrom erhöht. Unter Verwendung dieses Verfahrens wird somit bei einem Transistordesign der Wirkungsgrad geopfert, um den Ansteuerungsstrom zu verbessern.
  • Diese Lösung ist jedoch für Mobilvorrichtungen nicht wünschenswert, da die Batterielaufzeit verringert werden würde. In dem Maße, wie Mobilvorrichtungen immer komplexer werden und die Komponenten der Vorrichtungen immer mehr Leistung benötigen, wird es wünschenswert, Transistoren zu entwickeln, die den Leckstrom begrenzen und den Antriebsstrom erhöhen können.
  • Im vorliegenden Text werden Transistoren beschrieben, die Gates mit mehreren Austrittsarbeiten verwenden, um den Injektionsstrom ohne die Ineffizienzen eines übermäßig geringen Leckstroms zu steuern. Die Transistoren mit mehreren Austrittsarbeiten können so konfiguriert werden, dass sie aufgrund einer ähnlichen thermionischen Sperre im Aus-Zustand einen Leckstrom ähnlich einem Transistor mit einer einzelnen Austrittsarbeit aufweisen. Außerdem können die Transistoren mit mehreren Austrittsarbeiten aufgrund einer niedrigeren thermionischen Source-Sperre während des Ein-Zustands einen höheren Ansteuerungsstrom haben als ein Transistor mit einer einzelnen Austrittsarbeit.
  • Der Ansteuerungsstrom ist besonders bei Dünnfilmtransistoren begrenzt. Dünnfilmtransistoren haben in der Regel das Problem eines niedrigen Ansteuerungsstroms. Dies ist mindestens teilweise auf die geringe Trägerbeweglichkeit eines Dünnfilmtransistors zurückzuführen. Dadurch sind Dünnfilmtransistoren gut für eine Energieeinsparung während eines Aus-Zustands geeignet, lassen sich aber nur schwer in einen Ein-Zustand umschalten. Die für Dünnfilmtransistorkanäle verwendeten Materialien haben oft einen hohen spezifischen Widerstand, der die Trägermobilität einschränkt. Einige Kanäle umfassen zum Beispiel Nicht-Silizium-Material wie zum Beispiel Metalloxid oder transparentes Metall. Wegen des geringen Ansteuerungsstroms sind Dünnfilmtransistoren bisher auf Displays beschränkt geblieben. Ein Dünnfilmtransistor mit einem Multi-Austrittsarbeits-Gate kann jedoch so konfiguriert werden, dass er als Standardtransistor verwendet werden kann. Ein Multi-Austrittsarbeits-Gate, wie im vorliegenden Text beschrieben, kann auf einen Dünnfilmtransistor angewendet werden, um den Ansteuerungsstrom durch Verringern der thermionischen Sperre während eines Ein-Zustands zu erhöhen. Außerdem kann die thermionische Sperre im Aus-Zustand erhalten bleiben.
  • Die Ausführungsformen, die im Folgenden mit Bezug auf die Zeichnungen beschrieben werden, enthalten Dünnfilmtransistoren. Während ein Multi-Austrittsarbeits-Gate zur Verbesserung des Ansteuerungsstroms eines Dünnfilmtransistors verwendet werden kann, können andere Transistorarchitekturen und -geometrien ein Multi-Austrittsarbeits-Gate zur Verbesserung des Ansteuerungsstroms enthalten. Zum Beispiel kann ein Einzel-Gate-Transistor mit einem Gate entlang der Unterseite oder der Oberseite ein Multi-Austrittsarbeits-Gate verwenden. Ein vertikaler Transistor oder ein Doppel-Gate-Transistor kann ebenfalls ein Multi-Austrittsarbeits-Gate verwenden. Andere Transistorarchitekturen und - geometrien, die ein Multi-Austrittsarbeits-Gate verwenden können, sind unter anderem FinFET-Transistoren, Nanodrähte und Nanobänder.
  • Weitere Einzelheiten und Beispiele werden unter Bezug auf die Figuren am Ende des Dokuments dargelegt. Die Ausführungsformen der Offenbarung können anhand der Zeichnungen verstanden werden, in denen gleiche Teile durchweg mit gleichen Zahlen bezeichnet sind. Die Komponenten der offenbarten Ausführungsformen, wie sie in den Figuren im vorliegenden Text allgemein beschrieben und veranschaulicht sind, könnten in einer Vielzahl verschiedener Konfigurationen angeordnet und ausgelegt werden. Die folgende detaillierte Beschreibung der Ausführungsformen der Systeme und Verfahren der Offenbarung soll daher nicht den Schutzumfang der Offenbarung in seiner beanspruchten Form einschränken, sondern ist lediglich für mögliche Ausführungsformen repräsentativ.
  • 1A veranschaulicht eine vereinfachte planare Ansicht eines NMOS-Transistors 100 mit dualen Gate-Austrittsarbeiten gemäß einigen Ausführungsformen. Der NMOS-Transistor 100 kann Source, Drain, Kanal und Gate 114A, 114B umfassen (im vorliegenden Text mitunter generisch zusammen als „Gate 114“ bezeichnet). In dieser planaren Ansicht sind ein Source-Kontakt 110, ein Gate 114, ein Gate-Kontakt 120 und ein Drain-Kontakt 116 zu sehen. Ein Oxid 112 (siehe 2A) kann das Gate 114 von dem Source-Kontakt 110 und von dem Drain-Kontakt 116 trennen.
  • Der NMOS-Transistor 100 kann selektiv einen Stromfluss zwischen dem Source-Kontakt 110 und dem Drain-Kontakt 116 zulassen. Das Gate 114 kann die Leitfähigkeit des Kanals steuern, um entweder den Stromfluss zu unterbinden oder den Stromfluss zwischen dem Source-Kontakt 110 und dem Drain-Kontakt 116 zu ermöglichen. Wenn sich der NMOS-Transistor 100 im Aus-Zustand befindet, ist der Stromfluss unterbunden, während der Stromfluss im Ein-Zustand des NMOS-Transistors 100 zugelassen wird. Der Zustand des NMOS-Transistors 100 basiert auf einer an den Gate-Kontakt 120 angelegten Spannung. Zum Beispiel kann eine hohe Spannung am Gate-Kontakt 120 dazu führen, dass sich der NMOS-Transistor 100 in einem Ein-Zustand befindet, während eine niedrige Spannung am Gate-Kontakt 120 dazu führen kann, dass sich der NMOS-Transistor 100 in einem Aus-Zustand befindet.
  • Dünnfilmtransistoren können aufgrund eines unzureichenden Injektionsstroms das Problem eines niedrigen Ansteuerungsstroms haben. Zum Beispiel kann in einer Vorrichtung mit geringer Leistung der Strom an der Source so gering sein, dass eine thermionische Sperre viele der Träger an der Source daran hindert, in den Kanal injiziert zu werden. Dies kann zu einem niedrigen Strom für jede mit dem Drain gekoppelte Komponente führen.
  • Der NMOS-Transistor 100 mit dualen Gate-Austrittsarbeiten verbessert den Injektionsstrom im Vergleich zu einem Transistor mit einer einzelnen Gate-Austrittsarbeit. Die Erhöhung des Injektionsstroms führt zu einer Erhöhung des Ansteuerungsstroms. Die dualen Gate-Austrittsarbeiten können die Source-Sperre für einen erhöhten Ein-Zustand-Strom reduzieren, ohne den Aus-Zustand-Leckstrom zu beeinflussen. Der zusätzliche Ansteuerungsstrom kann die Leistung der Vorrichtung verbessern. Zum Beispiel kann der zusätzliche Ansteuerungsstrom dazu beitragen, die Geschwindigkeit in eDRAM-Produkten, die aus Dünnfilmtransistoren hergestellt sind, zu erhöhen.
  • Wie gezeigt, kann das Gate 114 einen ersten Abschnitt 114A mit einer ersten Austrittsarbeit in der Nähe des Source-Kontakts 110 und einen zweiten Abschnitt 114B mit einer zweiten Austrittsarbeit in der Nähe des Drain-Kontakts 116 umfassen. Das Gate 114 kann zwischen Austrittsarbeiten entlang der Kanalrichtung von der Source zum Drain übergehen.
  • Die erste Austrittsarbeit ist eine andere als die zweite Austrittsarbeit. In einigen Ausführungsformen ist das Tor 114 aus zwei Metallen mit unterschiedlichen Austrittsarbeiten gebildet. Zum Beispiel können, wie in 1A veranschaulicht, der erste Abschnitt 114A ein n-Metall und der zweite Abschnitt 114B ein p-Metall für einen n-Transistor (NMOS) umfassen. Die Austrittsarbeiten werden so gewählt, dass die thermionische Sperre während eines Transistor-Ein-Zustands reduziert wird, während die thermionische Sperre während eines Transistor-Aus-Zustands beibehalten wird.
  • 1 B veranschaulicht eine vereinfachte planare Ansicht eines PMOS-Transistors 150 mit dualen Gate-Austrittsarbeiten gemäß einigen Ausführungsformen. Ähnlich dem NMOS-Transistor 100 von 1A kann der PMOS-Transistor 150 Source, Drain, Kanal und Gate 134A, 134B (mitunter zusammen als „Gate 134“ bezeichnet) umfassen. In dieser planaren Ansicht sind ein Source-Kontakt 130, ein Gate 134, ein Gate-Kontakt 140 und ein Drain-Kontakt 136 zu sehen. Ein Oxid 132 (2B) kann das Gate 134 von dem Source-Kontakt 130 und dem Drain-Kontakt 136 trennen.
  • Für den PMOS-Transistor 150 haben die Austrittsarbeiten des Gates 124 relativ zu dem Gate 114 des NMOS-Transistors 100 von 1A eine umgekehrte Reihenfolge. Wie veranschaulicht, können der erste Abschnitt 134A ein p-Metall und der zweite Abschnitt 134B ein n-Metall für einen p-Transistor (PMOS) umfassen. Die Austrittsarbeiten werden so gewählt, dass die thermionische Sperre während eines Transistor-Ein-Zustands reduziert wird, während die thermionische Sperre während eines Transistor-Aus-Zustands beibehalten wird.
  • 2A veranschaulicht eine vereinfachte Querschnittsansicht durch das Gate 114 des NMOS-Transistors 100 mit den dualen Gate-Austrittsarbeiten von 1A. Wie gezeigt, kann der NMOS-Transistor 100 auf einem Puffer 202 gebildet werden.
  • Wie gezeigt, kann ein Kanal 206 auf dem Puffer gebildet (zum Beispiel abgeschieden) werden. Der Kanal 206 kann ein Metall-Oxid-Halbleitermaterial enthalten. An jedem Ende des Kanals 206 können eine Source-Region 204 und eine Drain-Region 208 gebildet werden. In einigen Ausführungsformen kann der NMOS-Transistor 100 einen Kanal 206, eine Source-Region 204 und eine Drain-Region 208 umfassen, die ein einziges Material umfassen. Zum Beispiel können der Kanal 206, die Source-Region 204 und die Drain-Region 208 ein Metalloxid oder ein transparentes Metall enthalten. Das Material kann aufgrund von Sauerstoffvakanzen im Kanalmaterial von sich aus vom n-Typ sein.
  • In einigen Ausführungsformen können die Source-Region 204 und die Drain-Region 208 dotiert sein, um einen p-Transistor oder einen n-Transistor zu bilden. Zum Beispiel kann ein p-Transistor eine Source-Region 204 und eine Drain-Region 208 enthalten, die mit einem oder mehreren p-Dotanden dotiert wurden. Ein Source-Kontakt 110 und ein Drain-Kontakt 116 können auf der Source-Region 204 bzw. der Drain-Region 208 gebildet werden, um das Leiten von Strom zu erleichtern. Das Oxid 112 kann abgeschieden werden, um einen Kurzschluss zwischen dem Gate 114, dem Source-Kontakt 110 und dem Drain-Kontakt 116 und dem Kanal 206 zu verhindern.
  • Das Gate 114 kann zwei verschiedene Abschnitte 114A, 114B enthalten, die zwei verschiedene Metalle umfassen. Jedes Metall hat eine andere Austrittsarbeit. Zum Beispiel liegt in einigen Ausführungsformen der erste Abschnitt 114A näher an der Source-Region 204 und umfasst ein Metall, das dem Dotandentyp der Source- und Drain-Regionen 204, 208 entspricht. Somit kann der Ladungsträger der Source- und Drain-Regionen 204, 208 der Austrittsarbeit des ersten Teils 114A entsprechen. Zum Beispiel ist in der veranschaulichten Ausführungsform der erste Abschnitt 114A ein n-Metall, und die Source-Region 204 und die Drain-Region 208 sind vom n-Typ. Der zweite Abschnitt 114B hat eine andere Austrittsarbeit als der erste Abschnitt 114A. Wenn zum Beispiel der erste Abschnitt 114A ein n-Metall ist, so kann der zweite Abschnitt 114B ein p-Metall umfassen. Aufgrund des nicht-symmetrischen Gates sind die Source-Region und die Drain-Region nicht austauschbar wie bei einem typischen Transistor. In einigen Ausführungsformen kann eine Diode die Richtung des Stromflusses begrenzen, um sicherzustellen, dass der NMOS-Transistor 100 korrekt vorgespannt wird.
  • Die Platzierung der verschiedenen Metalle kann je nach Art des Transistors justiert werden. Das Metall, das eine niedrigere thermionische Sperre bietet, kann näher an der Source positioniert werden, um die Source-Sperre abzusenken. In einigen Ausführungsformen hat ein p-Transistor mit dualen Gate-Austrittsarbeiten eine p-Source und ein p-Drain, und das Gate enthält ein p-Metall in der Nähe der Source und ein n-Metall in der Nähe des Drains. In einigen Ausführungsformen hat ein n-Transistor mit dualen Gate-Austrittsarbeiten eine n-Source und einen n-Drain, und das Gate enthält ein n-Metall in der Nähe der Source und ein p-Metall in der Nähe des Drains.
  • Die Abmessungen des ersten Abschnitts 114A und des zweiten Abschnitts 114B können so justiert werden, dass eine therm ionische Zielsperre entsteht. In der veranschaulichten Ausführungsform hat der erste Abschnitt 114A die gleiche Länge (zum Beispiel Distanz entlang des Kanals zwischen der Source-Region 204 und der Drain-Region 208) wie der zweite Abschnitt 114B. In anderen Ausführungsformen kann der erste Abschnitt 114A länger oder kürzer als der zweite Abschnitt 114B sein. Ein längerer erster Abschnitt 114A kann die therm ionische Sperre im Ein-Zustand senken, kann aber auch die thermionische Sperre im Aus-Zustand senken oder einen Tunnelstrom ermöglichen. Ein kürzerer erster Abschnitt 114A kann die thermionische Sperre im Ein-Zustand erhöhen und die thermionische Sperre im Aus-Zustand erhöhen und den Tunnelstrom reduzieren. Daher kann die Länge des ersten Abschnitts 114A und des zweiten Abschnitts 114B skaliert werden, um die Leitungsbandenergie im Ein- und Aus-Zustand zu justieren.
  • 2B veranschaulicht eine Querschnittsansicht durch das Gate 134 des PMOS-Transistors 150 mit den dualen Gate-Austrittsarbeiten von 1 B. Wie gezeigt, kann der PMOS-Transistor 150 auf einem Puffer 232 gebildet werden und kann ähnliche Merkmale wie der NMOS-Transistor 100 von 2A aufweisen, einschließlich eines Source-Kontakts 130, einer Source 234, eines Kanals 236, eines Drains 238 und eines Drain-Kontakts 136. Die Source 234 und der Drain 358 können jedoch vom p-Typ sein, und die Austrittsarbeiten der Gate-Abschnitte 134A und 134B sind vertauscht. Somit ist in einem PMOS-Transistor 150, um die thermionische Sperre an der Source abzusenken, ein erster Abschnitt 134A des Gates, der näher an der Source liegt, ein p-Metall, und der zweite Abschnitt 134B des Gates, der näher am Drain liegt, ist ein n-Metall.
  • 3A veranschaulicht eine vereinfachte Querschnittsansicht durch ein Gate 314A, 314B (im vorliegenden Text mitunter generisch als „Gate 314“ bezeichnet) eines vertikalen Dünnfilm-NMOS-Transistors 300 mit dualen Gate-Austrittsarbeiten gemäß einigen Ausführungsformen. Das Gate 314 umfasst einen ersten Abschnitt 314A und einem zweiten Abschnitt 314B entlang der Kanalrichtung von einer Source-Region 304 zu einer Drain-Region 308. Der PMOS-Transistor enthält einen Puffer 302, eine Source 304, einen Drain 308, einen Kanal 306, ein n-Metall-Gate 314A, ein p-Metall-Gate 314B, ein Oxid 315, einen Source-Kontakt 310 und einen Drain-Kontakt ähnlich dem Puffer 202, der Source 204, dem Drain 208, dem Kanal 206, dem n-Metall-Gate 114A, dem p-Metall-Gate 114B, dem Oxid 112, dem Source-Kontakt 110 und dem Drain-Kontakt 116 des n-MOS-Transistors 100 aus den 1A und 2A.
  • Obgleich 3A einen vertikalen Dünnfilm-NMOS-Transistor 300 mit dualen Gate-Austrittsarbeiten veranschaulicht, können alle Details, die in Bezug auf den planaren NMOS-Transistor 100 von 1 und 2 beschrieben sind, auf den NMOS-Transistor 300 von 3A angewendet werden. Zum Beispiel kann der erste Abschnitt 314A die thermionische Sperre im Ein-Zustand des vertikalen Dünnfilm-NMOS-Transistors 300 absenken, was einen höheren Ansteuerungsstrom als bei einem Gate mit einzelner Austrittsarbeit ermöglicht. Und der zweite Abschnitt 314B kann eine ausreichend hohe thermionische Sperre während des Aus-Zustands bereitstellen, so dass allenfalls ein geringer Leckstrom entlang des Kanals 306 zulässig ist. Der vertikale Dünnfilm-NMOS-Transistor 300 mit dualen Gate-Austrittsarbeiten veranschaulicht, dass die dualen Gate-Austrittsarbeiten auf eine Vielzahl verschiedener Transistorarchitekturen und -geometrien angewendet werden können.
  • Der Ansteuerungsstrom ist besonders bei Dünnfilmtransistoren begrenzt. Dünnfilmtransistoren haben in der Regel das Problem eines niedrigen Ansteuerungsstroms. Dies ist mindestens teilweise auf die geringe Trägerbeweglichkeit eines Dünnfilmtransistors zurückzuführen. Dadurch sind Dünnfilmtransistoren gut für eine Energieeinsparung während eines Aus-Zustands geeignet, lassen sich aber nur schwer in einen Ein-Zustand umschalten. Die für Dünnfilmtransistorkanäle verwendeten Materialien haben oft eine geringe Mobilität, die die Trägerleitung einschränkt. Einige Kanäle umfassen zum Beispiel Nicht-Silizium-Material wie zum Beispiel Metalloxid oder transparentes Metall. Wegen des geringen Ansteuerungsstroms sind Dünnfilmtransistoren bisher auf Displays beschränkt geblieben. Ein Dünnfilmtransistor mit einem Multi-Austrittsarbeits-Gate kann jedoch so konfiguriert werden, dass er als Standardtransistor verwendet werden kann. Ein Multi-Austrittsarbeits-Gate, wie im vorliegenden Text beschrieben, kann auf einen Dünnfilmtransistor angewendet werden, um den Ansteuerungsstrom durch Verringern der thermionischen Sperre während eines Ein-Zustands zu erhöhen. Außerdem kann die thermionische Sperre im Aus-Zustand erhalten bleiben.
  • In der Regel ist ein Dünnfilmtransistor aufgrund der in der Vorrichtung verwendeten Materialien vom n-Typ. In der veranschaulichten Ausführungsform umfasst der vertikale Dünnfilm-NMOS-Transistor 300 eine Source, einen Kanal und einen Drain, die aus einem n-Material wie zum Beispiel Metalloxid gebildet werden. Um die thermionische Sperre abzusenken, umfasst der erste Abschnitt 314A des Gates darum ein n-Metall, das dem n-Material entspricht, das die Source, den Kanal und den Drain bildet. Der zweite Abschnitt 314B des Gates umfasst ein p-Metall, um die thermionische Sperre während eines Aus-Zustands des vertikalen Dünnfilm-NMOS-Transistors 300 aufrechtzuerhalten. Aufgrund des nicht-symmetrischen Gates sind die Source-Region und die Drain-Region nicht austauschbar wie bei einem typischen Transistor. In einigen Ausführungsformen kann eine Diode die Richtung des Stromflusses begrenzen, um sicherzustellen, dass der vertikale Dünnfilm-NMOS-Transistor 300 korrekt vorgespannt wird.
  • Die vertikale Struktur kann den Platzbedarf eines Dünnfilmtransistors verringern und die Herstellung erleichtern. Zum Beispiel kann der Kanal 306 länger als eine Breite der Drain-Region 308 und des Drain-Kontakts 316 sein. In einem solchen Fall würde sich der vertikale Dünnfilmtransistor 300 vertikal von einer Platine weiter als der vertikale Dünnfilmtransistor 300 entlang der Platine erstrecken, wodurch Platz auf der Platine eingespart wird.
  • Zusätzlich kann die Herstellung mit Hilfe von Standardverfahren wie zum Beispiel vertikaler Abscheidung erfolgen. Zum Beispiel können die Drain-Region 308 und der Drain-Kontakt 316 abgeschieden werden. Dann werden der Kanal, der zweite Abschnitt 314B und der erste Abschnitt 314A des Gates auf die Drain-Region 308 und den Drain-Kontakt 316 abgeschieden. Die Source-Region 304 und der Source-Kontakt 310 können auf dem Gate und dem Kanal 306 abgeschieden werden.
  • 3B veranschaulicht eine vereinfachte Querschnittsansicht durch das Gate eines vertikalen Dünnfilm-PMOS-Transistors 350 mit dualen Gate-Austrittsarbeiten gemäß einigen Ausführungsformen. Wie gezeigt, weist der vertikale Dünnfilm-PMOS-Transistor 350 ähnliche Merkmale auf wie der vertikale Dünnfilm-NMOS-Transistor 300 von 3A, einschließlich eines Source-Kontakts 360, einer Source 354, eines Kanals 356, eines Drain-Kontakts 358 und eines Drain-Kontakts 366 ähnlich dem Source-Kontakt 130, der Source 234, dem Kanal 236, dem Drain 238 und dem Drain-Kontakt 136 der 1 B und 2B. Die Source 234 und der Drain 358 können jedoch vom p-Typ sein, und die Austrittsarbeiten der Gate-Abschnitte 364A und 364B sind vertauscht. Somit ist in einem vertikalen Dünnfilm-PMOS-Transistor 350, um die thermionische Sperre an der Source abzusenken, ein erster Abschnitt 364A des Gates, der näher an der Source 354 liegt, ein p-Metall, und der zweite Abschnitt 364B des Gates, der näher am Drain 358 liegt, ist ein n-Metall.
  • 4A veranschaulicht eine vereinfachte Querschnittsansicht eines Doppel-Gate-Transistors 400 mit dualen Gate-Austrittsarbeiten gemäß einigen Ausführungsformen. Wie in den 1-3 beschrieben, umfasst jedes Gate 414A-B und 414C-D zwei Abschnitte mit zwei verschiedenen Austrittsarbeiten. Die ersten Abschnitte 414A und 414C befinden sich in der Nähe der Source 404 und sind ein Metall mit einer der Source 404 entsprechenden Austrittsarbeit. Zum Beispiel ist, wie gezeigt, die Source 404 vom n-Typ, und die ersten Abschnitte 414A, 414C sind n-Metalle. Die zweiten Abschnitte 414D, 414B befinden sich näher am Drain 408 und sind ein Metall mit einer Austrittsarbeit, die mehr vom p-Typ ist als die ersten Abschnitte 414A, 414C. Ein Oxid 412 trennt die Gates 414 von den Source-Kontakten 410A, 410B, dem Kanal 406 und den Drain-Kontakten 416A, 416B.
  • 4B veranschaulicht eine vereinfachte Querschnittsansicht eines vertikalen Doppelgate-PMOS-Transistors 450 mit dualen Gate-Austrittsarbeiten gemäß einigen Ausführungsformen. Jedes Gate 464A-B und 464C-D umfasst zwei Abschnitte mit zwei verschiedenen Austrittsarbeiten. Die ersten Abschnitte 464A und 464C befinden sich in der Nähe der Source 454 und sind ein Metall mit einer der Source 454 entsprechenden Austrittsarbeit. Zum Beispiel ist, wie gezeigt, die Source 454 vom p-Typ, und die ersten Abschnitte 464A, 464C sind p-Metalle. Die zweiten Abschnitte 464D, 464B befinden sich näher am Drain 458 und sind ein Metall mit einer Austrittsarbeit, die mehr vom n-Typ ist als die ersten Abschnitte 464A, 464C. Ein Oxid 462 trennt die Gates 464 von den Source-Kontakten 460A, 460B, dem Kanal 456 und den Drain-Kontakten 466A, 466B.
  • 5 ist ein Flussdiagramm, das ein Verfahren 500 zur Herstellung eines Transistors mit dualen Gate-Austrittsarbeiten gemäß einigen Ausführungsformen veranschaulicht. Das Verfahren 500 enthält das Bilden 502 eines Kanals, der einen mit einem ersten Dotandentyp dotierten Halbleiter umfasst. Der Kanal kann mit Hilfe von Standardverarbeitungstechniken gebildet werden. Zum Beispiel können die Finnen durch Ätzen, Fotolithografie und/oder epitaxiales Wachstum gebildet werden.
  • Die Verfahren 500 umfasst des Weiteren das Bilden 504 einer Source-Region an einem ersten Ende des Kanals und das Bilden 506 einer Drain-Region an einem zweiten Ende des Kanals. Die Source-Region und die Drain-Region können mit einem zweiten Dotandentyp dotiert werden. Die Source-Region und die Drain-Region können gleichzeitig mit den gleichen Materialien gebildet werden.
  • Die Verfahren 500 kann des Weiteren das Abscheiden 508, 510 eines Gates zum Steuern der Leitfähigkeit des Kanals enthalten. Das Gate kann einen ersten Abschnitt mit einer ersten Austrittsarbeit und einen zweiten Abschnitt mit einer zweiten Austrittsarbeit enthalten. Die erste Austrittsarbeit kann sich von der zweiten Austrittsarbeit unterscheiden. Außerdem befindet sich einer der Abschnitte näher an der Source als der andere Abschnitt. In einigen Ausführungsformen führt die erste Austrittsarbeit zu einer niedrigeren thermionischen Sperre als die zweite Austrittsarbeit, um die Injektionssperre des Kanals abzusenken.
  • Zum Beispiel kann in einigen Ausführungsformen das Verfahren 500 das Abscheiden 508 eines ersten Metalls mit einer ersten Austrittsarbeit zum Bilden des ersten Abschnitts und das Abscheiden 510 eines zweiten Metalls zum Bilden des zweiten Abschnitts enthalten. In einigen Ausführungsformen unterscheiden sich diese Metalle voneinander. Der Metalltyp des Abschnitts, der näher an der Source liegt, entspricht dem Dotanden von Source und Drain. In einigen Ausführungsformen entspricht der Metalltyp des ersten Abschnitts dem Typ des Transistors. Zum Beispiel kann, für einen n-Transistor, der erste Abschnitt ein n-Metall umfassen, und der zweite Abschnitt kann ein p-Metall umfassen. Für einen p-Transistor kann der erste Abschnitt ein p-Metall umfassen, und der zweite Abschnitt kann ein n-Metall umfassen.
  • Das Verfahren kann des Weiteren das Bilden 512 von Source-Region und Drain-Kontakten enthalten. Die Source- und Drain-Kontakte können einen getemperten Kontakt enthalten. Zum Beispiel kann die Drain-Region einen ersten ohmschen Kontakt enthalten, und die Source-Region kann einen zweiten ohmschen Kontakt enthalten. Die Source- und die Drain-Kontakte sollten so vorgespannt werden, dass der Strom veranlasst wird, zwischen der Source-Region und der Drain-Region zu fließt. Wenn der Transistor in umgekehrter Richtung vorgespannt wird, so braucht die thermionische Sperre nicht abgesenkt zu werden.
  • 6 veranschaulicht vereinfachte Querschnittsansichten eines Transistors 600A-600D (im vorliegenden Text mitunter generisch als „Transistor 600“ bezeichnet) durch das Gate des Transistors 600 hindurch, wobei der Transistor 600 ein Gate mit dualen Gate-Austrittsarbeiten enthält. Diese Querschnittsansichten sind während verschiedener Verarbeitungsvorgänge gemäß einer ersten Ausführungsform entstanden. Der Transistor 600A hat eine Oxidschicht 602, die teilweise entfernt wurde. Ein erstes Gate-Metall 604 und ein zweites Gate-Metall 606 werden auf dem Transistor 600B abgeschieden. In einigen Ausführungsformen wird eine gewinkelte Abscheidung verwendet, um beide Metalle gleichzeitig abzuscheiden. Die Oxidschicht 602 des Transistors 600C kann geätzt werden, um einen Bereich für die Source- und Drain-Regionen zu öffnen. Auf den Gate-Metallen 604, 606 kann eine Opferschicht 608 abgeschieden werden. Die Source- und die Drain-Kontakte 610, 612 werden auf dem Transistor 600D abgeschieden, und die Opferschicht 608 wird entfernt.
  • 7 veranschaulicht eine vereinfachte Querschnittsansicht durch das Gate eines Transistors 700A-700D (im vorliegenden Text mitunter generisch als „Transistor 700“ bezeichnet) mit dualen Gate-Austrittsarbeiten während verschiedener Verarbeitungsstufen gemäß einigen Ausführungsformen. Ein erstes Gate-Metall 702 mit einer ersten Austrittsarbeit wird auf einem Transistor 700A abgeschieden, und ein Resist 704 wird über einem Abschnitt des ersten Gate-Metalls 702 abgeschieden. Ein Abschnitt des ersten Gate-Metalls 702, der nicht durch den Resist 704 bedeckt ist, wird von dem Transistor 700B entfernt. Ein zweites Gate-Metall 706 mit einer zweiten Austrittsarbeit wird dort abgeschieden, wo das erste Gate-Metall 702 auf dem Transistor 700C entfernt wurde. Bei dem Transistor 700D werden Abschnitte des Oxids 708 entfernt, und ein Source-Kontakt 710 und ein Drain-Kontakt 712 werden abgeschieden.
  • 8 ist ein vereinfachtes Diagramm 800, das den Ein-Zustands-Strom eines Transistors mit dualen Gate-Austrittsarbeiten 802 mit einem Transistor mit einer einzelnen Gate-Austrittsarbeit 804 vergleicht. Das Kurvendiagramm 800 vergleicht den Ansteuerungsstrom 806 als eine Funktion der Gate-Spannung 808. In diesem Vergleich haben der Transistor 802 mit dualen Gate-Austrittsarbeiten und der Transistor 804 mit einer einzelnen Gate-Austrittsarbeit einen abgeglichenen Leckstrom im Aus-Zustand von VGS=0V. Wie veranschaulicht, können die dualen Gate-Austrittsarbeiten 802 eine Verbesserung des Ansteuerungsstroms um etwa 20 % im Vergleich zu einem Transistor mit einer einzelnen Gate-Austrittsarbeit 804 von VGS=1V bereitstellen.
  • 9 ist ein vereinfachtes Kurvendiagramm 900, in dem die Leitungsbandenergie 906 im Aus-Zustand eines Transistors mit dualen Gate-Austrittsarbeiten mit der Leitungsbandenergie 904 im Aus-Zustand eines Transistors mit einer einzelnen Gate-Austrittsarbeit verglichen wird. Das Kurvendiagramm 900 vergleicht die Leitungsbandenergie 902 über eine Distanz 903 des Transistors. Als Referenz zeigt das Kurvendiagramm 900 Merkmale des Transistors, einschließlich der Source 912, des Gate-Randes 910, des Kanals 914 und des Drain 916.
  • Wie durch die Leitungsbandenergie 906 im Aus-Zustand gezeigt, ist die Höhe 908 der thermionischen Sperre die gleiche für den Transistor mit dualen Gate-Austrittsarbeiten wie die Leitungsbandenergie 904 im Aus-Zustand für den Transistor mit einer einzelnen Gate-Austrittsarbeit. Wie gezeigt, kann eine erste Austrittsarbeit des Gates in der Nähe der Source 912 die Höhe 908 der thermionischen Sperre über einen ersten Abschnitt des Kanals 914 absenken. Die zweite Austrittsarbeit des Gates erzeugt jedoch eine Höhe 908 der thermionischen Sperre, die derjenigen gleich ist, die der einzelnen Gate-Austrittsarbeit entspricht. Daher besitzen sowohl der Transistor mit dualen Gate-Austrittsarbeiten als auch der Transistor mit einer einzelnen Gate-Austrittsarbeit einen ähnlichen Leckstrom im Aus-Zustand.
  • 10 ist ein vereinfachtes Kurvendiagramm 1000, in dem die Leitungsbandenergie 1006 im Ein-Zustand eines Transistors mit dualen Gate-Austrittsarbeiten mit der Leitungsbandenergie 1004 im Ein-Zustand eines Transistors mit einer einzelnen Gate-Austrittsarbeit verglichen wird. Das Kurvendiagramm 1000 vergleicht die Leitungsbandenergie 1002 über eine Distanz 1003 des Transistors. Als Referenz zeigt das Kurvendiagramm 1000 Merkmale des Transistors, einschließlich der Source 1012, des Gate-Randes 1010, des Kanals 1014 und des Drain 1016.
  • Wie gezeigt, hat der Transistor mit dualen Gate-Austrittsarbeiten (entsprechend der Leitungsbandenergie 1006 im Ein-Zustand) eine niedrigere Source-Sperre 1022 als der Transistor mit einer einzelnen Gate-Austrittsarbeit (entsprechend der Leitungsbandenergie 1004 im Ein-Zustand). Die Source-Sperre eines Transistors begrenzt den Injektionsstrom, wodurch der Ansteuerungsstrom begrenzt wird. Eine niedrigere Source-Sperre führt zu einem größeren Injektionsstrom und Ansteuerungsstrom. Daher führt die niedrigere Source-Sperre 1022 zu einem größeren Injektionsstrom für den Ein-Zustand für den Transistor mit dualen Gate-Austrittsarbeiten im Vergleich zu dem Transistor mit einer einzelnen Gate-Austrittsarbeit, ohne dass der Leckstrom im Aus-Zustand beeinträchtigt wird (wie oben mit Bezug auf 9 besprochen).
  • 11 veranschaulicht einen Interposer 1100, der eine oder mehrere Ausführungsformen der Offenbarung enthält. Der Interposer 1100 ist ein dazwischenliegendes Substrat, das zur Überbrückung eines ersten Substrats 1102 zu einem zweiten Substrat 1104 verwendet wird. Das erste Substrat 1102 kann zum Beispiel ein integrierter Schaltkreis-Die sein. Das zweite Substrat 1104 kann zum Beispiel ein Speichermodul, eine Computer-Hauptplatine oder ein anderer integrierter Schaltkreis-Die sein. Allgemein dient ein Interposer 1100 dazu, eine Verbindung auf einen breiteren Mittenabstand zu verteilen oder eine Verbindung zu einer andere Verbindung umzuleiten. Ein Interposer 1100 kann zum Beispiel einen integrierten Schaltkreis-Die mit einem Ball Grid Array (BGA) 1106 koppeln, das anschließend mit dem zweiten Substrat 1104 gekoppelt werden kann. In einigen Ausführungsformen sind das erste und das zweite Substrat 1102, 1104 an gegenüberliegenden Seiten des Interposers 1100 angebracht. In anderen Ausführungsformen sind das erste und zweite Substrat 1102, 1104 auf derselben Seite des Interposers 1100 angebracht. Und in weiteren Ausführungsformen werden drei oder mehr Substrate mittels des Interposers 1100 miteinander verbunden.
  • Der Interposer 1100 kann aus einem Epoxidharz, einem glasfaserverstärkten Epoxidharz, einem Keramikmaterial oder einem Polymermaterial wie zum Beispiel Polyimid gebildet werden. In weiteren Implementierungen kann der Interposer aus alternativen starren oder flexiblen Materialien gebildet werden, die die gleichen Materialien enthalten können, die oben zur Verwendung in einem Halbleitersubstrat beschrieben wurden, wie zum Beispiel Silizium, Germanium und andere Materialien der Gruppen III-V und IV.
  • Der Interposer kann Metallverbindungen 1108 und Durchkontaktierungen 1110 enthalten, einschließlich beispielsweise Silizium-Durchkontaktierungen (Through-Silicon Vias, TSVs) 1112. Der Interposer 1100 kann des Weiteren eingebettete Vorrichtungen 1114 enthalten, darunter sowohl passive als auch aktive Vorrichtungen. Zu solchen Vorrichtungen gehören unter anderem Kondensatoren, Entkopplungskondensatoren, Widerstände, Induktivitäten, Sicherungen, Dioden, Transformatoren, Sensoren und elektrostatische Entladungsvorrichtungen (Electrostatic Discharge, ESD). Komplexere Vorrichtungen wie zum Beispiel Hochfrequenz (HF)-Vorrichtungen, Leistungsverstärker, Energieverwaltungsvorrichtungen, Antennen, Arrays, Sensoren und MEMS-Vorrichtungen können ebenfalls auf dem Interposer 1100 gebildet werden.
  • Gemäß Ausführungsformen der Offenbarung können im vorliegenden Text offenbarte Vorrichtungen oder Verfahren bei der Herstellung eines Interposers 1100 verwendet werden. Als nicht-einschränkendes Beispiel können das erste Substrat 1102, das zweite Substrat 1104, der Interposer 1100 oder Kombinationen davon einen oder mehrere der Transistoren 100, 150, 300, 350, 400, 450, 600, 700 enthalten, die oben mit Bezug auf die 1A, 1B, 2A, 2B, 3A, 3B, 4A, 4B, 6 und 7 besprochen wurden.
  • 12 veranschaulicht eine Computervorrichtung 1200 gemäß einer Ausführungsform der Offenbarung. Die Computervorrichtung 1200 kann eine Reihe von Komponenten enthalten. In einer Ausführungsform sind diese Komponenten auf einer oder mehreren Hauptplatinen angebracht. In einer alternativen Ausführungsform werden einige oder alle dieser Komponenten auf einem einzigen System-on-Chip (SoC)-Die hergestellt, wie zum Beispiel einem SoC, das für mobile Vorrichtungen verwendet wird. Zu den Komponenten in der Computervorrichtung 1200 gehören unter anderem ein integrierter Schaltkreis-Die 1202 und mindestens ein Kommunikations-Chip 1208 (zum Beispiel eine Kommunikationslogikeinheit). In einigen Implementierungen wird der Kommunikations-Chip 1208 innerhalb des integrierten Schaltkreis-Dies 1202 hergestellt, während in anderen Implementierungen der Kommunikations-Chip 1208 in einem separaten integrierten Schaltkreis-Chip hergestellt wird, der auf ein Substrat oder eine Hauptplatine gebondet werden kann, das bzw. die mit dem integrierten Schaltkreis-Die 1202 gemeinsam genutzt wird oder elektronisch mit ihm gekoppelt ist. Der integrierte Schaltkreis-Die 1202 kann einen Prozessor 1204 (zum Beispiel eine CPU) sowie einen On-Die-Speicher 1206 enthalten, der oft als Cache-Speicher verwendet wird und durch Technologien wie zum Beispiel embedded DRAM (eDRAM), SRAM oder Spin-Transfer-Torque-Speicher (STT-MRAM) bereitgestellt werden kann.
  • Die Computervorrichtung 1200 kann andere Komponenten enthalten, die gegebenenfalls physisch und elektrisch mit der Hauptplatine gekoppelt oder innerhalb eines SoC-Dies hergestellt werden können. Zu diesen anderen Komponenten gehören unter anderem flüchtiger Speicher 1210 (zum Beispiel DRAM), nicht-flüchtiger Speicher 1212 (zum Beispiel ROM oder Flash-Speicher), eine Grafikverarbeitungseinheit (GPU) 1214, ein digitaler Signalprozessor (DSP) 1216, ein Kryptoprozessor 1242 (zum Beispiel ein spezialisierter Prozessor, der kryptographische Algorithmen innerhalb einer Hardware ausführt), ein Chipsatz 1220, mindestens eine Antenne 1222 (in einigen Implementierungen können zwei oder mehr Antennen verwendet werden), ein Display oder ein Touchscreen-Display 1224, ein Touchscreen-Display-Controller 1226, eine Batterie 1229 oder eine andere Stromquelle (nicht gezeigt), ein Leistungsverstärker (nicht gezeigt), ein Spannungsregler (nicht gezeigt), eine Global Positioning System (GPS)-Vorrichtung 1228, ein Kompass 1230, ein oder mehrere Bewegungssensoren 1232 (zum Beispiel ein Bewegungs-Coprozessor wie zum Beispiel ein Beschleunigungsmesser, ein Gyroskop, ein Kompass usw.), ein Mikrofon (nicht gezeigt), ein Lautsprecher 1234, eine Kamera 1236, Benutzereingabevorrichtungen 1238 (wie zum Beispiel Tastatur, Maus, Stift und Touchpad), und eine Massenspeichervorrichtung 1240 (wie zum Beispiel ein Festplattenlaufwerk, eine Compact Disk (CD), eine Digital Versatile Disk (DVD) usw.). Die Computervorrichtung 1200 kann weitere Übertragungs-, Telekommunikations- oder Funkfunktionalität enthalten, die im vorliegenden Text noch nicht beschrieben wurden. In einigen Implementierungen enthält die Computervorrichtung 1200 eine Funkvorrichtung, die zur Kommunikation über eine Distanz durch Modulation und Ausstrahlung elektromagnetischer Wellen in der Luft oder im Raum verwendet werden. In weiteren Implementierungen enthält die Computervorrichtung 1200 einen Sender und einen Empfänger (oder einen Transceiver), die zur Kommunikation über eine Distanz durch Modulation und Ausstrahlung elektromagnetischer Wellen in der Luft oder im Raum verwendet werden.
  • Der Kommunikations-Chip 1208 kann eine Kommunikationslogikeinheit enthalten, die dafür konfiguriert ist, Daten zu und von der Computervorrichtung 1200 zu übertragen. Der Begriff „drahtlos“ und seine Ableitungen können zum Beschreiben von Schaltkreisen, Vorrichtungen, Systemen, Verfahren, Techniken, Kommunikationskanälen usw. verwendet werden, die Daten mit Hilfe modulierter elektromagnetischer Strahlung über ein nicht-festes Medium übertragen können. Der Begriff impliziert nicht, dass die zugehörigen Vorrichtungen keine Drähte umfassen, obgleich sie in manchen Ausführungsformen möglicherweise keine Drähte enthalten. Der Kommunikations-Chip 1208 kann beliebige aus einer Reihe von Drahtlos-Standards oder -Protokollen implementieren, einschließlich beispielsweise Wi-Fi (IEEE 802.11-Familie), WiMAX (IEEE 802.16-Familie), IEEE 802.20, Long Term Evolution (LTE), Ev-DO, HSPA+, HSDPA+, HSUPA+, EDGE, GSM, GPRS, CDMA, TDMA, DECT, Infrarot (IR), Near Field Communication (NFC), Bluetooth, und Ableitungen davon, sowie jegliche anderen Drahtlos-Protokolle, die als 3G, 4G, 5G - und darüber hinaus - bezeichnet werden. Die Computervorrichtung 1200 kann mehrere Kommunikations-Chips 1208 umfassen. Zum Beispiel kann ein erster Kommunikations-Chip 1208 speziell für die drahtlose Nahbereichskommunikation, wie zum Beispiel Wi-Fi, NFC und Bluetooth, vorgesehen sein, und ein zweiter Kommunikations-Chip 1208 kann speziell für die drahtlose Fernbereichskommunikation, wie zum Beispiel GPS, EDGE, GPRS, CDMA, WiMAX, LTE, Ev-DO und andere, vorgesehen sein.
  • Der Prozessor 1204 der Computervorrichtung 1200 enthält eine oder mehrere Vorrichtungen, wie zum Beispiel Transistoren mit dualen Gate-Austrittsarbeiten, die gemäß den Ausführungsformen der Offenbarung gebildet werden. Der Begriff „Prozessor“ kann sich auf jede Vorrichtung oder jeden Abschnitt einer Vorrichtung beziehen, die elektronische Daten von Registern und/oder Speicher verarbeitet, um diese elektronischen Daten in andere elektronischen Daten umzuwandeln, die in Registern und/oder Speicher gespeichert werden können.
  • Der Kommunikations-Chip 1208 kann auch eine oder mehrere Vorrichtungen, wie zum Beispiel Transistoren mit dualen Gate-Austrittsarbeiten, enthalten, die gemäß den Ausführungsformen der Offenbarung gebildet werden.
  • In weiteren Ausführungsformen kann eine andere Komponente, die innerhalb der Computervorrichtung 1200 untergebracht ist, eine oder mehrere Vorrichtungen enthalten, wie zum Beispiel Transistoren mit dualen Gate-Austrittsarbeiten, die gemäß Implementierungen der Offenbarung gebildet werden.
  • In verschiedenen Ausführungsformen kann die Computervorrichtung 1200 ein Laptop-Computer, ein Netbook-Computer, ein Notebook-Computer, ein Ultrabook-Computer, ein Smartphone, ein Dumbphone, ein Tablet, ein Tablet/Laptop-Hybrid, ein persönlicher digitaler Assistent (PDA), ein ultra-mobiler PC, ein Mobiltelefon, ein Desktop-Computer, ein Server, ein Drucker, ein Scanner, ein Monitor, eine Set-Top-Box, eine Unterhaltungssteuereinheit, eine Digitalkamera, ein tragbarer Musikspieler oder ein digitaler Videorecorder sein. In weiteren Implementierungen kann die Computervorrichtung 1200 jede sonstige elektronische Vorrichtung sein, die Daten verarbeitet.
  • BEISPIELE
  • Es folgt nun eine Liste beispielhafter Ausführungen, die in den Schutzumfang der Offenbarung fallen. Um die Darstellung der Offenbarung nicht unnötig zu verkomplizieren, werden nicht alle der unten angeführten Beispiele separat und ausdrücklich so offenbart, als würden sie im vorliegenden Text als mit allen anderen unten aufgeführten Beispielen und anderen oben offenbarten Ausführungsformen kombinierbar angesehen. Solange der Durchschnittsfachmann keinen Grund hat anzunehmen, dass diese unten angeführten Beispiele und die oben offenbarten Ausführungsformen nicht kombinierbar sind, wird im Rahmen der Offenbarung davon ausgegangen, dass solche Beispiele und Ausführungsformen kombinierbar sind.
  • Beispiel 1 ist ein Transistor, der umfasst: eine Source-Region, die ein Halbleitermaterial umfasst; eine Drain-Region, die ein Halbleitermaterial umfasst; einen Kanal zwischen der Source-Region und der Drain-Region; und ein Gate zum Steuern einer Leitfähigkeit des Kanals, wobei das Gate umfasst: einen ersten Abschnitt mit einer ersten Austrittsarbeit, die Ladungsmajoritätsträgern des Halbleitermaterials der Source entspricht, und einen zweiten Abschnitt mit einer zweiten Austrittsarbeit, wobei die erste Austrittsarbeit von der zweiten Austrittsarbeit verschieden ist, wobei der erste Abschnitt über einem ersten Segment des Kanals liegt und der zweite Abschnitt über einem zweiten Segment des Kanals liegt, wobei das erste Segment des Kanals näher an der Source liegt als das zweite Segment des Kanals.
  • Beispiel 2 ist der Transistor von Beispiel 1, wobei der erste Abschnitt ein erstes Metall ist und der zweite Abschnitt ein zweites Metall ist, wobei das erste Metall von dem zweiten Metall verschieden ist.
  • Beispiel 3 ist der Transistor von Beispiel 2, wobei die Source ein n-Halbleiter ist, das erste Metall ein n-Metall ist, und das zweite Metall ein p-Metall ist.
  • Beispiel 4 ist der Transistor von Beispiel 2, wobei die Source ein p-Halbleiter ist, das erste Metall ein p-Metall ist, und das zweite Metall ein n-Metall ist.
  • Beispiel 5 ist der Transistor nach einem der Beispiele 1-4, wobei der erste Abschnitt und der zweite Abschnitt die gleichen Abmessungen haben.
  • Beispiel 6 ist der Transistor nach einem der Beispiele 1-4, wobei der Transistor ein Dünnfilmtransistor ist.
  • Beispiel 7 ist der Transistor von Beispiel 6, wobei die Source-Region, die Drain-Region und der Kanal ein Metalloxid oder ein transparentes Metall umfassen.
  • Beispiel 8 ist der Transistor nach einem der Beispiele 1-4, wobei die erste Austrittsarbeit eine niedrigere thermionische Sperre als die zweite Austrittsarbeit hat.
  • Beispiel 9 ist ein Verfahren, das umfasst: Bilden eines Kanals, der einen Halbleiter umfasst; Bilden einer Source-Region an einem ersten Ende des Kanals; Bilden einer Drain-Region an einem zweiten Ende des Kanals; und Bilden eines Gates zum Steuern einer Leitfähigkeit des Kanals, wobei das Gate umfasst: einen ersten Abschnitt mit einer ersten Austrittsarbeit in der Nähe der Source-Region, und einen zweiten Abschnitt mit einer zweiten Austrittsarbeit in der Nähe der Drain-Region, wobei die erste Austrittsarbeit eine niedrigere thermionische Source-Sperre als die zweite Austrittsarbeit aufweist.
  • Beispiel 10 ist das Verfahren von Beispiel 9, wobei das Abscheiden des Gates das Abscheiden eines ersten Metalls zum Bilden des ersten Abschnitts und das Abscheiden eines zweiten Metalls zum Bilden des zweiten Abschnitts umfasst, wobei das erste Metall von dem zweiten Metall verschieden ist.
  • Beispiel 11 ist das Verfahren von Beispiel 10, wobei die Ladungsmajoritätsträger Löcher sind, das erste Metall ein p-Metall ist, und das zweite Metall ein n-Metall ist.
  • Beispiel 12 ist das Verfahren von Beispiel 10, wobei die Ladungsmajoritätsträger Elektronen sind, das erste Metall ein n-Metall ist, und das zweite Metall ein p-Metall ist.
  • Beispiel 13 ist das Verfahren von Beispiel 9, wobei die erste Austrittsarbeit eine niedrigere thermionische Sperre hat als die zweite Austrittsarbeit.
  • Beispiel 14 ist das Verfahren von Beispiel 9, wobei die Source-Region, die Drain-Region und der Kanal ein Metalloxid oder ein transparentes Metall umfassen.
  • Beispiel 15 ist eine Computervorrichtung, die einen oder mehrere Transistoren umfasst, wobei jeder des einen oder der mehreren Transistoren umfasst: eine Source-Region, die ein Halbleitermaterial umfasst; eine Drain-Region, die ein Halbleitermaterial umfasst; einen Kanal zwischen der Source-Region und der Drain-Region; und ein Gate zum Steuern einer Leitfähigkeit des Kanals, wobei das Gate umfasst: einen ersten Abschnitt mit einer ersten Austrittsarbeit, die Ladungsmajoritätsträgern des Halbleitermaterials der Source entspricht, und einen zweiten Abschnitt mit einer zweiten Austrittsarbeit, wobei die erste Austrittsarbeit von der zweiten Austrittsarbeit verschieden ist, wobei der erste Abschnitt über einem ersten Segment des Kanals liegt und der zweite Abschnitt über einem zweiten Segment des Kanals liegt, wobei das erste Segment des Kanals näher an der Source liegt als das zweite Segment des Kanals.
  • Beispiel 16 ist die Computervorrichtung von Beispiel 15, die des Weiteren umfasst: einen Prozessor, der auf dem Substrat montiert ist; eine Speichereinheit, die Daten speichern kann; eine Grafikverarbeitungseinheit; eine Antenne in der Computervorrichtung; eine Anzeige auf der Computervorrichtung; eine Batterie in der Computervorrichtung; einen Leistungsverstärker in dem Prozessor; und einen Spannungsregler in dem Prozessor; wobei mindestens eines von dem Prozessor, der Speichereinheit, der Grafikverarbeitungseinheit und dem Spannungsregler den einen oder die mehreren Transistoren umfasst.
  • Beispiel 17 ist die Computervorrichtung von Beispiel 15, wobei der erste Abschnitt ein erstes Metall ist und der zweite Abschnitt ein zweites Metall ist, wobei das erste Metall von dem zweiten Metall verschieden ist.
  • Beispiel 18 ist die Computervorrichtung von Beispiel 17, wobei der Transistor ein Dünnfilmtransistor ist.
  • Beispiel 19 ist die Computervorrichtung von Beispiel 18, wobei die Source-Region, die Drain-Region und der Kanal ein Metalloxid oder ein transparentes Metall umfassen.
  • Beispiel 20 ist die Computervorrichtung nach einem der Beispiele 15-19, wobei die erste Austrittsarbeit eine niedrigere thermionische Sperre als die zweite Austrittsarbeit hat.
  • Beispiel 21 ist ein Verfahren zur Herstellung eines Transistors, das umfasst: Bilden einer Source-Region, die ein Halbleitermaterial umfasst; Bilden einer Drain-Region, die ein Halbleitermaterial umfasst; Bilden eines Kanals zwischen der Source-Region und der Drain-Region; und Bilden eines Gates zum Steuern einer Leitfähigkeit des Kanals, wobei das Gate umfasst: einen ersten Abschnitt mit einer ersten Austrittsarbeit, die Ladungsmajoritätsträgern des Halbleitermaterials der Source entspricht, und einen zweiten Abschnitt mit einer zweiten Austrittsarbeit, wobei die erste Austrittsarbeit von der zweiten Austrittsarbeit verschieden ist, wobei der erste Abschnitt über einem ersten Segment des Kanals liegt und der zweite Abschnitt über einem zweiten Segment des Kanals liegt, wobei das erste Segment des Kanals näher an der Source liegt als das zweite Segment des Kanals.
  • Beispiel 22 ist das Verfahren zur Herstellung eines Transistors von Beispiel 21, wobei erste Abschnitt ein erstes Metall ist, und der zweite Abschnitt ein zweites Metall ist, wobei das erste Metall von dem zweiten Metall verschieden ist.
  • Beispiel 23 ist das Verfahren zur Herstellung eines Transistors von Beispiel 22, wobei die Source ein n-Halbleiter ist, das erste Metall ein n-Metall ist, und das zweite Metall ein p-Metall ist.
  • Beispiel 24 ist das Verfahren zur Herstellung eines Transistors von Beispiel 22, wobei die Source ein p-Halbleiter ist, das erste Metall ein p-Metall ist, und das zweite Metall ein n-Metall ist.
  • Beispiel 25 ist das Verfahren zur Herstellung eines Transistors von Beispiel 21, wobei erste Abschnitt und der zweite Abschnitt die gleichen Abmessungen haben.
  • Beispiel 26 ist das Verfahren zur Herstellung eines Transistors von Beispiel 21, wobei der Transistor ein Dünnfilmtransistor ist.
  • Beispiel 27 ist das Verfahren zur Herstellung eines Transistors von Beispiel 26, wobei die Source-Region, die Drain-Region und der Kanal ein Metalloxid oder ein transparentes Metall umfassen.
  • Beispiel 28 ist das Verfahren zur Herstellung eines Transistors von Beispiel 21, wobei die erste Austrittsarbeit eine niedrigere thermionische Sperre als die zweite Austrittsarbeit hat.
  • Beispiel 29 ist eine Vorrichtung, die umfasst: einen Kanal, der einen Halbleiter umfasst; eine Source-Region an einem ersten Ende der Kanals; eine Drain-Region an einem zweiten Ende der Kanals; und ein Gate zum Steuern einer Leitfähigkeit des Kanals, wobei das Gate umfasst: einen ersten Abschnitt mit einer ersten Austrittsarbeit in der Nähe der Source-Region, und einen zweiten Abschnitt mit einer zweiten Austrittsarbeit in der Nähe der Drain-Region, wobei die erste Austrittsarbeit eine niedrigere thermionische Source-Sperre als die zweite Austrittsarbeit aufweist.
  • Beispiel 30 ist die Vorrichtung von Beispiel 29, wobei das Gate ein erstes Metall zum Bilden des ersten Abschnitts und ein zweites Metall zum Bilden des zweiten Abschnitts umfasst, wobei das erste Metall von dem zweiten Metall verschieden ist.
  • Beispiel 31 ist die Vorrichtung von Beispiel 30, wobei die Ladungsmajoritätsträger Löcher sind, das erste Metall ein p-Metall ist, und das zweite Metall ein n-Metall ist.
  • Beispiel 32 ist die Vorrichtung von Beispiel 30, wobei die Ladungsmajoritätsträger Elektronen sind, das erste Metall ein n-Metall ist, und das zweite Metall ein p-Metall ist.
  • Beispiel 33 ist die Vorrichtung nach einem der Beispiele 29-32, wobei die erste Austrittsarbeit eine niedrigere thermionische Sperre als die zweite Austrittsarbeit hat.
  • Beispiel 34 ist die Vorrichtung nach einem der Beispiele 29-32, wobei die Source-Region, die Drain-Region und der Kanal ein Metalloxid oder ein transparentes Metall umfassen.
  • Beispiel 35 ist ein Verfahren zum Betreiben einer Computervorrichtung, die einen oder mehrere Transistoren umfasst, wobei das Verfahren umfasst: Anlegen eines Source-Spannungspotentials ein Source-Potential an eine Source-Region; und selektives Anlegen eines Gate-Spannungspotentials an ein elektrisch leitfähiges Material, um eine Leitfähigkeit des Kanals zu steuern, wobei das Gate umfasst: einen ersten Abschnitt mit einer ersten Austrittsarbeit, die den Ladungsmajoritätsträgern des Halbleitermaterials der Source entspricht, und einem zweiten Abschnitt mit einer zweiten Austrittsarbeit, wobei die erste Austrittsarbeit von der zweiten Austrittsarbeit verschieden ist, wobei erste Abschnitt über einem ersten Segment des Kanals liegt und der zweite Abschnitt über einem zweiten Segment des Kanals liegt, wobei das erste Segment des Kanals näher an der Source liegt als das zweite Segment des Kanals.
  • Beispiel 36 ist das Verfahren von Beispiel 35, wobei der erste Abschnitt ein erstes Metall ist und der zweite Abschnitt ein zweites Metall ist, wobei das erste Metall von dem zweiten Metall verschieden ist.
  • Beispiel 37 ist das Verfahren von Beispiel 36, wobei der Transistor ein Dünnfilmtransistor ist.
  • Beispiel 38 ist das Verfahren von Beispiel 37, wobei die Source-Region, die Drain-Region und der Kanal ein Metalloxid oder ein transparentes Metall umfassen.
  • Beispiel 39 ist das Verfahren von Beispiel 35, wobei die erste Austrittsarbeit eine niedrigere thermionische Sperre hat als die zweite Austrittsarbeit.
  • Beispiel 40 ist ein Mittel zum Ausführen mindestens eines Abschnitts des Verfahren nach einem der Beispiele 9-14, 21-28 und 35-39.
  • Beispiel 41 ist ein computerlesbares Speichermedium, auf dem computerlesbare Instruktionen gespeichert sind, wobei die computerlesbaren Instruktionen dafür konfiguriert sind, einen Prozessor anweisen, mindestens einen Abschnitt des Verfahrens nach einem der Beispiele 9-14, 21-28 und 35-39 auszuführen.
  • Dem Fachmann ist klar, dass viele Änderungen an den Details der oben beschriebenen Ausführungsformen vorgenommen werden können, ohne von den zugrunde liegenden Prinzipien der Erfindung abzuweichen. Der Schutzumfang der vorliegenden Erfindung ist daher allein anhand der folgenden Ansprüche zu bestimmen.

Claims (20)

  1. Transistor, der umfasst: eine Source-Region, die ein Halbleitermaterial umfasst; eine Drain-Region, die ein Halbleitermaterial umfasst; einen Kanal zwischen der Source-Region und der Drain-Region; und ein Gate zum Steuern einer Leitfähigkeit des Kanals, wobei das Gate umfasst: einen ersten Abschnitt mit einer ersten Austrittsarbeit, die Ladungsmajoritätsträgern des Halbleitermaterials der Source entspricht, und einen zweiten Abschnitt mit einer zweiten Austrittsarbeit, wobei die erste Austrittsarbeit von der zweiten Austrittsarbeit verschieden ist, wobei der erste Abschnitt über einem ersten Segment des Kanals liegt und der zweite Abschnitt über einem zweiten Segment des Kanals liegt, wobei das erste Segment des Kanals näher an der Source liegt als das zweite Segment des Kanals.
  2. Transistor nach Anspruch 1, wobei der erste Abschnitt ein erstes Metall ist und der zweite Abschnitt ein zweites Metall ist, wobei das erste Metall von dem zweiten Metall verschieden ist.
  3. Transistor nach einem der Ansprüche 1-2, wobei die Source ein n-Halbleiter ist, das erste Metall ein n-Metall ist, und das zweite Metall ein p-Metall ist.
  4. Transistor nach einem der Ansprüche 1-2, wobei die Source ein p-Halbleiter ist, das erste Metall ein p-Metall ist, und das zweite Metall ein n-Metall ist.
  5. Transistor nach einem der Ansprüche 1-4, wobei der erste Abschnitt und der zweite Abschnitt die gleichen Abmessungen haben.
  6. Transistor nach einem der Ansprüche 1-5, wobei der Transistor ein Dünnfilmtransistor ist.
  7. Transistor nach einem der Ansprüche 6, wobei die Source-Region, die Drain-Region und der Kanal ein Metalloxid oder ein transparentes Metall umfassen.
  8. Transistor nach einem der Ansprüche 1-7, wobei die erste Austrittsarbeit eine niedrigere thermionische Sperre als die zweite Austrittsarbeit hat.
  9. Verfahren, das umfasst: Bilden eines Kanals, der einen Halbleiter umfasst; Bilden einer Source-Region an einem ersten Ende des Kanals; Bilden einer Drain-Region an einem zweiten Ende des Kanals; und Bilden eines Gates zum Steuern einer Leitfähigkeit des Kanals, wobei das Gate umfasst: einen ersten Abschnitt mit einer ersten Austrittsarbeit in der Nähe der Source-Region, und einen zweiten Abschnitt mit einer zweiten Austrittsarbeit in der Nähe der Drain-Region, wobei die erste Austrittsarbeit eine niedrigere thermionische Source-Sperre als die zweite Austrittsarbeit aufweist.
  10. Verfahren nach Anspruch 9, wobei das Abscheiden des Gates das Abscheiden eines ersten Metalls zum Bilden des ersten Abschnitts und das Abscheiden eines zweiten Metalls zum Bilden des zweiten Abschnitts umfasst, wobei das erste Metall von dem zweiten Metall verschieden ist.
  11. Verfahren nach einem der Ansprüche 9-10, wobei die Ladungsmajoritätsträger Löcher sind, das erste Metall ein p-Metall ist, und das zweite Metall ein n-Metall ist.
  12. Verfahren nach einem der Ansprüche 9-10, wobei die Ladungsmajoritätsträger Elektronen sind, das erste Metall ein n-Metall ist, und das zweite Metall ein p-Metall ist.
  13. Verfahren nach einem der Ansprüche 9-12, wobei die erste Austrittsarbeit eine niedrigere thermionische Sperre als die zweite Austrittsarbeit hat.
  14. Verfahren nach einem der Ansprüche 9-13, wobei die Source-Region, die Drain-Region und der Kanal ein Metalloxid oder ein transparentes Metall umfassen.
  15. Computervorrichtung, die einen oder mehrere Transistoren umfasst, wobei jeder des einen oder der mehreren Transistoren umfasst: eine Source-Region, die ein Halbleitermaterial umfasst; eine Drain-Region, die ein Halbleitermaterial umfasst; einen Kanal zwischen der Source-Region und der Drain-Region; und ein Gate zum Steuern einer Leitfähigkeit des Kanals, wobei das Gate umfasst: einen ersten Abschnitt mit einer ersten Austrittsarbeit, die Ladungsmajoritätsträgern des Halbleitermaterials der Source entspricht, und einen zweiten Abschnitt mit einer zweiten Austrittsarbeit, wobei die erste Austrittsarbeit von der zweiten Austrittsarbeit verschieden ist, wobei der erste Abschnitt über einem ersten Segment des Kanals liegt und der zweite Abschnitt über einem zweiten Segment des Kanals liegt, wobei das erste Segment des Kanals näher an der Source liegt als das zweite Segment des Kanals.
  16. Computervorrichtung nach Anspruch 15, die des Weiteren umfasst: einen Prozessor, der auf dem Substrat montiert ist; eine Speichereinheit, die Daten speichern kann; eine Grafikverarbeitungseinheit; eine Antenne in der Computervorrichtung; eine Anzeige auf der Computervorrichtung; eine Batterie in der Computervorrichtung; einen Leistungsverstärker in dem Prozessor; und einen Spannungsregler in dem Prozessor; wobei mindestens eines von dem Prozessor, der Speichereinheit, der Grafikverarbeitungseinheit und dem Spannungsregler den einen oder die mehreren Transistoren umfasst.
  17. Computervorrichtung nach einem der Ansprüche 15-16, wobei der erste Abschnitt ein erstes Metall ist und der zweite Abschnitt ein zweites Metall ist, wobei das erste Metall von dem zweiten Metall verschieden ist.
  18. Computervorrichtung nach einem der Ansprüche 15-17, wobei der Transistor ein Dünnfilmtransistor ist.
  19. Computervorrichtung nach Anspruch 18, wobei die Source-Region, die Drain-Region und der Kanal ein Metalloxid oder ein transparentes Metall umfassen.
  20. Computervorrichtung nach einem der Ansprüche 15-19, wobei die erste Austrittsarbeit eine niedrigere thermionische Sperre als die zweite Austrittsarbeit hat.
DE112017008168.8T 2017-12-21 2017-12-21 Duale Transistor-Gate-Austrittsarbeiten und Zugehörige Vorrichtungen, Systeme und Verfahren Pending DE112017008168T5 (de)

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
PCT/US2017/067928 WO2019125469A1 (en) 2017-12-21 2017-12-21 Dual transistor gate workfunctions and related apparatuses, systems, and methods

Publications (1)

Publication Number Publication Date
DE112017008168T5 true DE112017008168T5 (de) 2020-08-06

Family

ID=66995091

Family Applications (1)

Application Number Title Priority Date Filing Date
DE112017008168.8T Pending DE112017008168T5 (de) 2017-12-21 2017-12-21 Duale Transistor-Gate-Austrittsarbeiten und Zugehörige Vorrichtungen, Systeme und Verfahren

Country Status (3)

Country Link
US (1) US20200312973A1 (de)
DE (1) DE112017008168T5 (de)
WO (1) WO2019125469A1 (de)

Families Citing this family (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN111640673A (zh) * 2020-04-29 2020-09-08 中国科学院微电子研究所 一种双栅薄膜晶体管及其制作方法

Family Cites Families (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
GB2448175B (en) * 2007-04-04 2009-07-22 Cambridge Display Tech Ltd Thin film transistor
US7795091B2 (en) * 2008-04-30 2010-09-14 Winstead Brian A Method of forming a split gate memory device and apparatus
US8188460B2 (en) * 2008-11-26 2012-05-29 Board Of Regents, The University Of Texas System Bi-layer pseudo-spin field-effect transistor
CN103988308B (zh) * 2011-12-09 2016-11-16 英特尔公司 晶体管中的应变补偿
US9287406B2 (en) * 2013-06-06 2016-03-15 Macronix International Co., Ltd. Dual-mode transistor devices and methods for operating same

Also Published As

Publication number Publication date
US20200312973A1 (en) 2020-10-01
WO2019125469A1 (en) 2019-06-27

Similar Documents

Publication Publication Date Title
DE112011105978B4 (de) System-on-chip (ein-chip-system) mit stromverwaltungsschaltreis und mit hochfrequenzschaltkreis, die einen gruppe-iii-n-transistor aufweisen
DE112016006684T5 (de) Feldeffekttransistor auf ferroelektrischer basis mit schwellenspannungsumschaltung für verbesserte leistung im ein-zustand und im aus-zustand
DE102019130775A1 (de) Speicherzellen basierend auf vertikalen dünnfilm-transistoren
DE112015006959T5 (de) Verfahren zum bilden rückseitiger selbstausgerichteter durchkontaktierungen und dadurch gebildete strukturen
DE112011105987T5 (de) Nichtplanarer III-N-Transistor
DE112011105926T5 (de) Belastungskompensation in Transistoren
DE112015007226T5 (de) Fertigung von nicht-planaren IGZO-Vorrichtungen für eine verbesserte Elektrostatik
DE112016006691T5 (de) Transistor-Gate-Grabenbeartbeitung, um Kapazität und Widerstand zu verringern
DE102019114239A1 (de) Schottky-dioden-strukturen und integration mit iii-v-transistoren
DE102020106748A1 (de) Mfm-kondensator und prozess zur herstellung eines solchen
DE102019130777A1 (de) Vertikale speicherzellen
DE112011105965T5 (de) Transistoren mit verformtem Kanalbereich unter Verwendung von Source- und Drain-Spannungserzeugern und System mit denselben
DE112017007929T5 (de) Kristalliner mehrschicht-dünnfilm-transistor mit rückseitigem gate hintergrund
DE112016006698T5 (de) Galliumnitrid-NMOS auf Si(111), co-integriert mit einem Silicium-PMOS
DE102020114103A1 (de) Kanalbildung für dreidimensionale transistoren
DE102020105127A1 (de) Source- oder drain-strukturen für germanium-n-kanalvorrichtungen
DE102020103536A1 (de) Logikschaltung mit Indiumnitrid-Quantenwanne
DE102020114140A1 (de) Zwischentrennschichten an dem back-end-of-line
DE102020105662A1 (de) Gate-stapel für finfet-transistoren
DE102019107531A1 (de) Cmos-vorrichtung einschliesslich pmos- metall-gate mit niedriger schwellenspannung
DE102020113775A1 (de) Vorrichtung, umfassend Luft-Beabstanden von Gate-Abstandhaltern und anderen Dielektrika und Verfahren zur Bereitstellung einer solchen
DE102019116910A1 (de) IMPLANTATIONEN ZUM VERGRÖßERN EINER SCHOTTKY-DIODE-QUERSCHNITTSFLÄCHE ZUR LATERALEN STROMLEITUNG
DE112017008144T5 (de) Selbstausgerichtete kontakte für dünnfilmtransistoren
DE112016006664T5 (de) Ätzen eines gratkerns, um eine gratverdoppelung vorzusehen
DE112015006960T5 (de) Lang-kanal-mos-transistoren für kriechverlustarme anwendungen auf einem kurz-kanal-cmos-chip