TWI832133B - 半導體元件及方法 - Google Patents

半導體元件及方法 Download PDF

Info

Publication number
TWI832133B
TWI832133B TW111100808A TW111100808A TWI832133B TW I832133 B TWI832133 B TW I832133B TW 111100808 A TW111100808 A TW 111100808A TW 111100808 A TW111100808 A TW 111100808A TW I832133 B TWI832133 B TW I832133B
Authority
TW
Taiwan
Prior art keywords
structures
fin
gate
fin structures
epitaxial
Prior art date
Application number
TW111100808A
Other languages
English (en)
Other versions
TW202228282A (zh
Inventor
吳錫榮
余晟輔
蕭茹雄
盧頴新
Original Assignee
台灣積體電路製造股份有限公司
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 台灣積體電路製造股份有限公司 filed Critical 台灣積體電路製造股份有限公司
Publication of TW202228282A publication Critical patent/TW202228282A/zh
Application granted granted Critical
Publication of TWI832133B publication Critical patent/TWI832133B/zh

Links

Images

Classifications

    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D84/00—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers
    • H10D84/01—Manufacture or treatment
    • H10D84/0123—Integrating together multiple components covered by H10D12/00 or H10D30/00, e.g. integrating multiple IGBTs
    • H10D84/0126—Integrating together multiple components covered by H10D12/00 or H10D30/00, e.g. integrating multiple IGBTs the components including insulated gates, e.g. IGFETs
    • H10D84/0165—Integrating together multiple components covered by H10D12/00 or H10D30/00, e.g. integrating multiple IGBTs the components including insulated gates, e.g. IGFETs the components including complementary IGFETs, e.g. CMOS devices
    • H10D84/0193—Integrating together multiple components covered by H10D12/00 or H10D30/00, e.g. integrating multiple IGBTs the components including insulated gates, e.g. IGFETs the components including complementary IGFETs, e.g. CMOS devices the components including FinFETs
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D84/00—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers
    • H10D84/80—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers characterised by the integration of at least one component covered by groups H10D12/00 or H10D30/00, e.g. integration of IGFETs
    • H10D84/82—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers characterised by the integration of at least one component covered by groups H10D12/00 or H10D30/00, e.g. integration of IGFETs of only field-effect components
    • H10D84/83—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers characterised by the integration of at least one component covered by groups H10D12/00 or H10D30/00, e.g. integration of IGFETs of only field-effect components of only insulated-gate FETs [IGFET]
    • H10D84/834—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers characterised by the integration of at least one component covered by groups H10D12/00 or H10D30/00, e.g. integration of IGFETs of only field-effect components of only insulated-gate FETs [IGFET] comprising FinFETs
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/76—Making of isolation regions between components
    • H01L21/762—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D30/00—Field-effect transistors [FET]
    • H10D30/01—Manufacture or treatment
    • H10D30/021—Manufacture or treatment of FETs having insulated gates [IGFET]
    • H10D30/024—Manufacture or treatment of FETs having insulated gates [IGFET] of fin field-effect transistors [FinFET]
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D30/00—Field-effect transistors [FET]
    • H10D30/60—Insulated-gate field-effect transistors [IGFET]
    • H10D30/62—Fin field-effect transistors [FinFET]
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D84/00—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers
    • H10D84/01—Manufacture or treatment
    • H10D84/0123—Integrating together multiple components covered by H10D12/00 or H10D30/00, e.g. integrating multiple IGBTs
    • H10D84/0126—Integrating together multiple components covered by H10D12/00 or H10D30/00, e.g. integrating multiple IGBTs the components including insulated gates, e.g. IGFETs
    • H10D84/0158—Integrating together multiple components covered by H10D12/00 or H10D30/00, e.g. integrating multiple IGBTs the components including insulated gates, e.g. IGFETs the components including FinFETs
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D84/00—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers
    • H10D84/01—Manufacture or treatment
    • H10D84/0123—Integrating together multiple components covered by H10D12/00 or H10D30/00, e.g. integrating multiple IGBTs
    • H10D84/0126—Integrating together multiple components covered by H10D12/00 or H10D30/00, e.g. integrating multiple IGBTs the components including insulated gates, e.g. IGFETs
    • H10D84/0165—Integrating together multiple components covered by H10D12/00 or H10D30/00, e.g. integrating multiple IGBTs the components including insulated gates, e.g. IGFETs the components including complementary IGFETs, e.g. CMOS devices
    • H10D84/0172—Manufacturing their gate conductors
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D84/00—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers
    • H10D84/01—Manufacture or treatment
    • H10D84/0123—Integrating together multiple components covered by H10D12/00 or H10D30/00, e.g. integrating multiple IGBTs
    • H10D84/0126—Integrating together multiple components covered by H10D12/00 or H10D30/00, e.g. integrating multiple IGBTs the components including insulated gates, e.g. IGFETs
    • H10D84/0165—Integrating together multiple components covered by H10D12/00 or H10D30/00, e.g. integrating multiple IGBTs the components including insulated gates, e.g. IGFETs the components including complementary IGFETs, e.g. CMOS devices
    • H10D84/0184—Manufacturing their gate sidewall spacers
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D84/00—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers
    • H10D84/01—Manufacture or treatment
    • H10D84/02—Manufacture or treatment characterised by using material-based technologies
    • H10D84/03—Manufacture or treatment characterised by using material-based technologies using Group IV technology, e.g. silicon technology or silicon-carbide [SiC] technology
    • H10D84/038—Manufacture or treatment characterised by using material-based technologies using Group IV technology, e.g. silicon technology or silicon-carbide [SiC] technology using silicon technology, e.g. SiGe
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D84/00—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers
    • H10D84/80—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers characterised by the integration of at least one component covered by groups H10D12/00 or H10D30/00, e.g. integration of IGFETs
    • H10D84/82—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers characterised by the integration of at least one component covered by groups H10D12/00 or H10D30/00, e.g. integration of IGFETs of only field-effect components
    • H10D84/83—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers characterised by the integration of at least one component covered by groups H10D12/00 or H10D30/00, e.g. integration of IGFETs of only field-effect components of only insulated-gate FETs [IGFET]
    • H10D84/85—Complementary IGFETs, e.g. CMOS
    • H10D84/853—Complementary IGFETs, e.g. CMOS comprising FinFETs
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/76—Making of isolation regions between components
    • H01L21/762—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers
    • H01L21/76224—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using trench refilling with dielectric materials

Landscapes

  • Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Insulated Gate Type Field-Effect Transistor (AREA)
  • Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)

Abstract

一實施例包含：一半導體元件；多個鰭片結構，其從一基板延伸，該等多個鰭片結構具有多個第一鰭片結構以及多個第二鰭片結構。該半導體元件還包含多個隔離區域，其位於該基板上並位於該等多個鰭片結構之間。該元件還包含多個閘極結構，其位於該等多個隔離區域上。該半導體元件還包含多個磊晶結構，其位於該等多個第一鰭片結構中的一個上。該半導體元件還包含多個接點結構，其位於該等多個磊晶結構上，其中該等多個第一鰭片結構、該等多個閘極結構、該等多個磊晶結構、該等多個接點結構是一或多個共振器的組件。

Description

半導體元件及方法
本發明實施例係關於一種使用鰭片結構來製造共振器的半導體元件及方法。
半導體元件係使用於各種電子裝置中，例如：個人電腦、手機、數位相機以及其他電子設備。半導體元件的製造通常依序透過沉積絕緣層或介電層、導電層及半導體層材料於一半導體基板上方，並利用微影製程來對各種不同的材料層進行圖案化，以在其上形成電路組件及元件。
半導體工業經由不斷縮小最小特徵組件尺寸(其容許更多的組件整合於一給定區域)來不斷地改進各種不同組件(例如，電晶體、二極體、電阻器、電容器等等)的積體密度(integration density)，這使得更多組件可被整合至一給定面積中。
根據本發明的一實施例，一種包含鰭片結構的半導體元件，包含：多個鰭片結構，其從一基板延伸，該等多個鰭片結構具有多個第一鰭片結構以及多個第二鰭片結構。多個隔離區域，其位於該基板上且位於該等多個鰭片結構之間。多個閘極結構，其位該等多個隔離區域上； 多個磊晶結構，其位於該等多個第一鰭片結構中的一個上；及多個接點結構，其位於該等多個磊晶結構上，其中該等多個第一鰭片結構、該等多個閘極結構、該等多個磊晶結構以及該等多個接點結構是一或多個共振器的組件。
根據本發明的一實施例，一種包含鰭片結構的半導體元件，包含：一基板，其具有一第一表面以及一第二表面；一隔離結構，其位於該基板的該第一表面上方；多個閘極結構，其位於該隔離結構上方；一共振器，其包含多個第一鰭片結構、至少一個磊晶結構以及一接點結構，該等多個第一鰭片結構位於該基板的該第一表面上，該至少一個磊晶結構位於該第一鰭片結構上，該接點結構位於該至少一個磊晶結構上；及至少一個第二鰭片結構位於該基板的該第一表面上，且該至少一個第二鰭片結構位於該等多個第一鰭片結構中的兩個之間，該至少一個第二鰭片結構不含磊晶結構。
根據本發明的一實施例，一種使用鰭片結構來製造共振器的方法，包含：形成從一基板延伸出來的多個鰭片結構，該等多個鰭片結構具有多個第一鰭片結構以及多個第二鰭片結構；在該基板上形成多個隔離區域並且位於該等多個鰭片結構之間；在該等多個隔離區域上形成多個閘極結構；在該等多個第一鰭片結構上生長多個磊晶結構，該等多個第二鰭片結構沒有磊晶結構；及在該等多個磊晶結構上形成多個接點結構，其中該等多個第一鰭片結構、該等多個閘極結構、該等多個磊晶結構以及該等多個接點結構是一或多個共振器的組件。
50:基板
50N:n型區域
50P:p型區域
50R:共振器元件區域
51:分隔
52:鰭片
52A:第一鰭片結構
52B:第二鰭片結構
53:分隔
54:隔離區域
56:隔離區域
58:通道區域
60:虛設閘極介電質
62:虛設閘極層
64:光罩層
72:虛設閘極結構
74:光罩
80:閘極密封間隔件
82:源極/汲極區域
86:閘極間隔件
87:接觸蝕刻停止層(CESL)
88:層間介電質(ILD)
89:區域
90:凹槽
92:閘極介電層
94:閘極電極
94A:襯層
94B:功函數調整層
94C:填充材料
96:閘極光罩
108:第二層間介電質(ILD)
110:閘極接點110
112:源極/汲極接點
114:第三層間介電質(ILD)
116:通孔
118:金屬化圖案
210:半導體元件
212:半導體元件
214:半導體元件
216:半導體元件
217:共振器
220:半導體元件
222:半導體元件
224:半導體元件
226:半導體元件
D1-D4:距離
18B-18B:截面線
18C-18C:截面線
19B-19B:截面線
20B-20B:截面線
21B-21B:截面線
A-A:截面
B-B:截面
C-C:截面
Vg:閘極電壓
+1/2Vin:正輸入信號
-1/2Vin:負輸入信號
自結合附圖閱讀之以下詳細描述最佳理解本揭露之態樣。 應注意，根據行業標準做法，各種構件未按比例繪製。實際上，為使討論清楚，可任意增大或減小各種構件之尺寸。
圖1是以三維視圖繪示出根據一些實施例的FinFET示例。
圖2、3A、3B、4、5、6、7、8A、8B、9A、9B、10A、10B、10C、10D、10E、11A、11B、12A、12B、13A、13B、14A、14B、14C、15A、15B、16A、16B、17是根據一些實施例的FinFET的中間製造階段截面圖。
圖18A、18B、18C、19A、19B、20A、20B、21A、21B、22、23、24和25示出了根據一些實施例的半導體元件各種配置的俯視圖和截面圖。
圖26和27示出了根據一些實施例的半導體元件各種配置的俯視圖。
以下揭露提供用於實施所提供標的之不同特徵之諸多不同實施例或實例。下文將描述組件及配置之特定實例以簡化本揭露。當然，此等僅為實例且不意在產生限制。例如，在以下描述中，在第二構件上方或第二構件上形成第一構件可包含其中形成直接接觸之第一構件及第二構件的實施例，且亦可包含其中可在第一構件與第二構件之間形成額外構件使得第一構件及第二構件可不直接接觸的實施例。另外，本揭露可在各個實例中重複參考元件符號及/或字母。此重複係為了簡單及清楚且其本身不指示所討論之各種實施例及/或組態之間的一關係。
此外，為便於描述，諸如「下面」、「下方」、「下」、「上方」、「上」及其類似者之空間相對術語在本文中可用於描述一元件或構件 與另一(些)元件或構件之關係，如圖中所繪示。除圖中所描繪之定向之外，空間相對術語亦意欲涵蓋元件在使用或操作中之不同定向。裝置可依其他方式定向(旋轉90度或依其他定向)且亦可因此解譯本文中所使用之空間相對描述詞。
在具體闡述所示實施例之前，將概括闡述本揭露實施例的某些有利特徵和態樣。概括地說，本揭露是一種使用鰭片結構來製造共振器的元件及其形成方法，該共振器可以用作電路中的頻率來源。在一些實施例中，元件產生的頻率由鰭片材料和鰭片間距決定。該元件設計允許將這種結構更好地整合到互補金屬氧化物半導體(CMOS)製造流程中。所揭露的實施例允許該元件在一個結構中產生不止一種頻率，同時還簡化了製程並且不需要特殊封裝。
本文所討論的實施例將提供示例以使能夠製造或使用本揭露之標的，並且本領域普通技術人員將輕易能理解在保持在不同實施例的預期範圍內的同時可以進行的修改。在各種視圖和說明性實施例中，相同的附圖標記用於表示相同的元件。儘管方法實施例可以被討論為以特定順序進行，但是其他方法實施例可以以任何邏輯順序進行。
圖1以三維視圖繪示出根據一些實施例的FinFET的示例。FinFET包含基板50(例如，半導體基板)上的鰭片52。隔離區域56位於基板50中，鰭片52從相鄰隔離區域56上方和之間突出。儘管隔離區域56被描述/繪示為與基板50分開，但是如本文所用，術語「基板」可用於僅指半導體基板或包含隔離區域的半導體基板。此外，雖然鰭片52被說明為與基板50一樣的單一、連續材料，但是鰭片52及/或基板50可以包含單一材料或多種材料。在這種情況下，鰭片52是指在相鄰隔離區域56之間延伸 的部分。
閘極介電層92沿著側壁並位於鰭片52的頂表面上方，並且閘極電極94位於閘極介電層92上方。源極/汲極區域82位於鰭片52之相對於閘極介電層92和閘極電極94的相對側。圖1進一步繪示出在之後的圖中使用的參考截面。截面A-A沿著閘極電極94的縱軸並且在例如垂直於FinFET的源極/汲極區域82之間的電流方向的方向上。截面B-B垂直於截面A-A並且沿著鰭片52的縱軸並且在例如FinFET的源極/汲極區域82之間的電流的方向上。截面C-C平行於截面A-A，並延伸穿過FinFET的源極/汲極區域。為清楚起見，之後的圖參考了這些參考截面。
本文所討論的一些實施例是在使用閘極後製製程(gate-last process)形成的FinFET的相關文中討論的。在其他實施例中，可以使用閘極先製製程(gate-first process)。此外，一些實施例關注在平面元件中使用的態樣，例如平面FET、奈米結構(例如，奈米片、奈米線、閘極環繞等)場效電晶體(NSFET)等。
圖2至圖17是根據一些實施例的FinFET製造中的中間階段截面圖。圖2、3A、3B、4、5、6和7除了沒有繪示多個鰭片/FinFET以外，繪示出圖1中所繪示的參考截面A-A。圖8A、9A、10A、11A、12A、13A、14A、15A和16A是沿著圖1中所繪示的參考截面A-A繪示的，圖8B、9B、10B、11B、12B、13B、14B、14C、15B和16B除了沒有繪示多個鰭片/FinFET以外，是沿著圖1中所繪示的類似截面B-B繪示的。圖10C、10D、10E和17除了沒有繪示多個鰭片/FinFET以外，是沿著圖1中所繪示的參考截面C-C繪示的。
在圖2中，提供了基板50。基板50可以是半導體基板，例 如塊狀半導體、絕緣體上覆半導體(SOI)基板等，其可以是已摻雜(例如，具有p型或n型摻雜劑)或未摻雜的基板。基板50可以是晶圓，例如矽晶圓。一般而言，SOI基板是形成在絕緣體層上的一層半導體材料。絕緣體層可以是例如埋入式氧化物(BOX)層、氧化矽層等。絕緣體層位於基板上，通常為矽或玻璃基板。也可以使用其他基板，例如多層或梯度基板。在一些實施例中，基板50的半導體材料可以包含矽；鍺；化合物半導體，包含碳化矽、砷化鎵、磷化鎵、磷化銦、砷化銦及/或銻化銦；合金半導體，包含矽鍺、磷化砷化鎵、砷化鋁銦、砷化鋁鎵、砷化鎵銦、磷化鎵銦及/或磷化砷化鎵銦；或上述組合。
基板50具有n型區域50N和p型區域50P。n型區域50N可用於形成n型元件，例如NMOS電晶體(例如n型FinFET)。p型區域50P可用於形成p型元件，例如PMOS電晶體(例如p型FinFET)。n型區域50N可以與p型區域50P實體上分隔開(如分隔51所示)，並且可以在n型區域50N和p型區域50P之間設置任意數量的元件特徵(例如，其他主動元件、摻雜區域、隔離結構等)。
在圖3A和3B中，在基板50中形成鰭片52。鰭片52是半導體條。在一些實施例中，可以藉由在基板50中蝕刻溝槽而在基板50中形成鰭片52。蝕刻可以是任何適當的蝕刻製程，例如反應離子蝕刻(RIE)、中性粒子束蝕刻(NBE)等或上述組合。蝕刻可以是非等向性的。
可以藉由任何適當的方法將上述鰭片圖案化。例如，可以使用一或多道微影製程將鰭片52圖案化，上述一或多道微影製程包含雙重圖案化或多重圖案化製程。一般而言，雙重圖案化或多重圖案化製程是結合了微影和自對準製程，得以使形成的圖案的間距(pitch)小於使用單 一、直接的微影製程所能得到的間距。例如，在一實施例中，在基板上方形成犧牲層並使用微影製程將犧牲層圖案化。使用自對準製程在上述已圖案化的犧牲層旁邊形成間隔件。然後移除犧牲層，利用留下來的間隔件將鰭片圖案化。在一些實施例中，光罩(或其他層)可以保留在鰭片52上。
如圖3B所繪示，基板50具有元件區域50N/P(例如，n型區域和p型區域50P所在的區域)和共振器元件區域50R。元件區域50N/P可以是用於形成邏輯元件、記憶體元件、輸入/輸出元件等的區域。共振器元件區域50R可用於形成共振器元件。元件區域50N/可以與共振器元件區域50R實體上分隔開(如分隔53所示)，並且可以在這些區域之間設置任何數量的元件特徵(例如，其他主動元件、摻雜區域、隔離結構等)。儘管未在各個步驟中示出共振器元件區域50R，但是元件區域50N/P和共振器元件區域50R藉由相同的製程同時形成。
如圖3B所繪示，在共振器元件區域50R中，可以藉由鰭片切割製程移除一些鰭片。在一些實施例中，鰭片切割製程包含在蝕刻暴露的鰭片52時遮蔽想要保留的鰭片52。在一些實施例中，可以使用光阻及/或其他光罩(未繪示)來達到遮蔽功能。例如，可以在鰭片52上方形成光阻並且圖案化光阻以暴露要移除的鰭片。然後可以進行蝕刻製程以移除暴露的鰭片52。蝕刻可以是任何適當的蝕刻製程，例如RIE、NBE等或上述組合。蝕刻可以是非等向性的或等向性的。可以在蝕刻之後移除光阻。
在圖4中，在基板50上方和相鄰鰭片52之間形成絕緣材料54。絕緣材料54可以是氧化物，例如氧化矽、氮化物等或上述組合，並且可以藉由高密度電漿化學氣相沉積(HDP-CVD)、可流動CVD(FCVD)(例如，在遠端電漿系統中進行一化學氣相沉積類的材料的沉 積，並進行後續的固化以使其轉變為另一種材料，例如氧化物)等或上述組合。可以使用藉由任何適當的製程形成的其他絕緣材料。在圖示說明的實施例中，絕緣材料54是藉由FCVD製程形成的氧化矽。一旦形成絕緣材料，就可以進行退火製程。在一實施例中，形成絕緣材料54是為使多餘的絕緣材料54覆蓋鰭片52。儘管絕緣材料54被繪示為單層，但是一些實施例可以利用多層。例如，在一些實施例中，可以首先沿著基板50和鰭片52的表面形成襯層(未繪示)。之後，可以在襯層上方形成填充材料，如上文所討論的。
在圖5中，對絕緣材料54施加移除製程以移除鰭片52上方的多餘絕緣材料54。在一些實施例中，可以利用諸如化學機械拋光(CMP)、回蝕刻製程、上述組合等的平坦化製程。平坦化製程暴露鰭片52，使得在平坦化製程完成後鰭片52的頂表面和絕緣材料54是共平面的。在鰭片52上保留光罩的實施例中，平坦化製程可以暴露光罩或移除光罩，使得在平坦化製程完成後光罩或鰭片52的頂表面與絕緣材料54分別是共平面的。
在圖6中，絕緣材料54凹陷以形成淺溝槽隔離(STI)區域56。絕緣材料54凹陷，使得n型區域50N和p型區域50P中的鰭片52的上部從相鄰的STI區域56之間突出。此外，STI區域56的頂表面可以具有如圖所示的平坦表面、凸表面、凹表面(例如淺碟凹陷(dishing))或上述組合。STI區域56的頂表面可以藉由適當的蝕刻形成為平坦的、凸出的及/或凹入的。可以使用適當的蝕刻製程使STI區域56凹陷，例如對於絕緣材料54的材料具有選擇性的製程(例如，以比蝕刻鰭片52的材料更快的速率蝕刻絕緣材料54的材料)。例如，可經由使用例如氫氟酸(dilute hydrofluoric；dHF)來進行化學氧化物的移除。
關於圖2至圖6描述的製程僅是可以如何形成鰭片52的一個示例。在一些實施例中，可以藉由磊晶生長製程形成鰭片。例如，可以在基板50的頂表面上方形成介電層，並且可以藉由介電層蝕刻溝槽以暴露下層的基板50。可以在溝槽中磊晶生長同質磊晶結構(homoepitaxial structures)，並且可以使介電層凹陷，使得同質磊晶結構從介電層突出以形成鰭片。此外，在一些實施例中，可以使用異質磊晶結構(heteroepitaxial structures)形成鰭片52。例如，圖5中的鰭片52可以是凹陷的，並且可以在凹陷的鰭片52位置上磊晶生長不同於鰭片52的材料。在這樣的實施例中，鰭片52包含凹陷的材料以及位於凹陷的材料上方磊晶生長的材料。在又另外的實施例中，可以在基板50的頂表面上方形成介電層，並且可以蝕刻穿過介電層的溝槽。然後可以使用不同於基板50的材料在溝槽中磊晶生長異質磊晶結構，並且可以使介電層凹陷，使得異質磊晶結構從介電層突出以形成鰭片52。在一些實施例中，在磊晶生長同質磊晶或異質磊晶結構時，磊晶生長的材料可以在生長期間進行原位摻雜(in situ doped)，儘管原位摻雜和植入摻雜可以一起進行，但是這可以避免之前和之後的植入步驟。
再者，在n型區域50N(例如，NMOS區域)與p型區域50P(例如，PMOS區域)中磊晶生長不同的材料，可帶來一些優點。在各種實施例中，鰭片52的上部可以包含矽-鍺(SixGe1-x，其中x可以在0到1的範圍內)、碳化矽、純鍺或實質上的純鍺、III-V族化合物半導體、II-VI族化合物半導體、或類似材料。例如，用於形成III-V族化合物半導體的可取得的材料包含但不限於砷化銦(InAs)、砷化鋁(AlAs)、砷化鎵(GaAs)、 磷化銦(InP)、氮化鎵(GaN)、砷化銦鎵(InGaAs)、砷化銦鋁(InAlAs)、銻化鎵(GaSb)、銻化鋁(AlSb)、磷化鋁(AlP)、磷化鎵(GaP)、及類似材料。
再者，在圖6中，可以在鰭片52及/或基板50中形成適當的井(未繪示出)。在一些實施例中，可以在n型區域50N中形成P井，並且可以在p型區域50P中形成N井。在一些實施例中，可以在n型區域50N和p型區域50P兩者中形成P井或N井。
在具有不同井類型的實施例中，可以使用光阻及/或其他光罩(未繪示出)來對n型區域50N和p型區域50P進行不同的植入步驟。例如，可以在鰭片52和n型區域50N中的STI區域56上方形成光阻。將光阻圖案化以暴露基板50的p型區域50P。可以藉由使用旋塗技術形成上述光阻，並且可以使用適當的微影技術將光阻圖案化。圖案化光阻後，在p型區域50P中進行n型雜質植入，並且上述光阻可以作為光罩以實質上避免n型雜質植入到n型區域50N中。n型雜質可以是磷、砷、銻等物質，植入區域中的n型雜質濃度等於或小於1018cm-3，例如在約1016cm-3和約1018cm-3之間。在植入之後，例如藉由適當的灰化製程，移除光阻。
在p型區域50P的植入之後，在p型區域50P中的鰭片52和STI區域56上方形成光阻。將光阻圖案化以暴露基板50的n型區域50N。可以藉由使用旋塗技術形成上述光阻並且可以使用適當的微影技術將光阻圖案化。圖案化光阻之後，在n型區域50N中進行p型雜質植入，並且上述光阻可以作為光罩以實質上避免p型雜質植入到p型區域50P中。p型雜質可以是硼、氟化硼、銦等物質，植入區域中的p型雜質濃度等於或小於1018cm-3的濃度，例如在約1016cm-3和約1018cm-3之間。在植入之後，例如藉由適當的灰化製程，可以移除光阻。
在對n型區域50N和p型區域50P進行植入之後，可以進行退火製程以修復植入損傷，並將植入的p型及/或n型雜質活化。在一些實施例中，磊晶鰭片的生長材料可以在生長期間進行原位摻雜，這可以免除植入步驟，儘管原位摻雜和植入摻雜可以一起使用。
在圖7中，在鰭片52上形成虛設介電層(dummy dielectric layer)60。虛設介電層60可以是例如氧化矽、氮化矽、上述組合或其類似材料，並且可以根據適當的技術沉積或熱生長。在虛設介電層60上方形成虛設閘極層62，可將光罩層64形成在虛設閘極層62上方。可將虛設閘極層62沉積在虛設介電層60的上方，然後例如藉由CMP將虛設閘極層62平坦化。可將光罩層64沉積在虛設閘極層62的上方。虛設閘極層62可以是導電或非導電材料，並且可以選自包含非晶矽、多晶矽(polysilicon)、多晶矽鍺(poly-SiGe)、金屬氮化物、金屬矽化物、金屬氧化物和金屬隻群組。可以藉由物理氣相沉積(PVD)、CVD、濺射沉積或其他已知或已用來沉積導電材料的技術來沉積虛設閘極層62。虛設閘極層62可以是相較於隔離區域(例如STI區域56及/或虛設介電層60)具有高蝕刻選擇性的其他材料。光罩層64可以包含一或多層的材料，例如氮化矽、氮氧化矽等。在此示例中，所形成的單一虛設閘極層62和單一光罩層64是橫跨n型區域50N和p型區域50P。應注意的是，於圖中繪示虛設介電層60僅覆蓋鰭片52僅出於說明的目的。在一些實施例中，虛設介電層60的沉積可以使得虛設介電層60覆蓋STI區域56，在STI區域上方延伸並且在虛設閘極層62和STI區域56之間延伸。
圖8A到16B繪示出製造實施例之元件中的各種附加步驟。圖8A到16B繪示出n型區域50N和p型區域50P中任一區域的特徵。例如， 圖8A至16B所繪示的結構可適用於n型區域50N和p型區域50P。n型區域50N和p型區域50P的結構之差異(如果有的話)在每一個附圖的內容中描述。
在圖8A和8B中，可以使用適當的微影和蝕刻技術對光罩層64(見圖7)進行圖案化，而形成光罩74。然後可以轉移光罩74的圖案至虛設閘極層62。在一些實施例中(未繪示)，光罩74的圖案藉由適當的蝕刻技術也可以轉移到虛設介電層60以形成虛設閘極72。虛設閘極72覆蓋鰭片52的相應通道區域58。光罩74的圖案可用來將各個虛設閘極72與相鄰的虛設閘極實體上分隔開。虛設閘極72還可以具有與各個鰭片52的長度方向實質上垂直的長度方向。
再者，在圖8A和8B中，可以在虛設閘極72、光罩74及/或鰭片52的暴露表面上形成閘極密封間隔件(gate seal spacer layer)80。熱氧化或沉積之後進行非等向性蝕刻可以形成閘極密封間隔件80。閘極密封間隔件80可以由氧化矽、氮化矽、氮氧化矽等形成。
在形成閘極密封間隔件80之後，可以進行植入以用於輕摻雜源極/汲極(LDD)區域(未特別繪示)。在不同裝置類型的實施例中，於上面圖6中討論的植入類似，可以在n型區域50N上方形成光罩，例如光阻，此時暴露p型區域50P，並且可以將適當類型的雜質(例如，p型雜質)植入到p型區域50P中被暴露的鰭片52中。然後，可以將上述光罩移除。接著，可以在p型區域50P上方形成光罩，例如光阻，此時暴露n型區域50N，並且可以將適當類型的雜質(例如，n型雜質)植入到n型區域50N中被暴露的鰭片52中。然後，可以將上述光罩移除。n型雜質可以是上述討論的任何一種n型雜質，並且p型雜質可以是上述討論的任何一種p 型雜質。輕摻雜源極/汲極區域可具有約1015cm-3至約1019cm-3的雜質濃度。可使用退火步驟修復植入損傷，並將植入的雜質活化。
在圖9A和9B中，在閘極密封間隔件80上且沿著虛設閘極72和光罩74的側壁形成閘極間隔件86。可以保形地沉積閘極間隔件86的絕緣材料，並且之後對閘極間隔件86的絕緣材料進行非等向性地蝕刻，以形成閘極間隔件86。閘極間隔件86的絕緣材料可以是氧化矽、氮化矽、氮氧化矽、碳氮化矽或上述組合等。
應注意的是，以上揭露內容概括地描述了形成間隔件和LDD區域的製程。可以使用其他製程和順序。例如，可以使用更少或額外的間隔件，可以使用不同的步驟順序，例如，在形成閘極間隔件86之前可以不蝕刻閘極密封間隔件80，產生「L形」閘極密封間隔件，間隔件可以被形成和移除，及/或類似的步驟。此外，可以使用不同的結構和步驟來形成n型和p型元件。例如，n型元件的LDD區域可以在形成閘極密封間隔件80之前形成，而p型元件的LDD區域可以在形成閘極密封間隔件80之後形成。
在圖10A和10B中，在鰭片52中形成磊晶源極/汲極區域82。在鰭片52中形成磊晶源極/汲極區域82使得各個虛設閘極72位於相應的一對相鄰磊晶源極/汲極區域82之間。在一些實施例中，磊晶源極/汲極區域82可以延伸進入、也可以穿過鰭片52。在一些實施例中，可以利用閘極間隔件86而使磊晶源極/汲極區域82可與虛設閘極72以適當的橫向距離分隔開，使得磊晶源極/汲極區域82不會與後續形成之FinFET的閘極構成短路。可以選擇磊晶源極/汲極區域82的材料，以對各個通道區域58施加應力，從而改善元件性能。
n型區域50N中的磊晶源極/汲極區域82可以藉由下述方式形成，利用遮蔽p型區域50P，並對n型區域50N中鰭片52的源極/汲極區域進行蝕刻，以形成鰭片52中的凹槽。之後，在n型區域50N中的凹槽中磊晶生長磊晶源極/汲極區域82。磊晶源極/汲極區域82可以包含任何適當的材料，例如適用於n型FinFET。舉例來說，如果鰭片52是矽，則n型區域50N中的磊晶源極/汲極區域82可包含能對通道區域58施加拉伸應變(tensile strain)的材料，例如矽、碳化矽、摻磷的碳化矽、矽磷化物等物質。n型區域50N中的磊晶源極/汲極區域82所具有的表面，可分別高於各鰭片52的表面，且磊晶源極/汲極區82可具有刻面(facet)。
p型區域50P中的磊晶源極/汲極區域82可以藉由下述方式形成，利用遮蔽n型區域50N，並對p型區域50P中的鰭片52的源極/汲極區域進行蝕刻，以形成鰭片52中的凹槽。之後，在p型區域50P中的凹槽中磊晶生長磊晶源極/汲極區域82。磊晶源極/汲極區域82可以包含任何適當的材料，例如適用於p型FinFET。舉例來說，如果鰭片52是矽，則p型區域50P中的磊晶源極/汲極區域82可包含能對通道區域58施加壓縮應變(compressive strain)的材料，例如矽鍺、摻硼的矽鍺、鍺、鍺錫等物質。p型區域50P中的磊晶源極/汲極區域82所具有的表面，可分別高於各鰭片52的表面，且磊晶源極/汲極區82可具有刻面。
可以對磊晶源極/汲極區域82及/或鰭片52植入摻雜劑，以形成源極/汲極區域，其製程類似於前述討論的用以形成輕摻雜源極/汲極區的製程，摻雜後進行退火步驟。源極/汲極區域可具有介於約1019cm-3與約1021cm-3之間的雜質濃度。源極/汲極區域的n型及/或p型雜質可以是上述討論的任何雜質。在一些實施例中，磊晶源極/汲極區域82可以在生長 期間進行原位摻雜。
根據在區域50N與區域50P中進行磊晶製程而形成磊晶源極/汲極區82的結果，磊晶源極/汲極區82的上表面具有刻面，且這些刻面可橫向地向外擴展而超過鰭片52的側壁。在一些實施例中，這些刻面使得同一FinFET的相鄰源極/汲極區域82合併，如圖10D所示。在其他實施例中，在完成磊晶製程之後，相鄰的源極/汲極區域82保持分離，如圖10C和10E所示。在圖10C和10D所示的實施例中，形成閘極間隔件86為覆蓋在STI區域56上方延伸的鰭片52的一部分的側壁，從而阻止磊晶生長。在一些其他實施例中，可以調整用於形成閘極間隔件86的間隔件蝕刻，以移除間隔件材料以允許磊晶生長區域延伸至STI區域56的表面。
在圖11A和11B中，可以在圖10A和10B所示的結構上沉積第一層間介電質(ILD)88。可以由介電材料形成第一ILD88，並且可以藉由任何適當的方法進行沉積，例如CVD、電漿增強CVD(PECVD)或FCVD。介電材料可包含磷矽玻璃(Phospho-Silicate Glass；PSG)、硼矽酸玻璃(Boro-Silicate Glass；BSG)、硼磷矽玻璃(Boron-Doped Phospho-Silicate Glass；BPSG)、非摻雜的矽玻璃(undoped Silicate Glass；USG)或其類似物質。可以使用以任何適當的製程形成的其他絕緣材料。在一些實施例中，在第一ILD88和磊晶源極/汲極區域82、光罩74、和閘極間隔件86之間設置接觸蝕刻停止層(CESL)87。CESL87可以包含介電質材料，例如氮化矽、氧化矽、氮氧化矽等，其蝕刻速率低於上覆的第一ILD88的材料。
在圖12A和12B中，藉由進行平坦化製程，例如CMP，以將第一ILD88的頂表面與虛設閘極72或光罩74的頂表面共平面。此平坦化 製程還可以移除虛設閘極72上的光罩74，以及在光罩74的側壁上的部分的閘極密封間隔件80及閘極間隔件86。在平坦化製程之後，虛設閘極72、閘極密封間隔件80、閘極間隔件86和第一ILD88的頂表面皆形成共平面。因此，虛設閘極72的頂表面通過第一ILD88而暴露出來。在一些實施例中，可以保留光罩74，在這個示例中，平坦化製程使第一ILD88的頂表面與光罩74的頂表面形成共平面。
在圖13A和13B中，在蝕刻步驟中移除虛設閘極72和光罩74(如果存在的話)，從而形成凹槽90。也可以移除在凹槽90中的虛設介電層60的部分。在一些實施例中，僅移除虛設閘極72而保留虛設介電層60，使凹槽90暴露虛設介電層60。在一些實施例中，移除在晶粒的第一區域(例如，核心邏輯區域)中的凹槽90內的虛設介電層60，並且保留在晶粒的第二區域(例如，輸入/輸出區域)中的凹槽90中內的虛設介電層60。在一些實施例中，可以藉由非等向性乾式蝕刻製程移除虛設閘極72。例如，蝕刻製程可以包含使用反應氣體的乾式蝕刻製程，反應氣體可選擇性地蝕刻虛設閘極72但蝕刻很少或不蝕刻第一ILD88或閘極間隔件86。各個凹槽90分別暴露及/或覆蓋相應鰭片52的通道區域58。各個通道區域58是位於一對相鄰的磊晶源極/汲極區域82之間。在上述移除過程中，當蝕刻虛設閘極72時，可將虛設介電層60用作蝕刻停止層使用。然後，可以在移除虛設閘極72之後，選擇性地移除虛設介電層60。
在圖14A和14B中，形成閘極介電層92和閘極電極94，以用於替代閘極(replacement gates)。圖14C繪示出圖14B中的區域89的詳細視圖。在凹槽90中沉積一或多層閘極介電層92，例如在鰭片52的頂表面和側壁上以及在閘極密封間隔件80/閘極間隔件86的側壁上。閘極介電層 92也可以形成在第一ILD88的頂表面上。在一些實施例中，閘極介電層92包含一或多層介電層，例如一或多層氧化矽、氮化矽、金屬氧化物、金屬矽酸鹽等。例如，在一些實施例中，閘極介電層92包含藉由熱或化學氧化形成的氧化矽界面層和上覆高k介電材料，例如鉿、鋁、鋯、鑭、錳、鋇、鈦、鉛及上述組合的金屬氧化物或矽酸鹽。閘極介電層92可以包含k值大於約7.0的介電層。閘極介電層92的形成方法可以包含分子束沉積(MBD)、ALD、PECVD等。在虛設閘極介電質60的部分保留在凹槽90內的實施例中，閘極介電質層92包含虛設閘極介電質60的材料(例如，SiO2)。
分別在閘極介電層92上方沉積閘極電極94，並填充凹槽90的剩餘部分。閘極電極94可以包含含金屬材料，例如氮化鈦、氧化鈦、氮化鉭、碳化鉭、鈷、釕、鋁、鎢、上述組合或上述多層結構。例如，儘管圖14B中繪示出單層閘極電極94，但是閘極電極94可以包含任意數量的襯層94A、任意數量的功函數調整層(work function tuning layers)94B和填充材料94C，如圖14C所示。在填充凹槽90之後，可以進行例如CMP的平坦化製程，以移除閘極介電層92和閘極電極94的材料的多餘部分，這些多餘的部分位於ILD88的頂表面上方。閘極電極94和閘極介電層92的剩餘部分的材料，因此形成所製造的FinFET的替代閘極。閘極電極94和閘極介電層92可以一起被稱為「閘極堆疊」。閘極和閘極堆疊可以沿著鰭片52的通道區域58的側壁延伸。
在n型區域50N和p型區域50P中形成的閘極介電層92可以同時形成，使得各個區域中的閘極介電層92可由相同的材料形成，並且可以同時形成閘極電極94，使得各個區域中的閘極電極94由相同的材料形 成。在一些實施例中，可以藉由分開的製程來形成各個區域中的閘極介電層92，使得各個區域中的閘極介電層92可以是不同的材料，及/或可以藉由分開的製程來形成各個區域中的閘極電極94，使得閘極電極94可以是不同的材料。可以使用各種遮蔽步驟，以在使用分開的製程時，來遮蔽和暴露適當的區域。
在圖15A和15B中，在閘極堆疊(包含閘極介電層92和對應的閘極電極94)上方形成閘極光罩96，並且閘極光罩可以位於閘極間隔件86的相對部分之間。在一些實施例中，形成閘極光罩96包含使閘極堆疊凹陷，從而直接在閘極堆疊上方和閘極間隔件86的相對部分之間形成凹槽。包含一或多層介電材料(例如氮化矽、氮氧化矽等)的閘極光罩96填充在凹槽中，接著進行平坦化製程以移除在第一ILD88上延伸的介電材料的多餘部分。閘極光罩96是可選的並且在一些實施例中可以省略。在這樣的實施例中，閘極堆疊可以保持與第一ILD88的頂表面共平面。
同樣如圖15A和15B所示，在第一ILD88上方沉積第二ILD108。在一些實施例中，第二ILD108是藉由可流動CVD方法形成的流動式膜。在一些實施例中，第二ILD108由諸如PSG、BSG、BPSG、USG等的介電材料形成，並且可以藉由諸如CVD和PECVD的任何適當的方法沉積而成。之後形成的閘極接點110(圖16A和16B)穿過第二ILD108和閘極光罩96(如果存在的話)以接觸凹陷的閘極電極94的頂表面。
在圖16A和16B中，根據一些實施例，形成閘極接點110和源極/汲極接點112而使其穿過第二ILD108和第一ILD88。源極/汲極接點112的開口是穿過第一ILD88和第二ILD108所形成的，閘極接點110的開口是穿過第二ILD108和閘極光罩96(如果存在的話)所形成的。可以使用 適當的微影和蝕刻技術來形成上述開口。在上述開口中，形成襯層(未繪示出)以及導電材料，襯層可以是例如擴散阻擋層、粘合層等。襯層可以包含鈦、氮化鈦、鉭、氮化鉭等材料。導電材料可以是銅、銅合金、銀、金、鎢、鈷、鋁、鎳等材料。可以進行諸如CMP的平坦化製程，以從第二ILD108的表面移除多餘的材料。留下的襯層和導電材料則形成上述開口中的源極/汲極接點112和閘極接點110。可以進行退火製程，以在磊晶源極/汲極區域82和源極/汲極接點112之間的界面處形成矽化物。源極/汲極接點112是物理性以及電氣耦合磊晶源極/汲極區域82，並且閘極接點110物理性以及電氣耦合閘極電極94。可以用不同製程或相同製程來形成源極/汲極接點112和閘極接點110。儘管圖中源極/汲極接點112和閘極接點110是形成在相同的截面中，但是應當理解，源極/汲極接點112和閘極接點110中的每一個也可形成在不同的截面中，這可以避免接點短路。
圖17繪示出類似於圖3B和10C的截面圖，並且繪示出對圖16A和16B的結構的進一步處理。在圖17中，在第二ILD108上方沉積第三ILD114。在一些實施例中，第三ILD114類似於第二ILD108，在此不再重複描述。在第三ILD114中形成通孔116和金屬化圖案118，並且電氣連接源極/汲極接點112。可藉由例如鑲嵌製程形成通孔116和金屬化圖案118。如圖17所繪示，區域50N/P和50R形成相同的ILD、通孔和金屬化圖案。這種設計允許將這種結構完全整合到CMOS製程流程中。
圖18A至25繪示出根據一些實施例的半導體元件的各種配置的俯視圖和截面圖。
圖18A繪示出根據本揭露一些實施例的半導體元件210的俯視圖。圖18B繪示出根據本揭露一些實施例的沿著圖18A中的半導體元件 210的截面線18B-18B的截面圖。圖18C繪示出根據本揭露的一些實施例的沿著圖18A中的半導體元件210的截面線18C-18C的截面圖。參考圖18A至18C，半導體元件210包含基板50、多個鰭片結構52、隔離區域54、多個閘極結構94、多個磊晶結構82(有時稱為源極/汲極結構82)和多個接點結構112。這些結構在上文已經描述過，在這裡不再重複描述。本實施例與上述實施例類似的細節在此也不再重複描述。
在一些實施例中，鰭片結構52具有多個第一鰭片結構52A和多個第二鰭片結構52B。在一些實施例中，多個第一鰭片結構52A和多個第二鰭片結構52B以交替圖案排列，其中至少一個第二鰭片結構52B將第一鰭片結構52A彼此分開。每一個第一鰭片結構52A具有在第一鰭片結構52A上形成的磊晶結構82，每一個第二鰭片結構52B上方均不具有磊晶結構82。在一些實施例中，第二鰭片結構52B分隔和隔離第一鰭片結構52A上的磊晶結構82，並且可以被稱為隔離鰭片結構52B。在一些實施例中，每一個磊晶結構82具有在磊晶結構82上形成的至少一個接點結構112。每一個接點結構112電氣連接至少一個磊晶結構82。根據本揭露一些實施例，半導體元件210包含多個共振器217。儘管在其他實施例中，磊晶結構82可以合併並形成在多個第一鰭片結構52A上(參見例如圖19A和19B)，但在所示實施例中，各個磊晶結構82僅在單一第一鰭片結構52A上。磊晶結構82位於相鄰的閘極結構94之間，其中閘極結構94在垂直於鰭片結構52的方向上延伸。閘極結構94可以是上述的替代閘極結構94或虛設閘極結構72。
在一些實施例中，至少一個第二鰭片結構52B位於兩個第一鰭片結構52A之間。在一些實施例中，四個第二鰭片結構52B位於兩個 第一鰭片結構52A之間。在一些實施例中，共振器217的輸出頻率可以由第一鰭片結構52A的數量、第一鰭片結構52A的材料成分以及第一鰭片結構52A之間的第二鰭片結構52B的數量決定。
在圖18A至21B所示的實施例中，共振器217的輸出頻率可以藉由在單一合併磊晶結構82下方的第一鰭片結構52A的數量和第二鰭片結構52B的數量來配置。此外，在這些實施例中，第一鰭片結構52A的材料成分可以調整共振器217的輸出頻率。在圖18A-C的實施例中，共振器217經配置為，其中各個磊晶結構位於單一第一鰭片結構52A上，並且各個第一鰭片結構52A被四個第二鰭片結構52B隔開。
圖19A繪示出根據一些實施例的半導體元件212的俯視圖，並且圖19B繪示出根據一些實施例，沿著圖19A中的截面線19B-19B的半導體元件212的截面圖。本實施例與上述實施例類似的細節在此不再重複描述。
在圖19A-B的實施例中，共振器217經配置為，其中各個磊晶結構位於兩個相鄰的第一鰭片結構52A上，並且每對第一鰭片結構52A被單一第二鰭片結構52B隔開。磊晶結構82位於相鄰的閘極結構94之間，其中閘極結構94在垂直於鰭片結構52的方向上延伸。閘極結構94可以是上述的替代閘極結構94或虛設閘極結構72。
圖20A繪示出根據一些實施例的半導體元件214的俯視圖，並且圖20B繪示出根據一些實施例，沿著圖20A中的截面線20B-20B的半導體元件214的截面圖。本實施例與上述實施例類似的細節在此不再重複描述。
在圖20A-B的實施例中，共振器217經配置為，其中各個 磊晶結構位於兩個相鄰的第一鰭片結構52A上，並且每對第一鰭片結構52A被三個第二鰭片結構52B隔開。磊晶結構82位於相鄰的閘極結構94之間，其中閘極結構94在垂直於鰭片結構52的方向上延伸。閘極結構94可以是上述的替代閘極結構94或虛設閘極結構72。
圖21A繪示出根據一些實施例的半導體元件216的俯視圖，並且圖21B繪示出根據一些實施例，沿著圖21A中的截面線21B-21B的半導體元件216的截面圖。本實施例與上述實施例類似的細節在此不再重複描述。
在圖21A-B的實施例中，共振器217經配置為，其中各個磊晶結構位於三個相鄰的第一鰭片結構52A上，並且每組第一鰭片結構52A被四個第二鰭片結構52B隔開。磊晶結構82位於相鄰的閘極結構94之間，其中閘極結構94在垂直於鰭片結構52的方向上延伸。閘極結構94可以是上述的替代閘極結構94或虛設閘極結構72。
在共振器217的各種配置中，共振器217的輸出頻率可以藉由單一合併磊晶結構82下方的第一鰭片結構52A的數量和第二鰭片結構52B的數量來配置。此外，在這些實施例中，第一鰭片結構52A的材料成分可以調整共振器217的輸出頻率。
圖22示出了根據一些實施例的半導體元件220的截面圖。在該實施例中，半導體元件220具有組合在一起的鰭片結構52，使得在半導體元件220中存在多個鰭片間距。例如，一組第一或第二鰭片結構52A或52B可以具有內部距離D2，而各組鰭片與相鄰組鰭片的間隔距離為D1。本實施例與上述實施例類似的細節在此不再重複描述。
在圖22的實施例中，共振器217經配置為，其中各個磊晶 結構位於一組兩個相鄰的第一鰭片結構52A上，並且每組第一鰭片結構52A被兩組第二鰭片結構52B隔開。在一些實施例中，在多組第一鰭片結構52A內的各個第一鰭片結構52A之間隔距離為D2。在一些實施例中，多組第二鰭片結構52B內的各個第二鰭片結構52B之間隔距離為D2。在一些實施例中，距離D2在從1nm到200nm的範圍內。在一些實施例中，每組第一鰭片結構52A與最靠近的一組鰭片(第一或第二鰭片)間隔距離為D1。在一些實施例中，距離D1在從1nm到200nm的範圍內。在一些實施例中，D1與D2不同。在一些實施例中，D1小於D2，而在其他實施例中，D1大於D2。
在共振器217的各種配置中，共振器217的輸出頻率可藉由單一合併磊晶結構82下方的第一鰭片結構52A的數量、距離D2、距離D1、D1和D2的比率，或上述組合來配置。
圖23繪示出根據一些實施例的半導體元件222的截面圖。該實施例類似於圖22的實施例，並且還包含連接到單一接點結構112的多個內部鰭片間距和多個磊晶結構82。本實施例與上述實施例類似的細節在此不再重複描述。
在圖23的實施例中，共振器217經配置為，其中各個磊晶結構位於一組三個相鄰的第一鰭片結構52A上。該組中的至少兩個第一鰭片結構52A的間隔距離為D2。此外，至少兩個第一鰭片結構52A的間隔距離為D3，該距離D3與D2不同。在一些實施例中，距離D3在從1nm到200nm的範圍內。在一些實施例中，D3與D2不同。在一些實施例中，D2小於D3，而在其他實施例中，D2大於D3。
在一些實施例中，該組中的第一鰭片結構52A中的至少一 個與最靠近的第二鰭片結構52B的間隔距離為D4。在一些實施例中，距離D4在從1nm到200nm的範圍內。在一些實施例中，D1與D4不同。在一些實施例中，D1小於D4，而在其他實施例中，D1大於D4。
在共振器217的各種配置中，共振器217的輸出頻率可以藉由單一合併磊晶結構82下方的第一鰭片結構52A的數量、單一接點結構112下方的磊晶結構82的數量、距離D2、距離D1、距離D3、距離D4、D1與D2的比率、D3與D2的比率、D1與D4的比率、或上述組合來配置。
圖24和25繪示出根據一些實施例的半導體元件224和226的截面圖。該實施例類似於圖22的實施例，並且還包含具有梯度材料成分的鰭片結構。本實施例與上述實施例類似的細節在此不再重複描述。
在圖24和25的實施例中，至少一個第一鰭片結構52A具有梯度濃度的材料成分。在一些實施例中，至少一個第一鰭片結構52A具有梯度化合物半導體材料成分。在一些實施例中，至少第一鰭片結構52A具有SiGe材料的梯度成分並且可以是Si1-xGex的材料成分，0<x<1。在圖24中，x值從至少一個第一鰭片結構52A的頂部到至少一個第一鰭片結構52A的底部隨之增加。在一些實施例中，x值從0.99增加到0.01。在圖25中，x值從至少一個第一鰭片結構52A的頂部到至少一個第一鰭片結構52A的底部隨之減小。在一些實施例中，x值從0.99減小到0.01。
在共振器217的各種配置中，共振器217的輸出頻率可藉由單一合併磊晶結構82下方的第一鰭片結構52A的數量、單一接點結構112下方的磊晶結構82的數量、至少一個第一鰭片結構52A的材料梯度濃度、至少一個第一鰭片結構52A的材料梯度濃度的方向、或上述組合來配置。
圖26和27繪示出運作共振器217以產生輸出頻率的示例電 路配置的俯視圖。在各個示例中，外部接點結構112(例如，在圖26和27的俯視圖的頂部和底部的接點結構112)交替地耦接不同的輸入電壓Vin。在一些實施例中，輸入電壓Vin是交流(AC)信號。例如，在一實施例中，一半的外部接點結構112耦接正Vin(例如，+1/2Vin)，而另一半的外部接點結構112耦接負Vin(例如，-1/2Vin)。在每一個示例中，一或一個以上的閘極結構耦接閘極電壓Vg。在圖26中，內部一對接點結構對112的左側耦合在一起以形成輸出信號(例如，輸出頻率)，並且內部一對接點結構的右側耦合到低電壓(例如接地)。在圖26的實施例中，各個磊晶結構82和接點結構112位在多個第一鰭片結構52A上，並且在每組第一鰭片結構52A之間具有多個第二鰭片結構52B。
圖27是為最小限度的共振器配置。在圖27中，內部一對接點結構112耦合在一起並形成輸出信號(例如，輸出頻率)。在圖27的實施例中，在各個第一鰭片結構52A之間沒有第二鰭片結構52B，並且各個磊晶結構82僅位在單一第一鰭片結構52A上。
在圖26以及圖27中，輸入信號Vin和閘極電壓Vg是根據鰭片結構的共振而在鰭片結構中產生振動。在一些實施例中，這種振動導致鰭片中的電容變化和載子移動，並產生高頻感測電流。在一些實施例中，鰭片結構的共振頻率與諸如楊氏模量(Young’s modulus)、質量密度、幾何形狀等或上述組合的材料特性有關。
作為一示例，閘極結構94建立具有第一鰭片結構52A的電容器，閘極介電質在兩者之間。因此，當閘極電壓Vg施加到閘極時，靜電力可以擠壓介電質，進而擠壓第一鰭片結構52A。作為閘極電壓Vg的規律的電壓脈衝串聯可以在鰭片結構52A中產生週期性脈衝。藉由以各種配 置方式將一連串的第一和第二鰭片結構52A和52B隔開並將它們全部與閘極結構94連接，共振器217可以在從百萬赫茲到十億赫茲範圍的各種頻率下共振。
所揭露的FinFET實施例還可應用於奈米結構元件，例如奈米結構(例如，奈米片、奈米線、閘極環繞等)場效電晶體(NSFET)。在NSFET實施例中，鰭片由奈米結構代替，該奈米結構是藉由圖案化通道層和犧牲層的交替層的堆疊形成的。虛設閘極堆疊和源極/汲極區域的形成方式與上述實施例類似。在移除虛設閘極堆疊之後，可以部分移除或全部移除通道區域的犧牲層。替代閘極結構的形成方式與上述實施例類似，替代閘極結構可以部分填充或完全填充在移除犧牲層之後留下的開口，替代閘極結構可以部分包圍或完全包圍在NSFET元件的通道區域中的通道層。可以將與上述實施例類似的方式形成ILD以及與替代閘極結構和源極/汲極區域之間的接點。可以如美國專利申請公開第2016/0365414號中所揭露的技術來形成奈米結構裝置，通過引用將其全部內容併入本文。
本文所揭露的實施例可以獲得益處。所揭露的裝置和方法包含使用鰭片結構來製造可用作電路中的頻率來源的共振器。在一些實施例中，裝置所產生的頻率由鰭片材料和鰭片間距來決定。元件設計允許將這種結構更好地整合到互補金屬氧化物半導體(CMOS)製程流程中。所揭露的實施例允許裝置在一種結構中產生不止一種頻率，同時還簡化了製程並且不需要特殊封裝。
一實施例包含半導體元件、從基板延伸的多個鰭片結構，多個鰭片結構具有多個第一鰭片結構和多個第二鰭片結構。半導體元件還包含位於基板上並位於多個鰭片結構之間的多個隔離區域。該元件還包含 在多個隔離區域上的多個閘極結構。該元件還包含在多個第一鰭片結構中的一個上的多個磊晶結構。該元件還包含在多個磊晶結構上的多個接點結構，其中多個第一鰭片結構、多個閘極結構、多個磊晶結構和多個接點結構是一或多個共振器的組件。
幾個實施例可以包含一或多個以下特徵。其中一或多個共振器包含一個接點結構、一個磊晶結構和一個第一鰭片結構的半導體元件。多個第二鰭片結構中的至少一個位於多個第一鰭片結構中的兩個之間。多個第二鰭片結構位於多個第一鰭片結構中的兩個之間。一或多個共振器包含一個接點結構、多個磊晶結構和多個第一鰭片結構。多個閘極結構中的至少一個在以下結構之間延伸，包含在多個磊晶結構、以交替圖案排列的多個第一鰭片結構和多個第二鰭片結構、分隔兩個多個第一鰭片結構的多個第二鰭片結構中的至少一個之間延伸。各個第一鰭片結構包含從第一鰭片結構的頂部到第一鰭片結構的底部的梯度材料組分。多個第一鰭片結構中的一個具有面向第一方向的第一側壁以及面向第二方向的第二側壁，第二方向與第一方向相反，第一側壁在第一方向上與最靠近的鰭片結構隔開了一第一距離，第二側壁在第二方向上與最靠近的鰭片結構隔開了一第二距離，第二距離與第一距離不同。在離第一方向上最靠近的鰭片結構為第一鰭片結構，在離第二方向上最靠近的鰭片結構為第二鰭片結構。
一實施例包含半導體元件、具有第一表面和第二表面的基板。半導體元件還包含在基板的第一表面上方的隔離結構。該元件還包含隔離結構上方的多個閘極結構。該元件還包含共振器，其包含多個第一鰭片結構、至少一個磊晶結構以及接點結構，多個第一鰭片結構位於基板的第一表面上，至少一個磊晶結構位於第一鰭片結構上，接點結構位於至少 一種磊晶結構上。該元件還包含位於基板的第一表面上的至少一個第二鰭片結構以及位於多個第一鰭片結構中的兩個第一鰭片結構之間的至少一個第二鰭片結構、不包含磊晶結構的至少一個第二鰭片結構。
幾個實施例可以包含一或多個以下特徵。半導體元件中的共振器的輸出頻率是根據第一鰭片結構的間距以及第一鰭片結構的材料成分。多個第二鰭片結構位於兩個第一鰭片結構之間，其中兩個第一鰭片結構之間沒有第一鰭片結構。各個第一鰭片結構包含化合物半導體材料。各個第一鰭片結構包含從第一鰭片結構的頂部到第一鰭片結構的底部的梯度材料成分。多個第一鰭片結構中的一個具有面向第一方向的第一側壁以及面向第二方向的第二側壁，第二方向與第一方向相反，第一側壁在第一方向上與最靠近的鰭片結構隔開一第一距離，第二側壁與在第二方向上最靠近的鰭片結構隔開第二距離，第二距離與第一距離不同。
一實施例包含形成從基板延伸的多個鰭片結構，該鰭片結構具有多個第一鰭片結構和多個第二鰭片結構。該方法還包含在基板上形成多個隔離區域並且位於多個鰭片結構之間。該方法還包含在隔離區域上形成多個閘極結構。該方法還包含在多個第一鰭片結構上生長多個磊晶結構，而多個第二鰭片結構沒有磊晶結構。該方法還包含在多個磊晶結構上形成多個接點結構，其中多個第一鰭片結構、多個閘極結構、多個磊晶結構和多個接點結構是一或多個共振器的組件。
幾個實施例可以包含一或多個以下特徵。其中至少一個第一鰭片結構的材料為Si1-xGex，0<x<1的方法。x值從至少一個第一鰭片結構的頂部到至少一個第一鰭片結構的底部隨之增加。x值從至少一個第一鰭片結構的頂部到至少一個第一鰭片結構的底部隨之減小。多個第二鰭片 結構位於兩個第一鰭片結構之間，其中兩個第一鰭片結構之間沒有第一鰭片結構。
上文已概述若干實施例之特徵，使得熟習技術者可較佳理解本揭露之態樣。熟習技術者應瞭解，其可易於將本揭露用作設計或修改其他程式及結構以實施相同於本文中所引入之實施例之目的及/或達成相同於本文中所引入之實施例之優點的一基礎。熟習技術者亦應認識到，此等等效建構不應背離本揭露之精神及範疇，且其可在不背離本揭露之精神及範疇的情況下對本文作出各種改變、替換及變更。
50:基板
52:鰭片
56:隔離區域
82:源極/汲極區域
92:閘極介電層
94:閘極電極
AA:截面
BB:截面
CC:截面

Claims (10)

  1. 一種包含鰭片結構的半導體元件，包含：多個鰭片結構，其從一基板延伸，該等多個鰭片結構具有多個第一鰭片結構以及多個第二鰭片結構；多個隔離區域，其位於該基板上且位於該等多個鰭片結構之間；多個閘極結構，其位該等多個隔離區域上；多個磊晶結構，其位於該等多個第一鰭片結構中的一個上；及多個接點結構，其位於該等多個磊晶結構上，其中該等多個第一鰭片結構、該等多個閘極結構、該等多個磊晶結構以及該等多個接點結構是一或多個共振器的組件，其中該一或多個共振器的一輸出頻率是根據該等鰭片結構的一間距以及該等鰭片結構的一材料成分決定。
  2. 如請求項1之半導體元件，其中該一或多個共振器包含一個接點結構、一個磊晶結構以及一個第一鰭片結構。
  3. 如請求項1之半導體元件，其中該一或多個共振器包含一個接點結構、該等多個磊晶結構以及該等多個第一鰭片結構。
  4. 如請求項1之半導體元件，其中該等多個閘極結構中的至少一個在以下結構之間延伸，包含在該等多個磊晶結構、以交替圖案排列的該等多個第一鰭片結構以及該等多個第二鰭片結構、分隔兩個該等多個第一鰭片結 構的該等多個第二鰭片結構中的至少一個之間延伸。
  5. 一種包含鰭片結構的半導體元件，包含：一基板，其具有一第一表面以及一第二表面；一隔離結構，其位於該基板的該第一表面上方；多個閘極結構，其位於該隔離結構上方；一共振器，其包含多個第一鰭片結構、至少一個磊晶結構以及一接點結構，該等多個第一鰭片結構位於該基板的該第一表面上，該至少一個磊晶結構位於該第一鰭片結構上，該接點結構位於該至少一個磊晶結構上；及至少一個第二鰭片結構位於該基板的該第一表面上，且該至少一個第二鰭片結構位於該等多個第一鰭片結構中的兩個之間，該至少一個第二鰭片結構不含磊晶結構，其中，該共振器的一輸出頻率是根據該多個第一鰭片結構的一間距以及該多個第一鰭片結構的一材料成分決定。
  6. 如請求項5之半導體元件，其中各該第一鰭片結構包含從第一鰭片結構的頂部到第一鰭片結構的底部的梯度材料成分。
  7. 如請求項5之半導體元件，其中多個第二鰭片結構位於該等第一鰭片結構中的兩個之間，其中該等兩個第一鰭片結構之間沒有該等第一鰭片結構。
  8. 一種使用鰭片結構來製造共振器的方法，包含：形成從一基板延伸出來的多個鰭片結構，該等多個鰭片結構具有多個第一鰭片結構以及多個第二鰭片結構；在該基板上形成多個隔離區域並且位於該等多個鰭片結構之間；在該等多個隔離區域上形成多個閘極結構；在該等多個第一鰭片結構上生長多個磊晶結構，該等多個第二鰭片結構沒有磊晶結構；及在該等多個磊晶結構上形成多個接點結構，其中該等多個第一鰭片結構、該等多個閘極結構、該等多個磊晶結構以及該等多個接點結構是一或多個共振器的組件，其中，該一或多個共振器的一輸出頻率是根據該等第一鰭片結構的一間距以及該等第一鰭片結構的一材料成分決定。
  9. 如請求項8之方法，其中至少一個第一鰭片結構的材料是Si1-xGex，0<x<1。
  10. 如請求項8之方法，其中該等多個第二鰭片結構位於該等第一鰭片結構中的兩個之間，其中該等兩個第一鰭片結構之間沒有該等第一鰭片結構。
TW111100808A 2021-01-13 2022-01-07 半導體元件及方法 TWI832133B (zh)

Applications Claiming Priority (4)

Application Number Priority Date Filing Date Title
US202163136880P 2021-01-13 2021-01-13
US63/136,880 2021-01-13
US17/534,038 US20220223590A1 (en) 2021-01-13 2021-11-23 Semiconductor device and method
US17/534,038 2021-11-23

Publications (2)

Publication Number Publication Date
TW202228282A TW202228282A (zh) 2022-07-16
TWI832133B true TWI832133B (zh) 2024-02-11

Family

ID=81597192

Family Applications (1)

Application Number Title Priority Date Filing Date
TW111100808A TWI832133B (zh) 2021-01-13 2022-01-07 半導體元件及方法

Country Status (4)

Country Link
US (2) US20220223590A1 (zh)
CN (1) CN114520192A (zh)
DE (1) DE102022100014A1 (zh)
TW (1) TWI832133B (zh)

Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TWI590451B (zh) * 2015-06-15 2017-07-01 台灣積體電路製造股份有限公司 鰭式場效電晶體結構及其形成方法

Family Cites Families (30)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9105744B2 (en) * 2012-03-01 2015-08-11 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor devices having inactive fin field effect transistor (FinFET) structures and manufacturing and design methods thereof
US9647066B2 (en) * 2012-04-24 2017-05-09 Taiwan Semiconductor Manufacturing Company, Ltd. Dummy FinFET structure and method of making same
US9012287B2 (en) * 2012-11-14 2015-04-21 Taiwan Semiconductor Manufacturing Company, Ltd. Cell layout for SRAM FinFET transistors
US9123772B2 (en) * 2013-10-02 2015-09-01 GlobalFoundries, Inc. FinFET fabrication method
US9443769B2 (en) * 2014-04-21 2016-09-13 Taiwan Semiconductor Manufacturing Company, Ltd. Wrap-around contact
US9412814B2 (en) * 2014-12-24 2016-08-09 Taiwan Semiconductor Manufacturing Co., Ltd. Structure and formation method of FinFET device
KR102426666B1 (ko) * 2015-03-25 2022-07-28 삼성전자주식회사 집적회로 장치 및 이의 제조 방법
US9570557B2 (en) * 2015-04-29 2017-02-14 Taiwan Semiconductor Manufacturing Co., Ltd. Tilt implantation for STI formation in FinFET structures
US9946827B2 (en) * 2015-07-16 2018-04-17 Taiwan Semiconductor Manufacturing Company, Ltd. Method and structure for mandrel and spacer patterning
US20170140992A1 (en) * 2015-11-16 2017-05-18 Taiwan Semiconductor Manufacturing Co., Ltd. Fin field effect transistor and method for fabricating the same
WO2018101941A1 (en) * 2016-12-01 2018-06-07 Intel Corporation Device isolation by fixed charge
KR102631912B1 (ko) * 2016-12-15 2024-01-31 삼성전자주식회사 반도체 장치의 레이아웃 설계 방법 및 반도체 장치
US10192786B2 (en) * 2017-05-09 2019-01-29 Globalfoundries Inc. Process for variable fin pitch and critical dimension
US9899363B1 (en) * 2017-06-26 2018-02-20 Globalfoundries Inc. Fin-FET resonant body transistor
US10002859B1 (en) * 2017-06-26 2018-06-19 Globalfoundries Inc. Fin-FET resonant body transistor
US10720507B2 (en) * 2017-09-29 2020-07-21 Taiwan Semiconductor Manufacturing Company, Ltd. FinFET device and method of manufacture
US10784377B2 (en) * 2017-09-29 2020-09-22 Taiwan Semiconductor Manufacturing Company, Ltd. FinFET device and method of forming same
US10460993B2 (en) * 2017-11-30 2019-10-29 Intel Corporation Fin cut and fin trim isolation for advanced integrated circuit structure fabrication
CN110739210B (zh) * 2018-07-18 2022-04-12 中芯国际集成电路制造(北京)有限公司 半导体结构及其形成方法
US11362199B2 (en) * 2018-11-30 2022-06-14 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor device and method
US11637191B2 (en) * 2019-01-02 2023-04-25 Intel Corporation Piezo-resistive transistor based resonator with ferroelectric gate dielectric
US11646356B2 (en) * 2019-01-02 2023-05-09 Intel Corporation Piezo-resistive transistor based resonator with anti-ferroelectric gate dielectric
US11355363B2 (en) * 2019-08-30 2022-06-07 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor devices and methods of manufacturing
US20210265350A1 (en) * 2020-02-26 2021-08-26 Taiwan Semiconductor Manufacturing Co., Ltd. Semiconductor device and method
US11201151B2 (en) * 2020-03-27 2021-12-14 Intel Corporation Resonant fin transistor (RFT)
US11289383B2 (en) * 2020-05-27 2022-03-29 Taiwan Semiconductor Manufacturing Co., Ltd. Semiconductor device and method
US20220102344A1 (en) * 2020-09-25 2022-03-31 Intel Corporation Gallium nitride (gan) three-dimensional integrated circuit technology
US12148747B2 (en) * 2020-09-25 2024-11-19 Intel Corporation Gallium nitride (GAN) three-dimensional integrated circuit technology
US12057821B2 (en) * 2021-03-24 2024-08-06 Apple Inc. Fin field-effect transistor (FinFET) resonator
US11323070B1 (en) * 2021-04-16 2022-05-03 Apple Inc. Oscillator with fin field-effect transistor (FinFET) resonator

Patent Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TWI590451B (zh) * 2015-06-15 2017-07-01 台灣積體電路製造股份有限公司 鰭式場效電晶體結構及其形成方法

Also Published As

Publication number Publication date
DE102022100014A1 (de) 2022-07-14
US20240387536A1 (en) 2024-11-21
US20220223590A1 (en) 2022-07-14
CN114520192A (zh) 2022-05-20
TW202228282A (zh) 2022-07-16
KR20220102567A (ko) 2022-07-20

Similar Documents

Publication Publication Date Title
US10490552B2 (en) FinFET device having flat-top epitaxial features and method of making the same
CN112420703A (zh) 半导体装置
CN111081755B (zh) 半导体器件和方法
TWI793615B (zh) 半導體裝置及其形成方法
CN107424933A (zh) Finfet及形成finfet的方法
US11532519B2 (en) Semiconductor device and method
CN110957369A (zh) 半导体装置的形成方法
US12009429B2 (en) Semiconductor device and method
US20240387704A1 (en) Method of gap filling for semiconductor device
US20230369129A1 (en) Semiconductor Device and Method
CN113130487A (zh) 半导体装置
TWI831110B (zh) 半導體裝置及其製造方法
TWI829000B (zh) 半導體裝置及其形成方法
TWI832133B (zh) 半導體元件及方法
US11276693B2 (en) FinFET device having flat-top epitaxial features and method of making the same
KR102772846B1 (ko) 반도체 디바이스 및 방법
KR102442812B1 (ko) 반도체 디바이스 및 방법
US11527621B2 (en) Gate electrode deposition and structure formed thereby
US20230155005A1 (en) Semiconductor device and method