KR100935721B1 - 반도체소자의 게이트 형성방법 - Google Patents
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Abstract
반도체기판 상에 게이트절연막 및 폴리실리콘막을 형성하고, 폴리실리콘막 상에 폴리실리콘막과 반응시켜 제1 텅스텐실리사이드막을 형성한다. 제1 텅스텐실리사이드막 상에 텅스텐소스가스와 실리콘소스가스를 교번 주입하여 2 텅스텐실리사이드막을 형성한 후, 제2 텅스텐실리사이드막에 텅스텐막 및 하드마스크막을 형성한다. 하드마스크막, 텅스텐막, 제2 텅스텐실리사이드막, 제1 텅스텐실리사이드막, 폴리실리콘막 및 게이트절연막을 패터닝하여 텅스텐게이트전극을 형성하는 반도체소자의 게이트 형성방법을 제시한다.
텅스텐실리사이드, 교번 주입, 게이트, 텅스텐막
Description
도 1 및 도 5는 본 발명에 따른 반도체소자의 게이트 형성방법을 설명하기 위해 나타내 보인 단면도이다.
도 6은 본 발명에 따른 텅스텐실리사이드막을 형성하는 과정을 보다 구체적으로 설명하기 위해 나타내 보인 도면이다.
본 발명은 반도체소자의 형성방법에 관한 것으로, 보다 구체적으로 반도체소자의 게이트 형성방법에 관한 것이다.
최근 디램(DRAM)과 같은 반도체 메모리소자가 고집적화됨에 따라 트랜지스터 게이트 전극의 저항성분 및 커패시터 성분에 의한 신호지연(RC Delay) 현상이 발생되어 동작속도가 저하되는 등 다양한 문제점이 발생되고 있다. 그 결과 종래에 구성된 폴리실리콘막과 텅스텐실리사이드막이 순차적으로 적층되는 폴리사이드 스택(Polycide stack)구조로는 한계를 나타내고 있으며, 최근에는 폴리실리콘 상부에 텅스텐실리사이드(WSix)막, 텅스텐 나이트라이드(WN)막 및 텅스텐(W)막을 순차적으 로 적층하는 텅스텐폴리게이트 구조를 사용하고자 하는 시도가 이루어지고 있다.
그런데, 텅스텐폴리게이트 구조에서는, 텅스텐 소스가스와 폴리실리콘막이 반응시켜 텅스텐실리사이드막을 형성하고 있다. 이때, 폴리실리콘막의 과도한 실리콘이 텅스텐소스가스와 반응하여 소모되므로, 폴리실리콘막의 침식(encroahement) 현상이 발생 될 수 있다. 또한, 텅스텐실리사이드막은 폴리실리콘막과의 반응에 의해 형성되므로, 텅스텐실리사이드막이 불균일하게 증착될 수 있다. 텅스텐실리사이드막이 불균일하게 증착되면, 텅스텐과 폴리실리콘간의 확산 현상을 방지할 수 없게 되어 결국, 폴리실리콘막과 텅스텐질화막 계면에 실리콘질화막과 같은 유전물질이 형성될 수 있다. 이러한 유전물질은 소자의 특성에 영향을 미치게 되므로, 반도체소자의 전기적 특성이 저하될 수 있다.
본 발명이 이루고자 하는 기술적 과제는 텅스텐실리사이드막을 균일하게 증착할 수 있는 반도체소자의 게이트 형성방법을 제공하는 데 있다.
상기 기술적 과제를 달성하기 위하여, 반도체소자의 폴리메탈게이트 형성방법은, 반도체기판 상에 게이트절연막 및 폴리실리콘막을 형성하는 단계, 폴리실리콘막 상에 제1 텅스텐실리사이드막을 형성하는 단계, 반도체기판이 로딩된 챔버에 텅스텐 소스가스를 주입하여 제1 텅스텐실리사이드막 상에 텅스텐을 흡착시키는 단계와, 흡착되지 않은 텅스텐 소스가스를 퍼지시키는 단계와, 챔버에 실리콘 소스가스를 주입하여 제1 텅스텐실리사이드막 상에 흡착된 텅스텐과 반응시키는 단계, 및 미반응된 소스가스를 퍼지시키는 단계를 반복 수행하여 제1 텅스텐실리사이드막 상에 제2 텅스텐실리사이드막을 형성하는 단계, 제2 텅스텐실리사이드막 상에 텅스텐막 및 하드마스크막을 형성하는 단계, 및 하드마스크막, 텅스텐막, 제2 텅스텐실리사이드막, 제1 텅스텐실리사이드막, 폴리실리콘막 및 게이트절연막을 패터닝하여 게이트전극을 형성하는 단계를 포함한다.
상기 제1 텅스텐실리사이드막은 텅스텐소스가스를 사용한 화학기상증착방법을 이용하여 형성하는 것이 바람직하다.
상기 제1 텅스텐실리사이드막은 5 내지 10Å 두께 정도로 형성하는 것이 바람직하다.
상기 제1 텅스텐실리사이드막은 100 내지 300℃의 온도에서 형성하는 것이 바람직하다.
삭제
상기 텅스텐 소스가스는 육불화텅스텐가스를 이용하고, 상기 실리콘 소스가스는 실레인 가스 또는 SiH2Cl2 가스를 이용하는 것이 바람직하다.
상기 텅스텐소스가스는 3 내지 5 sccm 정도 주입하는 것이 바람직하다.
상기 실리콘소스가스는 800 내지 1000 sccm 정도 주입하는 것이 바람직하다.
상기 텅스텐소스가스와 실리콘소스가스는 1:200 내지 l:250의 비율로 주입하는 것이 바람직하다.
상기 제2 텅스텐실리사이드막은 제1 텅스텐실리사이드막을 형성한 반응 챔버 내에서 연속적으로 수행하는 것이 바람직하다.
도 1 및 도 5는 본 발명에 따른 반도체소자의 게이트 형성방법을 설명하기 위해 나타내 보인 단면도이다. 도 6은 본 발명에 따른 텅스텐실리사이드막을 형성 하는 과정을 보다 구체적으로 설명하기 위해 나타내 보인 도면이다.
도 1을 참조하면, 반도체기판(100) 상에 얕은 소자분리(STI;Shallow Trench Isolation)공정으로 형성된 소자분리막(110)에 의해 활성영역을 설정한다. 활성영역이 설정된 반도체기판(100) 상에 게이트절연막(120) 및 폴리실리콘막(130)을 형성한다.
한편, 도면에는 자세하게 나타나지 않았지만, 게이트절연막(120)을 형성하기 이전에, 채널길이를 보다 더 확장시키기 위해 반도체기판(100)에 리세스 트렌치(미도시)가 형성될 수 있다. 리세스 트렌치를 형성하기 위해서는 먼저, 소자분리막(110)이 형성된 반도체기판(100) 상에 포토리소그라피 (photolithgrapy)과정을 이용해 마스크 패턴(미도시)을 형성한다. 이때, 마스크 패턴은 반도체기판(100)의 활성영역에, 리세스 트렌치가 형성될 위치의 반도체기판(100)이 노출되게 배치된다. 이어서, 마스크 패턴을 식각마스크로 반도체기판을 선택적으로 식각하여 채널길이를 보다 더 확장시켜주는 리세스 트렌치를 형성할 수 있다.
도 2를 참조하면, 폴리실리콘막(130)이 형성된 반도체기판(100) 상에 제1 텅스텐실리사이드막(140)을 형성한다. 제1 텅스텐실리사이드막(140)은 텅스텐 소스가스를 이용한 화학기상증착(CVD;Chemical Vapor Deposition) 방법을 이용하여 형성할 수 있다. 이때, 제1 텅스텐실리사이드막(140)의 증착 온도는 100 내지 300℃의 온도에서 증착하는 것이 바람직하다.
구체적으로, 도 6에 도시된 바와 같이, 폴리실리콘막(130)이 형성된 반도체기판(100)을 챔버 내부로 로딩한 후, 챔버 내부에 텅스텐 소스가스를 공급한다. 그 러면, 폴리실리콘막(130) 표면에 텅스텐 소스가스가 화학적으로 흡착되어 폴리실리콘막(130)의 실리콘과 반응하여 제1 텅스텐실리사이드막(140)이 형성된다. 이어서, 챔버 내부에 퍼지가스를 공급하여 폴리실리콘막(130)과 반응하지 못한 텅스텐소스가스를 챔버 내부로 배출시킨다. 텅스텐소스가스는 바람직하게, 육불화텅스텐(WF6)가스를 이용할 수 있다. 퍼지가스는 질소가스, 아르곤 가스 및 헬륨가스와 같은 비활성 가스를 이용할 수 있다. 이때, 폴리실리콘막(130)의 과도한 실리콘 소모(loss)를 방지하기 위해, 제1 텅스텐실리사이드막(140)은 바람직하게, 대략 5 내지 10Å 두께 정도로 형성한다.
도 3을 참조하면, 제1 텅스텐실리사이드막(140) 상에 제2 텅스텐실리사이드막(141)을 형성한다. 제2 텅스텐실리사이드막(141)은 텅스텐소스가스와 실리콘소스가스를 이용한 교번 주입 방법을 수행하여 형성할 수 있다. 제2 텅스텐실리사이드(141)막은 제1 텅스텐실리사이드막(140)이 형성된 챔버 내에서 인시튜(in situ)로 수행될 수 있다. 제2 텅스텐실리사이드막(141)은 반응 챔버 내부에 텅스텐소스가스, 퍼지가스, 실레인 가스 및 퍼지가스를 교번식으로 순차 주입한다. 그러면, 제2 텅스텐실리사이드막(141)이 원자층 단위로 형성되는 반응사이클이 수행된다. 이와 같은, 반응 사이클을 반복적으로 수행하여 균일한 두께의 제2 텅스텐실리사이드막(141)을 형성할 수 있다.
구체적으로, 도 6에 도시된 바와 같이, 제1 텅스텐실리사이드막이(140) 형성된 챔버 내부로 텅스텐소스가스를 주입한다. 이때, 텅스텐소스가스는 바람직하게는, 육불화텅스텐가스를 3 내지 5 sccm 정도 주입할 수 있다. 주입된 텅스텐소스가스는 제1 텅스텐실리사이드막(140)이 형성된 반도체기판(100)에 화학적 또는 물리적으로 흡착될 수 있다.
계속해서, 반응 챔버 내부로 퍼지가스를 주입한다. 퍼지가스는 질소 가스, 아르곤 가스 및 헬륨가스와 같은 비활성 가스를 이용할 수 있다. 퍼지가스에 의해 기판에 흡착되지 않은 육불화텅스텐가스가 챔버 외부로 배출될 수 있다.
계속해서, 반응 챔버 내부로 실리콘 소스가스를 주입한다. 이때, 실리콘 소스가스는 바람직하게는, 실레인가스 또는 SiH2Cl2 가스를 대략 800 내지 1000 sccm 정도 주입할 수 있다. 주입된 실리콘 소스가스는 제1 텅스텐실리사이드막(140)에 흡착된 육불화텅스텐가스와 반응하여 원자층 단위의 제2 텅스텐실리사이드막(141)을 형성한다.
계속해서, 반응 챔버 내에 퍼지가스를 주입한다. 퍼지가스는 질소 가스, 아르곤 가스 및 헬륨가스와 같은 비활성 가스를 이용할 수 있다. 퍼지가스에 의해 챔버 내부에서 발생된 반응 부산물 등의 잔류가스가 배기되거나 퍼지될 수 있다.
이와 같이, 교번주입 방법을 이용하여 균일한 두께의 제2 텅스텐실리사이드막(141)을 형성할 수 있다. 이때, 텅스텐 소스가스와 실리콘소스가스는 1:200 내지 l:250의 비율로 공급하여 텅스텐층이 아닌 텅스텐실리사이드막을 형성되도록 한다.
도 4를 참조하면, 제2 텅스텐실리사이드막(141) 상에 텅스텐질화막(150), 텅스텐막(160) 및 하드마스크막(170)을 순차적으로 형성한다.
도 5를 참조하면, 포토리소그라피 과정을 이용하여 하드마스크패턴(171), 텅스텐막 패턴(161), 텅스텐질화막 패턴(151), 제2 텅스텐실리사이드막 패턴(141a), 제1 텅스텐실리사이드막 패턴(140a), 폴리실리콘막 패턴(131) 및 게이트절연막 패턴(121)으로 이루어진 텅스텐폴리게이트를 형성한다.
이상 본 발명을 바람직한 실시예를 들어 상세하게 설명하였으나, 본 발명은 상기 실시예에 한정되지 않으며, 본 발명의 기술적 사상 내에서 당 분야에서 통상의 지식을 가진 자에 의하여 여러 가지 변형이 가능함은 당연하다.
지금까지 설명한 바와 같이, 본 발명에 따른 반도체소자의 게이트 형성방법에 따르면, 폴리실리콘막과의 반응에 의한 제1 텅스텐실리사이드막을 얇은 두께로 형성한 후, 텅스텐 소스가스와 실리콘 소스가스의 교번 주입 방법을 이용하여 원자층 단위의 제2 텅스텐실리사이드막을 형성한다.
이에 따라, 균일한 두께의 텅스텐실리사이드막을 형성하여 텅스텐 게이트 전극의 특성을 향상시킬 수 있다.
Claims (10)
- 반도체기판 상에 게이트절연막 및 폴리실리콘막을 형성하는 단계;상기 폴리실리콘막 상에 제1 텅스텐실리사이드막을 형성하는 단계;반도체기판이 로딩된 챔버에 텅스텐 소스가스를 주입하여 상기 제1 텅스텐실리사이드막 상에 텅스텐을 흡착시키는 단계와, 흡착되지 않은 텅스텐 소스가스를 퍼지시키는 단계와, 상기 챔버에 실리콘 소스가스를 주입하여 제1 텅스텐실리사이드막 상에 흡착된 텅스텐과 반응시키는 단계, 및 미반응된 소스가스를 퍼지시키는 단계를 반복 수행하여 상기 제1 텅스텐실리사이드막 상에 제2 텅스텐실리사이드막을 형성하는 단계;상기 제2 텅스텐실리사이드막 상에 텅스텐막 및 하드마스크막을 형성하는 단계; 및상기 하드마스크막, 텅스텐막, 제2 텅스텐실리사이드막, 제1 텅스텐실리사이드막, 폴리실리콘막 및 게이트절연막을 패터닝하여 게이트전극을 형성하는 단계를 포함하는 반도체소자의 게이트 형성방법.
- 제1항에 있어서,상기 제1 텅스텐실리사이드막은 텅스텐소스가스를 사용한 화학기상증착방법을 이용하여 형성하는 반도체소자의 게이트 형성방법.
- 제1항에 있어서,상기 제1 텅스텐실리사이드막은 5 내지 10Å의 두께로 형성하는 반도체소자의 게이트 형성방법.
- 제1항에 있어서,상기 제1 텅스텐실리사이드막은 100 내지 300℃의 온도에서 형성하는 반도체소자의 게이트 형성방법.
- 삭제
- 제1항에 있어서,상기 텅스텐 소스가스는 육불화텅스텐가스를 이용하고, 상기 실리콘 소스가스는 실레인 가스 또는 SiH2Cl2 가스를 이용하는 반도체소자의 게이트 형성방법.
- 제1항에 있어서,상기 텅스텐 소스가스는 3 내지 5 sccm 의 유량으로 주입하는 반도체소자의 게이트 형성방법.
- 제1항에 있어서,상기 실리콘 소스가스는 800 내지 1000 sccm의 유량으로 주입하는 반도체소자의 게이트 형성방법.
- 제1항에 있어서,상기 텅스텐 소스가스와 실리콘 소스가스는 1:200 내지 l:250의 비율로 주입하는 반도체소자의 게이트 형성방법.
- 제1항에 있어서,상기 제2 텅스텐실리사이드막은 제1 텅스텐실리사이드막을 형성한 반응 챔버 내에서 연속적으로 수행하는 반도체소자의 게이트 형성방법.
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2007
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Patent Citations (2)
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|---|---|---|---|---|
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