KR20050058627A - 텅스텐 게이트를 갖는 반도체 소자의 게이트 패턴 형성 방법 - Google Patents
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- 229910052721 tungsten Inorganic materials 0.000 title claims abstract description 63
- 239000010937 tungsten Substances 0.000 title claims abstract description 63
- 239000004065 semiconductor Substances 0.000 title claims abstract description 39
- WFKWXMTUELFFGS-UHFFFAOYSA-N tungsten Chemical compound [W] WFKWXMTUELFFGS-UHFFFAOYSA-N 0.000 title claims abstract description 39
- 238000000034 method Methods 0.000 title claims abstract description 29
- 229910021420 polycrystalline silicon Inorganic materials 0.000 claims abstract description 81
- 229920005591 polysilicon Polymers 0.000 claims abstract description 81
- 239000012535 impurity Substances 0.000 claims abstract description 49
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 claims abstract description 45
- 229910052710 silicon Inorganic materials 0.000 claims abstract description 37
- 239000010703 silicon Substances 0.000 claims abstract description 37
- WQJQOUPTWCFRMM-UHFFFAOYSA-N tungsten disilicide Chemical compound [Si]#[W]#[Si] WQJQOUPTWCFRMM-UHFFFAOYSA-N 0.000 claims abstract description 34
- 229910021342 tungsten silicide Inorganic materials 0.000 claims abstract description 34
- -1 tungsten nitride Chemical class 0.000 claims abstract description 24
- 239000000758 substrate Substances 0.000 claims abstract description 17
- 238000000137 annealing Methods 0.000 claims description 9
- 150000004767 nitrides Chemical class 0.000 claims description 4
- 238000011010 flushing procedure Methods 0.000 claims description 3
- 238000000059 patterning Methods 0.000 claims description 3
- 238000005530 etching Methods 0.000 abstract description 6
- 230000006866 deterioration Effects 0.000 abstract description 5
- 230000015572 biosynthetic process Effects 0.000 abstract description 3
- 150000002500 ions Chemical class 0.000 description 13
- 238000000206 photolithography Methods 0.000 description 4
- 125000006850 spacer group Chemical group 0.000 description 2
- 241000219289 Silene Species 0.000 description 1
- 238000010521 absorption reaction Methods 0.000 description 1
- 229910052918 calcium silicate Inorganic materials 0.000 description 1
- 238000010586 diagram Methods 0.000 description 1
- 238000009792 diffusion process Methods 0.000 description 1
- 238000005468 ion implantation Methods 0.000 description 1
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-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic System or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/28—Manufacture of electrodes on semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/268
- H01L21/28008—Making conductor-insulator-semiconductor electrodes
- H01L21/28017—Making conductor-insulator-semiconductor electrodes the insulator being formed after the semiconductor body, the semiconductor being silicon
- H01L21/28026—Making conductor-insulator-semiconductor electrodes the insulator being formed after the semiconductor body, the semiconductor being silicon characterised by the conductor
- H01L21/28035—Making conductor-insulator-semiconductor electrodes the insulator being formed after the semiconductor body, the semiconductor being silicon characterised by the conductor the final conductor layer next to the insulator being silicon, e.g. polysilicon, with or without impurities
- H01L21/28044—Making conductor-insulator-semiconductor electrodes the insulator being formed after the semiconductor body, the semiconductor being silicon characterised by the conductor the final conductor layer next to the insulator being silicon, e.g. polysilicon, with or without impurities the conductor comprising at least another non-silicon conductive layer
- H01L21/28061—Making conductor-insulator-semiconductor electrodes the insulator being formed after the semiconductor body, the semiconductor being silicon characterised by the conductor the final conductor layer next to the insulator being silicon, e.g. polysilicon, with or without impurities the conductor comprising at least another non-silicon conductive layer the conductor comprising a metal or metal silicide formed by deposition, e.g. sputter deposition, i.e. without a silicidation reaction
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/40—Electrodes ; Multistep manufacturing processes therefor
- H01L29/43—Electrodes ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
- H01L29/49—Metal-insulator-semiconductor electrodes, e.g. gates of MOSFET
- H01L29/4916—Metal-insulator-semiconductor electrodes, e.g. gates of MOSFET the conductor material next to the insulator being a silicon layer, e.g. polysilicon doped with boron, phosphorus or nitrogen
- H01L29/4925—Metal-insulator-semiconductor electrodes, e.g. gates of MOSFET the conductor material next to the insulator being a silicon layer, e.g. polysilicon doped with boron, phosphorus or nitrogen with a multiple layer structure, e.g. several silicon layers with different crystal structure or grain arrangement
- H01L29/4941—Metal-insulator-semiconductor electrodes, e.g. gates of MOSFET the conductor material next to the insulator being a silicon layer, e.g. polysilicon doped with boron, phosphorus or nitrogen with a multiple layer structure, e.g. several silicon layers with different crystal structure or grain arrangement with a barrier layer between the silicon and the metal or metal silicide upper layer, e.g. Silicide/TiN/Polysilicon
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- Engineering & Computer Science (AREA)
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- Microelectronics & Electronic Packaging (AREA)
- General Physics & Mathematics (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- Chemical & Material Sciences (AREA)
- Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Ceramic Engineering (AREA)
- Crystallography & Structural Chemistry (AREA)
- Chemical Kinetics & Catalysis (AREA)
- Manufacturing & Machinery (AREA)
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Abstract
반도체 소자의 게이트 패턴 형성 방법을 제공한다. 본 발명은 반도체 기판 상에 절연막을 형성한 후, 상기 절연막 상에 불순물이 이온주입된 폴리실리콘막을 형성한다. 이어서, 상기 불순물이 이온주입된 폴리실리콘막 상에, 폴리실리콘의 함몰을 방지할 수 있는 실리콘막을 형성한 후, 상기 실리콘막 상에 텅스텐 실리사이드막, 텅스텐 질화막 및 텅스텐막을 순차적으로 형성한다. 다음에, 상기 텅스텐막 상에 하드 마스크막을 형성한 후, 상기 하드 마스크막, 텅스텐막, 텅스텐 질화막, 텅스텐 실리사이드막, 실리콘막, 불순물이 이온주입된 폴리실리콘막 및 절연막을 순차적으로 패터닝하여 게이트 패턴을 형성한다. 본 발명은 텅스텐 실리사이드막 형성 전에 불순물이 주입된 폴리실리콘막 상에 실리콘막(109)을 형성하여 폴리실리콘 함몰이 발생하지 않게 함으로써, 게이트 식각 공정에서 반도체 기판 상에 피팅(pitting)이 발생하지 않아 누설 전류(leakage current)의 증가를 억제하고, 반도체 소자의 특성의 악화를 방지할 수 있다.
Description
본 발명은 반도체 소자의 게이트 패턴 형성 방법에 관한 것으로, 보다 상세하게는 텅스텐 게이트를 갖는 반도체 소자의 게이트 패턴 형성 방법에 관한 것이다.
일반적으로, 반도체 소자의 게이트 패턴은 불순물이 주입된 폴리실리콘막을 이용하여 형성한다. 그런데, 반도체 소자가 고집적화되고 고속화됨에 따라, 반도체 소자의 게이트 패턴은 텅스텐막을 이용한 텅스텐 게이트를 포함한다.
도 1 내지 도 4는 종래 기술에 의해 텅스텐 게이트를 갖는 반도체 소자의 게이트 패턴 형성 방법을 설명하기 위하여 도시한 단면도들이고, 도 5는 종래 기술에 의한 게이트 패턴 형성 후에 피팅(pitting)이 발생한 반도체 소자의 평면도이다.
도 1을 참조하면, 반도체 기판(11) 예컨대 실리콘 기판 상에 절연막(13)을 형성한다. 상기 절연막(13)은 후공정에서 게이트 절연막이 된다. 상기 절연막(13)은 산화막을 이용하여 형성한다. 이어서, 상기 절연막(13) 상에 폴리실리콘막(15)을 형성한다. 상기 폴리실리콘막(15)은 후공정에서 게이트 패턴이 된다.
도 2를 참조하면, 상기 폴리실리콘막(15)에 불순물을 이온주입한다. 이어서, 상기 불순물이 이온주입된 폴리실리콘막(15)을 어닐닝한다. 상기 불순물이 이온주입된 폴리실리콘막(15)을 어닐닝하는 목적은 상기 이온주입된 불순물 이온을 활성화(activation)시키기 위함이다. 상기 어닐링을 함으로 인해서 상기 불순물이 이온주입된 폴리실리콘막(15)은 내부 구조에 입계(grain boundary, 17)가 형성된다.
도 3을 참조하면, 상기 불순물이 이온주입된 폴리실리콘막(15) 상에 텅스텐 실리사이드막(WSi, 19)을 형성한다. 상기 텅스텐 실리사이드막(19)은 후에 형성되는 텅스텐 질화막(21)의 비저항이 크기 때문에 폴리실리콘막(15)과의 계면 저항 감소를 위해 형성한다.
상기 텅스텐 실리사이드막(19) 상에 텅스텐 질화막(21)을 형성한다. 상기 텅스텐 질화막(21)은 통상적으로 텅스텐 게이트 공정에서 텅스텐막(23)과 폴리실리콘막(15) 사이의 접착(adhesion) 특성을 향상시키고, 폴리실리콘막(15) 내의 실리콘(Si) 원자가 텅스텐막(23) 내로 확산하는 것을 방지하기 위해 형성한다.
다음에, 상기 텅스텐 질화막(21) 상에 텅스텐막(23)을 형성한 후, 상기 텅스텐막(23) 상에 두껍게 하드 마스크막(25)을 형성한다. 상기 하드 마스크막(25)은 질화막으로 형성한다.
그런데, 앞서 설명한 바와 같이 불순물이 이온주입된 폴리실리콘막(15)을 어닐링하고 나면 상기 불순물이 주입된 폴리실리콘막(15) 내에 입계(17)가 형성된다. 상기 입계(17)가 형성된 폴리실리콘막(15) 상에 텅스텐 실리사이드막(19)을 형성하면 상기 폴리실리콘막(15) 내에 있는 실리콘 원자가 입계에서 텅스텐 실리사이드막(19)으로 흡수되어 참조번호 27로 표시한 바와 같이 폴리실리콘 함몰(27)이 발생한다.
도 4를 참조하면, 상기 하드 마스크막(25), 텅스텐막(23), 텅스텐 질화막(21), 텅스텐 실리사이드막(19), 불순물이 이온주입된 폴리실리콘막(15) 및 절연막(13)을 사진식각공정을 이용하여 순차적으로 패터닝한다. 즉, 상기 하드 마스크막(25), 텅스텐막(23), 텅스텐 질화막(21), 텅스텐 실리사이드막(19), 불순물이 이온주입된 폴리실리콘막(15) 및 절연막(13)을 사진식각공정을 이용하여 선택적으로 식각한다.
이렇게 되면, 하드 마스크막 패턴(25a), 텅스텐막 패턴(23a), 텅스텐 질화막 패턴(21a), 텅스텐 실리사이드막 패턴(19a), 불순물이 이온주입된 폴리실리콘막 패턴(15a) 및 절연막 패턴(13a)으로 구성된 게이트 패턴이 완성된다. 상기 게이트 패턴의 양측벽에는 게이트 스페이서(29)가 더 형성될 수 있다.
그런데, 앞서 발생한 폴리실리콘 함몰(27) 및 입계(17)로 인하여 게이트 패턴 형성을 위한 게이트 식각 공정에서 반도체 기판(11) 상에 피팅(pitting, 도 4 및 도 5의 31)이 발생한다. 이렇게 발생한 피팅(31)은 반도체 소자의 누설 전류(leakage current)를 증가시켜 반도체 소자의 특성의 악화를 초래한다.
따라서, 본 발명이 이루고자 하는 기술적 과제는 폴리실리콘막의 실리콘 원자가 텅스텐 실리사이드막으로 흡수되어 발생하는 폴리실리콘 함몰을 방지하여 게이트 식각 후에 피팅 발생을 억제할 수 있는 반도체 소자의 게이트 패턴 형성 방법을 제공하는 데 있다.
상기 기술적 과제를 달성하기 위하여, 본 발명의 일 측면(aspect)에 의한 반도체 소자의 게이트 패턴 형성 방법은 반도체 기판 상에 절연막을 형성한 후, 상기 절연막 상에 불순물이 이온주입된 폴리실리콘막을 형성한다. 이어서, 상기 불순물이 이온주입된 폴리실리콘막 상에, 폴리실리콘의 함몰을 방지할 수 있는 실리콘막을 형성한 후, 상기 실리콘막 상에 텅스텐 실리사이드막, 텅스텐 질화막 및 텅스텐막을 순차적으로 형성한다. 다음에, 상기 텅스텐막 상에 하드 마스크막을 형성한 후, 상기 하드 마스크막, 텅스텐막, 텅스텐 질화막, 텅스텐 실리사이드막, 실리콘막, 불순물이 이온주입된 폴리실리콘막 및 절연막을 순차적으로 패터닝하여 게이트 패턴을 형성한다.
또한, 본 발명의 다른 측면에 의한 반도체 소자의 게이트 패턴 형성 방법은 반도체 기판 상에 절연막을 형성한 후, 상기 절연막 상에 폴리실리콘막을 형성한다. 상기 폴리실리콘막에 불순물을 이온주입한 후, 상기 불순물이 이온주입된 폴리실리콘막을 어닐링하여 입계를 형성시킨다. 상기 불순물이 이온주입된 폴리실리콘막 상에, 상기 입계를 통한 폴리실리콘의 함몰을 방지할 수 있는 실리콘막을 형성한다. 상기 실리콘막 상에 텅스텐 실리사이드막, 텅스텐 질화막 및 텅스텐막을 순차적으로 형성한 후, 상기 텅스텐막 상에 하드 마스크막을 형성한다. 다음에, 상기 하드 마스크막, 텅스텐막, 텅스텐 질화막, 텅스텐 실리사이드막, 실리콘막, 불순물이 이온주입된 폴리실리콘막 및 절연막을 순차적으로 패터닝하여 게이트 패턴을 형성한다.
이상과 같이 본 발명은 텅스텐 실리사이드막 형성 전에 불순물이 주입된 폴리실리콘막 상에 실리콘막(109)을 형성하여 폴리실리콘 함몰이 발생하지 않게 함으로써, 게이트 식각 공정에서 반도체 기판 상에 피팅(pitting)이 발생하지 않아 누설 전류(leakage current)의 증가를 억제하고, 반도체 소자의 특성의 악화를 방지할 수 있다.
이하, 첨부도면을 참조하여 본 발명의 실시예를 상세히 설명한다. 그러나, 다음에 예시하는 본 발명의 실시예는 여러 가지 다른 형태로 변형될 수 있으며, 본 발명의 범위가 다음에 상술하는 실시예에 한정되는 것은 아니다. 본 발명의 실시예는 당 업계에서 평균적인 지식을 가진 자에게 본 발명을 보다 완전하게 설명하기 위하여 제공되어지는 것이다. 도면에서 막 또는 영역들의 크기 또는 두께는 명세서의 명확성을 위하여 과장되어진 것이다.
도 6 내지 도 9는 본 발명에 의해 텅스텐 게이트를 갖는 반도체 소자의 게이트 패턴 형성 방법을 설명하기 위하여 도시한 단면도들이다.
도 6을 참조하면, 반도체 기판(101) 예컨대 실리콘 기판 상에 절연막(103)을 형성한다. 상기 절연막(103)은 후공정에서 게이트 절연막이 된다. 상기 절연막(103)은 산화막을 이용하여 형성한다. 이어서, 상기 절연막(103) 상에 폴리실리콘막(105)을 형성한다. 상기 폴리실리콘막(105)은 후공정에서 게이트 패턴이 된다.
도 7을 참조하면, 상기 폴리실리콘막(105)에 불순물을 이온주입한다. 이어서, 상기 불순물이 이온주입된 폴리실리콘막(105)을 어닐닝한다. 상기 불순물이 이온주입된 폴리실리콘막(105)을 어닐닝하는 목적은 상기 이온주입된 불순물 이온을 활성화(activation)시키기 위함이다. 상기 어닐링을 함으로 인해서 상기 불순물이 이온주입된 폴리실리콘막(105)은 내부 구조에 입계(grain boundary, 107)가 형성된다.
도 8을 참조하면, 상기 불순물이 이온주입된 폴리실리콘막(15) 상에 실리콘막(109)을 형성한다. 상기 실리콘막(109)은 종래 기술에서 발생하는 폴리실리콘의 함몰을 방지하기 위하여 형성한다. 상기 실리콘막(109)은 불순물이 이온주입된 폴리실리콘막이 형성된 반도체 기판(101)이 로딩된 챔버(미도시)에 사일렌(SiH4)가스를 플러싱(flushing)하여 형성한다.
상기 실리콘막(109) 상에 텅스텐 실리사이드막(WSi, 111)을 형성한다. 상기 텅스텐 실리사이드막(111)은 후에 형성되는 텅스텐 질화막(113)의 비저항이 크기 때문에 폴리실리콘막(105)과의 계면 저항 감소를 위해 형성한다.
이렇게 불순물이 이온주입된 폴리실리콘막(105) 상에 실리콘막(109)을 형성하고 텅스텐 실리사이드막(111)을 형성할 경우, 어닐링 공정을 통하여 생기는 폴리실리콘막(105)의 입계를 통해 실리콘 원자가 텅스텐 실리사이드막(111)으로 바로 흡수되지 않고, 폴리실리콘막(105) 상에 형성된 실리콘막(109)의 실리콘 원자가 텅스텐 실리사이드막으로 흡수되므로 종래 기술에서 발생하는 폴리실리콘 함몰을 막을 수 있다.
다음에, 상기 텅스텐 실리사이드막(111) 상에 텅스텐 질화막(113)을 형성한다. 상기 텅스텐 질화막(113)은 텅스텐 게이트 공정에서 텅스텐막(115)과 폴리실리콘막(105) 사이의 접착(adhesion) 특성을 향상시키고, 폴리실리콘막(105) 내의 실리콘(Si) 원자가 텅스텐막(115) 내로 확산하는 것을 방지하기 위해 형성한다.
다음에, 상기 텅스텐 질화막(113) 상에 텅스텐막(115)을 형성한 후, 상기 텅스텐막(115) 상에 두껍게 하드 마스크막(117)을 형성한다. 상기 하드 마스크막(117)은 질화막으로 형성한다.
도 9를 참조하면, 상기 하드 마스크막(117), 텅스텐막(115), 텅스텐 질화막(113), 텅스텐 실리사이드막(111), 실리콘막(109), 불순물이 이온주입된 폴리실리콘막(105) 및 절연막(103)을 사진식각공정을 이용하여 순차적으로 패터닝한다. 즉, 상기 하드 마스크막(117), 텅스텐막(115), 텅스텐 질화막(113), 텅스텐 실리사이드막(111), 실리콘막(109), 불순물이 이온주입된 폴리실리콘막(105) 및 절연막(103)을 사진식각공정을 이용하여 선택적으로 식각한다.
이에 따라, 상기 하드 마스크막 패턴(117a), 텅스텐막 패턴(115a), 텅스텐 질화막 패턴(113a), 텅스텐 실리사이드막 패턴(111a), 실리콘막 패턴(109a), 불순물이 이온주입된 폴리실리콘막 패턴(105a) 및 절연막 패턴(103a)으로 구성된 게이트 패턴이 완성된다. 상기 게이트 패턴의 양측벽에는 게이트 스페이서(119)가 더 형성될 수 있다.
이렇게 본 발명은 텅스텐 실리사이드막(111) 형성 전에 불순물이 주입된 폴리실리콘막(105) 상에 실리콘막(109)을 형성하기 때문에 종래와 다르게 폴리실리콘 함몰이 발생하지 않는다. 이에 따라, 본 발명은 게이트 패턴 형성을 위한 게이트 식각 공정에서 반도체 기판(101) 상에 피팅(pitting)이 발생하지 않아 반도체 소자의 누설 전류(leakage current)의 증가를 억제할 수 있고 반도체 소자의 특성의 악화를 방지할 수 있다.
상술한 바와 같이 본 발명은 텅스텐 실리사이드막 형성 전에 불순물이 주입된 폴리실리콘막 상에 실리콘막을 형성하기 때문에 어닐링 공정을 통하여 생기는 폴리실리콘막의 입계를 통해 실리콘 원자가 텅스텐 실리사이드막으로 바로 흡수되지 않고, 폴리실리콘막 상에 형성된 실리콘막의 실리콘 원자가 텅스텐 실리사이드막으로 흡수되므로 폴리실리콘 함몰이 발생하지 않는다.
더하여, 본 발명은 폴리실리콘 함몰이 발생하지 않기 때문에 게이트 패턴 형성을 위한 게이트 식각 공정에서 반도체 기판 상에 피팅(pitting)이 발생하지 않는다. 결과적으로, 본 발명은 반도체 소자의 누설 전류(leakage current)의 증가를 억제할 수 있고 반도체 소자의 특성의 악화를 방지할 수 있다.
도 1 내지 도 4는 종래 기술에 의해 텅스텐 게이트를 갖는 반도체 소자의 게이트 패턴 형성 방법을 설명하기 위하여 도시한 단면도들이다.
도 5는 종래 기술에 의한 게이트 패턴 형성 후에 피팅(pitting)이 발생한 반도체 소자의 평면도이다.
도 6 내지 도 9는 본 발명에 의해 텅스텐 게이트를 갖는 반도체 소자의 게이트 패턴 형성 방법을 설명하기 위하여 도시한 단면도들이다.
Claims (7)
- 반도체 기판 상에 절연막을 형성하는 단계;상기 절연막 상에 불순물이 이온주입된 폴리실리콘막을 형성하는 단계;상기 불순물이 이온주입된 폴리실리콘막 상에, 폴리실리콘의 함몰을 방지할 수 있는 실리콘막을 형성하는 단계;상기 실리콘막 상에 텅스텐 실리사이드막, 텅스텐 질화막 및 텅스텐막을 순차적으로 형성하는 단계;상기 텅스텐막 상에 하드 마스크막을 형성하는 단계; 및상기 하드 마스크막, 텅스텐막, 텅스텐 질화막, 텅스텐 실리사이드막, 실리콘막, 불순물이 이온주입된 폴리실리콘막 및 절연막을 순차적으로 패터닝하는 단계를 포함하여 이루어지는 것을 특징으로 하는 반도체 소자의 게이트 패턴 형성 방법.
- 제1항에 있어서, 상기 불순물이 이온주입된 폴리실리콘막의 형성 단계는,상기 절연막 상에 폴리실리콘막을 형성하는 단계와, 상기 폴리실리콘막에 불순물을 이온주입하는 단계와, 상기 불순물이 이온주입된 폴리실리콘막을 어닐링하는 단계로 이루어지는 것을 반도체 소자의 게이트 패턴 형성 방법.
- 제1항에 있어서, 상기 하드 마스크막은 질화막으로 형성하는 것을 특징으로 하는 반도체 소자의 게이트 패턴 형성 방법.
- 제1항에 있어서, 상기 실리콘막은 불순물이 이온주입된 폴리실리콘막이 형성된 반도체 기판이 로딩된 챔버에 사일렌(SiH4)가스를 플러싱하여 형성하는 것을 특징으로 하는 반도체 소자의 게이트 패턴 형성 방법.
- 반도체 기판 상에 절연막을 형성하는 단계;상기 절연막 상에 폴리실리콘막을 형성하는 단계;상기 폴리실리콘막에 불순물을 이온주입하는 단계;상기 불순물이 이온주입된 폴리실리콘막을 어닐링하여 입계를 형성시키는 단계;상기 불순물이 이온주입된 폴리실리콘막 상에, 상기 입계를 통한 폴리실리콘의 함몰을 방지할 수 있는 실리콘막을 형성하는 단계;상기 실리콘막 상에 텅스텐 실리사이드막, 텅스텐 질화막 및 텅스텐막을 순차적으로 형성하는 단계;상기 텅스텐막 상에 하드 마스크막을 형성하는 단계; 및상기 하드 마스크막, 텅스텐막, 텅스텐 질화막, 텅스텐 실리사이드막, 실리콘막, 불순물이 이온주입된 폴리실리콘막 및 절연막을 순차적으로 패터닝하는 단계를 포함하여 이루어지는 것을 특징으로 하는 반도체 소자의 게이트 패턴 형성 방법.
- 제5항에 있어서, 상기 하드 마스크막은 질화막으로 형성하는 것을 특징으로 하는 반도체 소자의 게이트 패턴 형성 방법.
- 제5항에 있어서, 상기 실리콘막은 불순물이 이온주입된 폴리실리콘막이 형성된 반도체 기판이 로딩된 챔버에 사일렌(SiH4)가스를 플러싱하여 형성하는 것을 특징으로 하는 반도체 소자의 게이트 패턴 형성 방법.
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| Application Number | Priority Date | Filing Date | Title |
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| KR1020030090566A KR20050058627A (ko) | 2003-12-12 | 2003-12-12 | 텅스텐 게이트를 갖는 반도체 소자의 게이트 패턴 형성 방법 |
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|---|---|
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Family
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Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100935721B1 (ko) * | 2007-06-27 | 2010-01-08 | 주식회사 하이닉스반도체 | 반도체소자의 게이트 형성방법 |
-
2003
- 2003-12-12 KR KR1020030090566A patent/KR20050058627A/ko not_active Application Discontinuation
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| KR100935721B1 (ko) * | 2007-06-27 | 2010-01-08 | 주식회사 하이닉스반도체 | 반도체소자의 게이트 형성방법 |
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