JP3113755B2

JP3113755B2 - 半導体装置及びその製造方法

Info

Publication number: JP3113755B2
Application number: JP05052717A
Authority: JP
Inventors: 慎一郎池増; 浩一橋本
Original assignee: Fujitsu Ltd
Current assignee: Fujitsu Ltd
Priority date: 1992-03-13
Filing date: 1993-03-12
Publication date: 2000-12-04
Anticipated expiration: 2015-12-04
Also published as: JPH06177346A

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は半導体装置及びその製造
方法に係り、特にスタック型キャパシタの如き導電体層
及び絶縁体層の積層構造を有する半導体装置及びその製
造方法に関する。

【０００２】

【従来の技術】近年、コンピュータ等の情報処理装置に
おいて重要性が高まっているＤＲＡＭにおいては、ソフ
トエラー対策上、大きな蓄積容量のキャパシタを形成す
ることが重要な課題になっている。ところが、ＤＲＡＭ
の高集積化により微細化が進むと、１セルの面積は当然
小さくなるため、限られた面積の中に充分な蓄積容量を
確保することを目的としてスタック型キャパシタやトレ
ンチ型キャパシタなどの３次元セルが提案され、実用に
移されている。その中でも、スタック型キャパシタの一
種であるフィン型キャパシタを用いたＤＲＡＭは、１６
Ｍ以降の大容量ＤＲＡＭの蓄積容量として有望視されて
いる。フィン型キャパシタは、例えばＩＥＤＭ Tech.
Dig.(1988),p592 にて提案されている。

【０００３】図１３（Ａ）〜（Ｃ）は、従来のフィン型
キャパシタの構成説明図である。

【０００４】この図において、２１は半導体基板、２２
はＬＯＣＯＳ酸化膜、２３はゲート酸化膜、２４はゲー
ト電極（ワード線）、２５はソース領域、２６はドレイ
ン領域、２７は他のセルのワード線、２８は層間絶縁
膜、２９−１，２９−２，２９−３はフィン型蓄積電
極、３０は誘電体膜、３１は対向電極である。

【０００５】図１３（Ａ）は、１枚のフィン型蓄積電極
を有するフィン型キャパシタを有するＤＲＡＭの１セル
の構成を示している。

【０００６】このＤＲＡＭにおいては図１３（Ａ）に示
されているように、半導体基板２１の上に素子形成領域
を画定するＬＯＣＯＳ酸化膜２２を形成し、この素子形
成領域にゲート酸化膜２３を形成し、このゲート酸化膜
２３の上にワード線となるゲート電極２４を形成し、Ｌ
ＯＣＯＳ酸化膜２２の上には他のセルのワード線２７を
形成し、ゲート電極２４にセルフアラインしてソース領
域２５とドレイン領域２６を形成し、その上に層間絶縁
膜２８を形成し、ドレイン領域２６上に形成された開口
に１枚のフィン型蓄積電極２９−１を形成し、フィン型
蓄積電極２９−１の表面に誘電体膜３０を形成し、誘電
体膜３０に接する対向電極３１を形成して完成される。

【０００７】このフィン型蓄積電極を有するフィン型キ
ャパシタを用いると、フィン型蓄積電極の上面と下面に
容量を形成することができるため、限られたセルの占有
面積で大きな蓄積容量を得ることができる。

【０００８】図１３（Ｂ）は２枚のフィン型蓄積電極を
有するフィン型キャパシタの構成を示し、図１３（Ｃ）
は３枚のフィン型蓄積電極を有するフィン型キャパシタ
の構成を示しているが、図に示されているように、フィ
ン型蓄積電極を２枚（２９−１，２９−２）、３枚（２
９−１，２９−２，２９−３）・・・と増やすことが可
能で、高集積化に伴ってセル面積が小さくなっても、充
分な蓄積容量を得ることができる。

【０００９】なお、図１３（Ａ），（Ｂ），（Ｃ）で
は、ビット線を省略してある。

【００１０】図１４は、従来のフィン型キャパシタをも
つＤＲＡＭの平面図である。

【００１１】この図において、４４，４７はワード線、
４９は第１の開口、５０はビット線、５５は第２の開
口、５６は第２のポリシリコン膜である。

【００１２】このＤＲＡＭセルの構造は後に図１５，図
１６によって製造方法とともに説明するが、ビット線５
０が横方向に、ワード線４４，４７が縦方向に延びてい
る。そして右上の矩形状の破線はＤＲＡＭの１つのセル
を示してある。また、この図におけるＸ−Ｘ’線，Ｙ−
Ｙ’線，Ｚ−Ｚ’線は後で説明する断面図の切断面を示
している。

【００１３】図１５（Ａ）〜（Ｅ），図１６（Ａ）〜
（Ｃ）は、従来のフィン型キャパシタをもつＤＲＡＭの
製造工程説明図である。

【００１４】これらの図において、４１は半導体基板、
４２はＬＯＣＯＳ酸化膜、４３はゲート酸化膜、４４は
ゲート電極、４５はソース領域、４６はドレイン領域、
４７は他のセルのワード線、４８は層間絶縁膜、４９は
第１の開口、５０はビット線、５１はＳｉ₃Ｎ₄膜、５
２は第１のＳｉＯ₂膜、５３は第１のポリシリコン膜、
５４は第２のＳｉＯ₂膜、５５は第２の開口、５６は第
２のポリシリコン膜、５７は誘電体膜、５８は対向電極
である。

【００１５】これらの工程説明図によって従来の、２枚
のフィンをもつフィン型キャパシタの製造方法を説明す
る。これらの工程図は、ＤＲＡＭの一部の平面を示す図
２のＸ−Ｘ’間の断面を示している。第１工程（図１５（Ａ）参照）ｐ型半導体基板４１の表面を熱酸化して素子領域を画定
するＬＯＣＯＳ酸化膜４２を形成し、この素子領域に熱
酸化によってゲート酸化膜４３を形成し、その上にＣＶ
Ｄ法によってポリシリコン膜を形成し、パターニングし
てワード線にもなるゲート電極４４を形成し、このゲー
ト電極４４とセルフアラインしてソース領域４５とドレ
イン領域４６を形成する。また、ゲート電極４４と同時
にＬＯＣＯＳ酸化膜４２の上に、他のセルのワード線４
７が形成される。第２工程（図１５（Ｂ）参照）ＣＶＤ法によって全体を覆うＳｉＯ₂からなる層間絶縁
膜４８を堆積し、ビット線のコンタクト部の第１の開口
４９を設ける。第３工程（図１５（Ｃ）参照）第１の開口４９を含む全面にＣＶＤ法によってポリシリ
コン膜とタングステンシリサイド（ＷＳｉ）の積層膜を
堆積し、この積層膜をパターニングすることによって、
第１の開口４９内のソース領域４５に接続されたビット
線５０を形成する。第４工程（図１５（Ｄ）参照）その上にＣＶＤ法によってＳｉ₃Ｎ₄膜５１，第１のＳ
ｉＯ₂膜５２，第１のポリシリコン膜５３，第２のＳｉ
Ｏ₂膜５４を順次堆積する。第５工程（図１５（Ｅ）参照）ドレイン領域４６の上の、第２のＳｉＯ₂膜５４，第１
のポリシリコン膜５３，第１のＳｉＯ₂膜５２，Ｓｉ₃
Ｎ₄膜５１，層間絶縁膜４８，ゲート酸化膜４３を同一
のレジストマスクを用いてエッチング除去して蓄積電極
コンタクト部の第２の開口５５を設ける。第６工程（図１６（Ａ）参照）第２の開口５５を含む全面にＣＶＤ法によって第２のポ
リシリコン膜５６を形成し、第２のポリシリコン膜５
６，第２のＳｉＯ₂膜５４，第１のポリシリコン膜５３
を順次エッチングして所定の形状にパターニングする。第７工程（図１６（Ｂ）参照）ＨＦ溶液によって第２のＳｉＯ₂膜５４と第１のＳｉＯ
₂膜５２を等方性ウェットエッチングして第１のポリシ
リコン膜５３と第２のポリシリコン膜５６からなるフィ
ン型蓄積電極を形成する。ここでＳｉ₃Ｎ₄膜５１は、
ＨＦ（フッ酸）エッチングに対するストッパーとなる。第８工程（図１６（Ｃ）参照）第１のポリシリコン膜５３と第２のポリシリコン膜５６
からなるフィン型蓄積電極の表面に誘電体膜５７を形成
し、ＣＶＤ法によってポリシリコン膜を堆積して対向電
極５８を形成してフィン型キャパシタセルを完成する。

【００１６】その後、通常の工程によって、ＢＰＳＧ膜
を形成し、その上に必要なアルミ配線を行う。

【００１７】

【発明が解決しようとする課題】ところが、上記の従来
技術によると、下記の問題が発生する。１．導電体膜間
の短絡が生じるおそれがあること。

【００１８】図１７（Ａ）〜（Ｃ）は、従来技術による
蓄積電極のパターニング工程説明図である。この図は、
図１４のＺ−Ｚ’線間の断面を示している。この図にお
いて、４１は半導体基板、４２はＬＯＣＯＳ酸化膜、４
８は層間絶縁膜、５０はビット線、５１はＳｉ₃Ｎ
₄膜、５２は第１のＳｉＯ₂膜、５３は第１のポリシリ
コン膜、５４は第２のＳｉＯ₂膜、５６は第２のポリシ
リコン膜である。

【００１９】図１７（Ａ）は、半導体基板４１の上にＬ
ＯＣＯＳ酸化膜４２を形成し、層間絶縁膜４８を形成し
た後、ビット線５０を形成し、その上にＳｉ₃Ｎ₄膜５
１，第１のＳｉＯ₂膜５２，第１のポリシリコン膜５
３，第２のＳｉＯ₂膜５４，第２のポリシリコン膜５６
を形成した状態を示している。

【００２０】そして、図１７（Ｂ）は、最上層の第２の
ポリシリコン膜５６を除去した状態を示している。この
図で見ているのは図１４のＺ−Ｚ’線間の断面であるか
ら、第２のポリシリコン膜５６は完全に除去されること
になっている。しかし、第２のポリシリコン膜５６に段
差があるため、その側壁部分に第２のポリシリコン膜５
６が一部残留している。

【００２１】そしてまた、図１７（Ｃ）は、第１のポリ
シリコン膜５３を除去した状態を示している。この場合
も、第１のポリシリコン膜５３に段差があるため、その
段差の側壁部分に第１のポリシリコン膜５３が一部残留
している。

【００２２】このように第２のポリシリコン膜５６ある
いは第１のポリシリコン膜５３が残留すると、後の工程
でＳｉＯ₂膜５２，５４等を除去した時にリフトオフさ
れるポリシリコンのエッチング残により隣接する蓄積電
極どうしが短絡する恐れがある。

【００２３】上記の如きエッチング残をなくすため、通
常はＲＩＥによるポリシリコンのエッチングの際エッチ
ング時間を多めにして所謂オーバーエッチングを行う。
しかし、過剰なオーバーエッチングを行うと、平坦部が
エッチングされすぎてしまって下地層にダメージを与え
てしまう。また、エッチングは通常パターニングされた
レジストをマスクとして用いるが、オーバーエッチング
によりレジストがダメージを受けてマスクとして使用で
きなくなってしまうという問題もある。更に、オーバー
エッチングを行うと、線幅が細くなってしまう所謂エッ
チングシフトが生じ、得られるパターンが所望のパター
ンより小さくなってしまうという問題もある。

【００２４】他方、オーバーエッチングを行うことによ
り、当然エッチング時間が増大するので、半導体装置の
製造コストも高くなってしまう。また、複数のフィンを
有するフィン型キャパシタを形成する場合、導電体膜と
絶縁体膜とを交互に選択エッチングする必要があるの
で、オーバーエッチングを行うとエッチング工程数が多
いだけに合計のエッチング時間が著しく増加してしま
う。２．フォトレジスト膜厚の不均一性を生じること。

【００２５】図１８（Ａ），（Ｂ）は、従来技術による
コンタクトホールのフォトリソグラフィー工程説明図で
ある。この図において、４１は半導体基板、４２はＬＯ
ＣＯＳ酸化膜、４３はゲート酸化膜、４４はゲート電
極、４５はソース領域、４６はドレイン領域、４７は他
のセルのワード線、４８は層間絶縁膜、４９は第１の開
口、５０はビット線、５１はＳｉ₃Ｎ₄膜、５２は第１
のＳｉＯ₂膜、５３は第１のポリシリコン膜、５４は第
２のＳｉＯ₂膜、５９はフォトレジスト膜、６０はフォ
トマスクである。

【００２６】図１８（Ａ）は、図１４のＸ−Ｘ’線間の
断面を示し、半導体基板４１の上にＬＯＣＯＳ酸化膜４
２を形成し、ゲート酸化膜４３を形成し、ゲート電極４
４と他のセルのワード線４７を形成し、次いで層間絶縁
膜４８を形成した後、ビット線５０を形成し、その上に
Ｓｉ₃Ｎ₄膜５１，第１のＳｉＯ₂膜５２，第１のポリ
シリコン膜５３，第２のＳｉＯ₂膜５４，第２のポリシ
リコン膜５６を形成し、その上にフォトレジスト膜５９
を形成し、フォトマスク６０によって露光する工程を示
している。

【００２７】また、図１８（Ｂ）は、図１４のＹ−Ｙ’
線間の断面を示し、半導体基板４１の上にＬＯＣＯＳ酸
化膜４２を形成し、ゲート酸化膜４３と層間絶縁膜４８
を形成した後、ビット線５０を形成し、その上にＳｉ₃
Ｎ₄膜５１，第１のＳｉＯ₂膜５２，第１のポリシリコ
ン膜５３，第２のＳｉＯ₂膜５４を形成し、その上にフ
ォトレジスト膜５９を形成し、フォトマスク６０によっ
て露光する工程を示している。

【００２８】このように、従来の技術によってフィン型
蓄積電極を製造する工程において、第２のＳｉＯ₂膜５
４，第１のポリシリコン膜５３，第１のＳｉＯ₂膜５
２，Ｓｉ₃Ｎ₄膜５１，層間絶縁膜４８，ゲート酸化膜
４３をフォトリソグラフィー技術によってエッチングし
てフィン型蓄積電極を形成するための開口を形成する
際、最上層の第２のＳｉＯ₂膜５４の表面に段差がある
ため、その上にスピンコーティングによって形成された
フォトレジスト膜５９の厚さが著しく不均一になり、正
確に微細なコンタクト窓を形成することが困難で、製造
歩留りを低下させるという問題があった。３．コンタク
トホールで断線が生じやすいこと。

【００２９】図１６（Ｂ）では、第１のポリシリコン膜
５３と第２のポリシリコン膜５６からなるフィン型蓄積
電極を形成する際、ＨＦ溶液を用いて等方性エッチング
をすることにより、ＳｉＯ₂膜５４，５２を除去してい
る。この等方性エッチングの際、ビット線５０を絶縁す
るＳｉ₃Ｎ₄膜５１は、ＨＦ溶液に対するストッパー
（マスク）となるので、ＨＦ溶液に浸されてもエッチン
グされない。しかし、Ｓｉ₃Ｎ₄膜５１の存在は、図１
９に示す如き問題を生じさせる。

【００３０】図１９は、図１５，図１６と共に説明した
従来例のメモリの周辺回路部分の断面を示し、図１５，
図１６と同一部分には同一符号を付し、その説明は省略
する。図１９中、３７は不純物拡散層、３８はＢＰＳＧ
膜、３９はＡｌ膜である。

【００３１】図１９（Ａ）に示す如きコンタクトホール
を形成してその後Ａｌ膜３９を形成する場合、不純物拡
散層３７とＡｌ膜３９とのコンタクト抵抗を安定化する
必要がある。そこで、通常は、Ａｌ膜３９を形成する前
にＨＦ系の溶液で前処理を行って、不純物拡散層３７上
の自然酸化膜を除去する。

【００３２】しかし、この様な前処理を行うと、ＢＰＳ
Ｇ膜３８及びＳｉＯ₂膜４８は、ＨＦ溶液によりエッチ
ングされて後退するが、Ｓｉ₃Ｎ₄膜５１はエッチング
されないので、図１９（Ｂ）に示す如くＳｉＮ₄膜５１
のみがコンタクトホール内で突出した形状となってしま
う。

【００３３】この様な形状のコンタクトホールにＡｌ膜
３９をスパッタ法により形成すると、図１９（Ｃ）に示
す如くＡｌ膜３９の断線がＡに示す部分で生じやすいと
いう問題がある。

【００３４】そこで、本発明はフィン型キャパシタなど
の歩留りを向上する半導体装置の製造方法、及び半導体
装置を提供することを目的とする。

【００３５】

【課題を解決するための手段】上記問題点は、第１発明
である、上面を有する基板と、基板より上方に延在する
第１の部分と、第１の部分より基板の上面に対して略平
行に延在する第２の部分とからなる第１の電極を有する
フィン型キャパシタとを有し、第２の部分は少なくとも
１つの導電体膜からなる半導体装置によって解決され
る。

【００３６】上記問題点は、第２発明である、基板表面
と略平行な表面を有する第１の絶縁体膜を基板表面に対
して上方に形成後熱処理により第１の絶縁体膜をリフロ
ーするステップと、第１の導電体膜と第２の絶縁体膜と
を交互に少なくとも１回形成するステップと、各第２の
絶縁体膜と各第１の導電体膜と第１の絶縁体膜とを貫い
て基板に達するコンタクトホールを形成するステップ
と、最上層の第２の絶縁膜及びコンタクトホールの表面
に第２の導電体膜を形成するステップと、第２及び第１
の導電体膜を所定形状にパターニングするステップとを
有する半導体装置の製造方法によっても解決される。

【００３７】上記問題点は、第３発明である、絶縁体膜
上に基板表面と略平行な表面を有する高分子樹脂膜を形
成することにより第１の絶縁体膜を基板表面に対して上
方に形成するステップと、第１の導電体膜と第２の絶縁
体膜とを交互に少なくとも１回形成するステップと、各
第２の絶縁体膜と各第１の導電体膜と第１の絶縁体膜と
を貫いて基板に達するコンタクトホールを形成するステ
ップと、最上層の第２の絶縁膜及びコンタクトホールの
表面に第２の導電体膜を形成するステップと、第２及び
第１の導電体膜を所定形状にパターニングするステップ
とを有する半導体装置の製造方法によっても解決され
る。

【００３８】上記問題点は、第４発明である、第１の絶
縁体膜を基板表面に対して上方に形成する第１のステッ
プと、第１の導電体膜と第２の絶縁体膜とを交互に少な
くとも１回形成する第２のステップと、各第２の絶縁体
膜と各第１の導電体膜と第１の絶縁体膜とを貫いて基板
に達するコンタクトホールを形成する第３のステップ
と、最上層の第２の絶縁膜及びコンタクトホールの表面
に第２の導電体膜を形成する第４のステップと、第２及
び第１の導電体膜を所定形状にパターニングする第５の
ステップとを有し、第３及び第５のステップのうち少な
くとも一方は、少なくとも第２の絶縁体膜及び第１の導
電体膜の各膜をエッチング速度が略等速度となる条件下
で連続的にエッチングする半導体装置の製造方法によっ
ても解決される。

【００３９】更に、上記問題点は、第５発明である、第
１の絶縁体膜を基板表面に対して上方に形成する第１の
ステップと、第１の導電体膜と第２の絶縁体膜とを交互
に少なくとも１回形成する第２のステップと、少なくと
も１つの第２の絶縁体膜と１つの第１の導電体膜とを貫
いてコンタクトホールを形成する第３のステップとを有
し、第３のステップは前記少なくとも１つの第２の絶縁
体膜及び１つの第１の導電体膜の各膜をエッチング速度
が略等速度となる条件下で連続的にエッチングする半導
体装置の製造方法によっても解決される。

【００４０】

【作用】第１発明によれば、歩留りの良い半導体装置が
得られる。

【００４１】第２及び第３発明によれば、導電体膜をパ
ターニングする際に、その段差部に導電体膜が残って、
隣接する蓄積電極間が短絡する恐れがなく、また、フォ
トレジスト膜の下地が平坦化されているため、フォトレ
ジスト膜が均一に塗布され、フォトリソグラフィー工程
が安定化し、高い製造歩留りを実現することができる。
更に、蓄積電極の最上部のフィンを、凹凸がない形態に
することにより、コンタクトホールを形成する工程が容
易になるとともに、パターニングする際に、導電体膜を
完全にエッチングすることができるので、隣接する蓄積
電極間のショートが起こらない。また、コンタクトホー
ル部において、窒化膜が存在しない構成をとればＡｌ配
線等のコンタクトホール内での断線が生じることはな
い。従って、信頼性や歩留りが向上する微細なフィン型
キャパシタセルを安定に製造することができる。

【００４２】第４及び第５発明によれば、歩留りを良く
し、特に製造工程数を大幅に削減できる。

【００４３】

【実施例】先ず、本発明になる半導体装置の製造方法の
第１実施例の原理を図１と共に説明する。

【００４４】本実施例においては、基板の上に第１の絶
縁体膜を形成する工程と、第１の絶縁体膜を貫いて基板
に達するコンタクト窓を形成する工程と、開口を含む第
１の絶縁体膜の上に第１の導電体膜を形成する工程と、
第１の導電体膜を所定形状にパターニングする工程と、
第１の導電体膜の下面の第１の絶縁体膜の少なくとも一
部を除去する工程とを含み、かつ、第１の絶縁体膜をＳ
ＯＧを塗布することにより形成する工程を採用する。な
お、基板の上に第１の絶縁体膜を形成する工程に引き続
いて１膜以上の導電体膜と１層以上の絶縁体膜を交互に
形成することによって２枚以上のフィンをもつ蓄積電極
を有する半導体装置を製造することもできる。

【００４５】図１（Ａ），（Ｂ）は、本実施例の原理説
明図である。

【００４６】この図において、１は半導体基板、２はＬ
ＯＣＯＳ酸化膜、３はゲート酸化膜、４はゲート電極、
５はソース領域、６はドレイン領域、７はワード線、８
は層間絶縁膜、９は第１の開口、１０はビット線、１１
はＳｉ₃Ｎ₄膜、１２はＳＯＧ、１３は第１のポリシリ
コン膜、１４は第２のＳｉＯ₂膜、１９はレジスト膜、
２０はフォトマスクである。

【００４７】なお、図１（Ａ）は図１４のＸ−Ｘ’線間
の断面を示し、図１（Ｂ）は図１４のＹ−Ｙ’線間の断
面を示している。図１４は従来のＤＲＡＭの一部の平面
図であるが、平面図においては本実施例と同じである。

【００４８】本実施例においては、まず、ｐ型の半導体
基板１の表面に素子形成領域を画定するＬＯＣＯＳ酸化
膜２を形成し、この素子形成領域にゲート酸化膜３を形
成する。

【００４９】次いで、その上にポリシリコンからなるゲ
ート電極４と他のセルのワード線７を形成し、このゲー
ト電極とセルフアラインしてｎ型のソース領域５とドレ
イン領域６を形成する。

【００５０】次いで、その上に層間絶縁膜８を形成し、
ビット線のコンタクト部に設けた第１の開口９内に露出
するソース領域５にビット線１０を形成する。

【００５１】その上にＳｉ₃Ｎ₄膜１１を形成し、その
上にスピンコートによってＳＯＧ１２を形成し、さらに
その上に第１のポリシリコン膜１３，第２のＳｉＯ₂膜
１４を順次堆積する。

【００５２】その上にフォトレジスト膜１９を形成し、
フォトマスク２０を窓を通してこのフォトレジスト膜１
９を露光した後、フォトレジスト膜１９を現像して露光
された領域のフォトレジスト膜１９を除去する工程を採
用している。

【００５３】この工程によると、大きな凹凸があるＳｉ
₃Ｎ₄膜１１の表面にＳＯＧ１２を形成して表面を平坦
化しているため、その上に引き続いて堆積する第１のポ
リシリコン膜１３，第２のＳｉＯ₂膜１４の表面も平坦
化する。

【００５４】そのため、フォトレジスト膜が均一に塗布
され、フォトリソグラフィー工程が安定化する。また、
蓄積電極のパターニングを行う際、第１のポリシリコン
膜１３、または、第２のポリシリコン膜がエッチング残
滓として残り、隣接する蓄積電極どうしが短絡する恐れ
がない。このようにして、高い歩留りを実現することが
できる。

【００５５】なお、上記の第２の酸化膜１４あるいはそ
れより上に形成される酸化膜をＳＯＧで形成しても、こ
のＳＯＧ以後に形成されるポリシリコン膜の表面を平坦
化することができ、上記と同様の効果を生じる。

【００５６】ＳＯＧは従来から半導体装置の製造工程に
おいて平坦化材料として用いられていたが、その絶縁耐
性などが充分でなく、安定した工程を得ることはでき
ず、また、製造後の半導体装置の特性に問題が生じる恐
れがあった。

【００５７】しかし、本実施例では、ＳＯＧを平坦化材
料として用いるものの、その後フィン形成時にＨＦによ
り除去するため、上記問題点は生じない。

【００５８】本実施例は、ＤＲＡＭ用キャパシタのフィ
ン型蓄積電極を製造する方法として顕著な効果を奏する
が、他の半導体装置の製造にも適用することができるこ
とは言うまでもない。

【００５９】以下、本実施例を図２，図３と共により詳
細に説明する。

【００６０】図２（Ａ）〜（Ｅ），図３（Ａ）〜（Ｃ）
は、第１実施例の製造工程説明図であり、本実施例では
本発明がフィン型キャパシタをもつＤＲＡＭの製造方法
に適用されている。

【００６１】これらの図において、１は半導体基板、２
はＬＯＣＯＳ酸化膜、３はゲート酸化膜、４はゲート電
極、５はソース領域、６はドレイン領域、７はワード
線、８は層間絶縁膜、９は第１の開口、１０はビット
線、１１はＳｉ₃Ｎ₄膜、１２はＳＯＧ、１３は第１の
ポリシリコン膜、１４は第２のＳｉＯ₂膜、１５は第２
の開口、１６は第２のポリシリコン膜、１７は誘電体
膜、１８は対向電極である。

【００６２】これらの工程説明図によって第１実施例の
フィン型キャパシタをもつＤＲＡＭの製造方法を説明す
る。

【００６３】これらの工程図は、ＤＲＡＭの一部の平面
を示す図１４のＸ−Ｘ’間の断面を示している。なお、
図１４は従来のＤＲＡＭの一部の平面図であるが、平面
図においては本実施例と同じである。第１工程（図２（Ａ）参照）ｐ型シリコンからなる半導体基板１の表面を熱酸化して
素子形成領域を画定する厚さ３０００ÅのＬＯＣＯＳ酸
化膜２を形成し、この素子形成領域に熱酸化によって厚
さ１００Åのゲート酸化膜３を形成し、その上にＣＶＤ
法によって厚さ１５００Åのポリシリコン膜を形成し、
パターニングしてワード線にもなるゲート電極４を形成
し、このゲート電極とセルフアラインしてｎ型のソース
領域５とドレイン領域６を形成する。また、ゲート電極
４と同時にＬＯＣＯＳ酸化膜２の上に、他のセルのワー
ド線７を形成する。第２工程（図２（Ｂ）参照）ＣＶＤ法によって厚さ１０００ÅのＳｉＯ₂からなる層
間絶縁膜８を堆積し、ビット線のコンタクト部に第１の
開口９を設ける。第３工程（図２（Ｃ）参照）第１の開口９を含む全面にＣＶＤ法によって、厚さ５０
０Åの多結晶シリコン膜と厚さ１０００Åのタングステ
ンシリサイド（ＷＳｉ）膜を堆積し、パターニングし
て、第１の開口９内に露出するソース領域５に接続され
たビット線１０を形成する。第４工程（図２（Ｄ）参照）次いで、その上にＣＶＤ法によって厚さ５００ÅのＳｉ
₃Ｎ₄膜１１を形成する。次いで、Ｓｉ₃Ｎ₄膜１１の
上に、絶縁膜をスピンコーティングすることによって、
従来技術の第１のＳｉＯ₂膜（図１８（Ｄ）の５２）に
相当する部分に厚さ５００ÅのＳＯＧ（Ｓｐｉｎ−Ｏｎ
−Ｇｌａｓｓ）膜１２を形成してその表面を平坦化す
る。これにより、下地の導電膜が完全に覆われるように
十分厚くスピンコートされてＳＯＧ膜１２は表面が略平
坦になる。これを一般に知られる通りに加熱して焼固め
ると、表面が平坦なＳＯＧ絶縁膜が被着形成される。こ
のＳＯＧ絶縁膜を、所定の厚さになるまで、例えばプラ
ズマエッチングによってエッチバックする。また、ＳＯ
Ｇ膜１２の上に、ＣＶＤ法によって厚さ５００Åの第１
のポリシリコン膜１３と厚さ５００Åの第２のＳｉＯ₂
膜１４を順次堆積する。第５工程（図２（Ｅ）参照）ドレイン領域６の上の、第２のＳｉＯ₂膜１４，第１の
ポリシリコン膜１３，ＳＯＧ膜１２，Ｓｉ₃Ｎ₄膜１
１，層間絶縁膜８，ゲート酸化膜３を同一のレジストマ
スクを用いてエッチング除去して蓄積電極コンタクト部
用の第２の開口１５を設ける。第６工程（図３（Ａ）参照）第２の開口１５を含む全面にＣＶＤ法によって厚さ５０
０Åの第２のポリシリコン膜１６を形成し、第２のポリ
シリコン膜１６，第２のＳｉＯ₂膜１４，第１のポリシ
リコン膜１３を順次エッチングして所定の形状にパター
ニングする。第７工程（図３（Ｂ）参照）１％程度フッ酸（ＨＦ）を含む溶液によって第２のＳｉ
Ｏ₂膜１４とＳＯＧ膜１２を等方性ウェットエッチング
して第１のポリシリコン膜１３と第２のポリシリコン膜
１６からなるフィン型蓄積電極を形成する。ここでＳｉ
₃Ｎ₄膜１１は、ＨＦエッチングに対するストッパーと
して機能する。第８工程（図３（Ｃ）参照）第１のポリシリコン膜１３と第２のポリシリコン膜１６
からなるフィン型蓄積電極の表面に厚さ５０ÅのＳｉ₃
Ｎ₄膜と１０Åのシリコン酸化膜の積層膜からなる誘電
体膜１７を形成する。Ｓｉ₃Ｎ₄膜はＣＶＤ法により、
シリコン酸化膜は熱酸化によって形成する。その後、Ｃ
ＶＤ法によって厚さ１０００Åの導電性ポリシリコン膜
を堆積して対向電極１８を形成してフィン型キャパシタ
セルを完成する。

【００６４】この実施例においては、フィンの数が２で
あったが、要求される静電容量によっては、第４工程に
おいて、第２のＳｉＯ₂膜１４の上に第２のポリシリコ
ン膜１６を形成し、さらにその上に第３のＳｉＯ₂膜を
形成した後に第２の開口１５を形成し、その開口を含む
全面に第３のポリシリコン膜を形成することによって３
枚のフィンを有する蓄積電極を形成することもできる。

【００６５】上記と同様の工程を繰り返すことによっ
て、４枚以上のフィンをもつ蓄積電極を形成することが
できることはいうまでもない。

【００６６】上記の第１実施例においては、従来技術に
おける第１のＳｉＯ₂膜に相当する部分（図１５（Ｄ）
の５２）をＳＯＧにしたが、第１実施例の変形例とし
て、従来技術における第２のＳｉＯ₂膜に相当する部分
（図１５（Ｄ）の５４）、すなわち、第１実施例におけ
る第２のＳｉＯ₂膜１４をＳＯＧに代えることもでき
る。

【００６７】以上説明したように、本実施例によれば、
ポリシリコン膜をパターニングする際に、その段差部に
ポリシリコン膜が残って、隣接する蓄積電極間が短絡す
る恐れがなく、また、フォトレジスト膜の下地が平坦化
であるため、フォトレジスト膜が均一に塗布され、フォ
トリソグラフィー工程が安定化し、高い製造歩留りを実
現することができる。

【００６８】次に、本発明になる半導体装置の製造方法
の第２実施例を図２，図３と共に説明する。本実施例で
は、ＳＯＧの代わりにＢＰＳＧを用いる。また、図２
（Ａ）〜（Ｃ）までの第１〜第３工程は第１実施例と同
じなので、その説明は省略する。第４工程（図２（Ｄ）参照）ＣＶＤ法により、Ｓｉ₃Ｎ₄膜１１の全面に厚さ１５０
０ÅのＢＰＳＧ膜１２を形成する。次いで、９００℃で
１０分の熱処理を施して、ＢＰＳＧ膜１２をリフローす
る。これにより、基板１の表面（上面）に対して略平行
な平坦な表面を有するＢＰＳＧ膜１２が得られる。以上
形成されたＢＰＳＧ膜１２はリフローされて表面が平坦
になる。しかしながら、段差を平坦にするために十分厚
く形成されているから、所望厚までエッチバックする必
要がある。このためには、例えばＢＰＳＧ膜１２全面に
プラズマエッチングを行えばよい。ＢＰＳＧ膜１２のプ
ラズマエッチングは、下地の導電層が少なくとも覆われ
る程度以上で停止され、所望厚に調整される。また、Ｂ
ＰＳＧ膜１２の上に、ＣＶＤ法により厚さ５００Åのポ
リシリコン膜１３及び厚さ５００ÅのＳｉＯ₂膜１４を
順次成長する。

【００６９】第５工程（図２（Ｅ）参照）〜第８工程
（図３（Ｃ）参照）は、ＳＯＧ膜の代わりにＢＰＳＧ膜
１２が用いられている点を除いて第１実施例の場合と同
様であるので、その説明は省略する。

【００７０】なお、ＢＰＳＧの代わりにＰＳＧやＢＳＧ
を用いてもよい。

【００７１】次に、本発明になる半導体装置の製造方法
の第３実施例を図４と共に説明する。図４中、図２，図
３と同一部分には同一符号を付し、その説明は省略す
る。また、図２（Ａ）〜（Ｃ）までの第１〜第３工程は
第１実施例と同じなので、その説明は省略する。第４工程（図４（Ａ）参照）ＣＶＤ法により、層間絶縁膜８の全面に厚さ３００Åの
酸化膜７０を形成する。ただし、この酸化膜７０は省略
しても良い。その後、酸化膜７０の全面に厚さ１５００
ÅのＢＰＳＧ膜７１を形成し、９００℃で１０分の熱処
理を施すことによりＢＰＳＧ膜７１をリフローする。こ
れにより、基板１の表面（上面）に対して略平行な平坦
な表面を有するＢＰＳＧ膜７１が得られる。また、ＢＰ
ＳＧ膜７１の上に、ＣＶＤ法により各厚さ５００ÅのＳ
ｉ₃Ｎ₄膜１１とＳｉＯ₂膜７２とポリシリコン膜１３
とＳｉＯ₂膜１４とを順次成長する。第５工程（図４（Ｂ）参照）ドレイン領域６の上の、ＳｉＯ₂膜１４，ポリシリコン
膜１３，ＳｉＯ₂膜７２，Ｓｉ₃Ｎ₄膜１１，ＢＰＳＧ
膜７１，酸化膜７０，層間絶縁膜８，ゲート酸化膜３を
同一のレジストマスクを用いてエッチング除去して蓄積
電極コンタクト部用の開口１５を設ける。

【００７２】第６工程（図４（Ｃ）参照））開口部１５を含む全面にＣＶＤ法によって厚さ５００Å
のポリシリコン膜１６を形成し、ポリシリコン膜１６，
ＳｉＯ₂膜１４，ポリシリコン膜１３を順次エッチング
して所定の形状にパターニングする。第７工程（図４（Ｄ）参照））ＨＦ溶液によってＳｉＯ₂膜１４，７２を等方性ウェッ
トエッチングにより除去して、ポリシリコン膜１６，１
３からなるフィン型蓄積電極を形成する。ここで、Ｓｉ
₃Ｎ₄膜１１は、ＨＦエッチングに対するストッパーと
して機能する。第８工程（図４（Ｅ）参照））ポリシリコン膜１６，１３からなるフィン型蓄積電極の
表面に厚さ５０ÅＳｉ ₃Ｎ₄膜と１０Åのシリコン酸化
膜の積層膜からなる誘電体膜１７を形成する。Ｓｉ₃Ｎ
₄はＣＶＤ法により、シリコン酸化膜は熱酸化により形
成する。その後、ＣＶＤ法により厚さ１０００Åの導電
性ポリシリコン膜を推積して対向電極１８を形成し、フ
ィン型キャパシタセルを完成する。

【００７３】なお、キャパシタの容量を増大させるため
にフィンの枚数を増やす場合は、第４工程（図４
（Ａ））において、ＳｉＯ₂膜１４を成長後に更にポリ
シリコン膜及びＳｉＯ₂膜を所望のフィン枚数に応じて
順次成長させれば良い。

【００７４】次に、本発明になる半導体装置の製造方法
の第４実施例を図４と共に説明する。本実施例では、Ｂ
ＰＳＧの代わりにＳＯＧを用いる。また、図２（Ａ）〜
（Ｃ）までの第１〜第３工程は第１〜第３実施例と同じ
なので、その説明は省略する。第４工程（図４（Ａ）参照）第３実施例と同様に、ＣＶＤ法により層間絶縁膜８の全
面に厚さ３００Åの酸化膜７０を形成する。ただし、こ
の酸化膜７０は必ずしも必要ではない。その後、酸化膜
７０の全面に厚さ５００ÅのＳＯＧ膜７１をスピンコー
ティングにより形成する。この場合、ＢＰＳＧを用いた
場合の如きリフローのための熱処理が不要である。

【００７５】その後の工程は第３実施例の場合と同様で
あるので、その説明は省略する。

【００７６】次に、本発明になる半導体装置の製造方法
の第５実施例を図５，図６と共に説明する。図５，図６
中、図２，図３と実質的に同じ部分には同一符号を付
す。また、これらの工程図は、ＤＲＡＭの一部の平面図
を示す図１４のＸ−Ｘ’間の断面を示している。図１４
は従来のＤＲＡＭの一部の平面図であるが、平面図にお
いては本実施例と同じである。

【００７７】図５，図６中、１はｐ型シリコン基板、２
はＳｉＯ₂膜、３はゲート酸化膜（ＳｉＯ₂）、５，６
はｎ型拡散層、４，７はゲート電極、８はＳｉＯ₂膜、
１０は導電層、８０はＳｉＯ₂膜、８１はポリイミド、
１３は多結晶シリコン層、１４はポリイミド、１６は多
結晶シリコン層、８５は蓄積電極、１７は誘電体膜、１
８は対向電極を示している。

【００７８】第１工程（図５（Ａ）参照）ｐ型シリコン基板１上に公知のＬＯＣＯＳ法により、フ
ィールド絶縁膜となる厚さ３０００ÅのＳｉＯ₂膜２を
形成した後、熱酸化により、全面に厚さ１００Åのゲー
ト酸化膜となるＳｉＯ₂膜３を形成する。次いで、ＣＶ
Ｄ法により全面に、厚さ１５００Åの多結晶シリコン層
を形成し、パターニングされたレジストマスク（図示せ
ず）により多結晶シリコン層を選択的に除去して、ゲー
ト電極４，７を形成する。なおゲート電極４，７はワー
ド線となる。

【００７９】さらに、ゲート電極４をマスクとして、砒
素イオン（Ａｓ⁺）をシリコン基板１中に注入する。そ
の後熱拡散をし、ｎ⁺不純物拡散層５，６を形成する。
なおｎ⁺不純物拡散層５，６は転送トランジスタのソー
ス／ドレインとなる。

【００８０】第２工程（図５（Ｂ）参照）ＣＶＤ法により、全面に厚さ１０００Åの絶縁膜となる
ＳｉＯ₂膜８を形成する。次いで、パターニングされた
レジストマスク（図示せず）によりＳｉＯ₂膜３，８を
選択的に除去して、開口部９を形成する。

【００８１】第３工程（図５（Ｃ）参照）ＣＶＤ法により、全面に厚さ５００Åの多結晶シリコン
層と厚さ１０００Åのタングステンシリサイドを順次積
層する。次いで、パターニングされたレジストマスク
（図示せず）により、多結晶シリコン層とタングステン
シリサイドを選択的にエッチング除去して、ビット線と
なる導電層１０を形成する。

【００８２】第４工程（図５（Ｄ）参照）ＣＶＤ法により、全面に厚さ５００Åの絶縁膜となるＳ
ｉＯ₂膜８０を形成する。その後、スピン・コーティン
グ法により、全面に厚さ５００Åのポリイミド８１を塗
布する。次いで、ＣＶＤ法により、全面に厚さ５００Å
の蓄積電極となる多結晶シリコン層１３を形成する。次
いで再度、スピン・コーティング法により、全面に厚さ
５００Åのポリイミド１４を塗布する。

【００８３】第５工程（図５（Ｅ）参照）パターニングされたレジストマスク（図示せず）によ
り、ポリイミド１４と多結晶シリコン層１３とポリイミ
ド８１とＳｉＯ₂膜８０，８，３とを順次選択的にエッ
チング除去して、開口部１５を形成する。

【００８４】第６工程（図６（Ａ）参照）ＣＶＤ法により、全面に厚さ５００Åの蓄積電極となる
多結晶シリコン層１６を形成する。次いで、パターニン
グされたレジストマスク（図示せず）を用いて、異方性
エッチングにより、多結晶シリコン層１６とポリイミド
１４と多結晶シリコン層１３とを順次選択的に除去す
る。

【００８５】第７工程（図６（Ｂ）参照）酸素雰囲気中でプラズマ・アッシングによりポリイミド
１４，８１を除去することにより、メモリセルの蓄積電
極面積を立体的に積層した蓄積電極８５が完成する。こ
の時、ＳｉＯ₂膜８０は、プラズマ・アッシングに対す
るマスクとなるので、除去されない。

【００８６】第８工程（図６（Ｃ）参照）ＣＶＤ法により、全面に厚さ５０ÅのＳｉ₃Ｎ₄膜を形
成する。次いで、熱酸化により、全面に厚さ２０ÅのＳ
ｉＯ₂膜を積層し、誘電体膜１７を形成する。さらに、
ＣＶＤ法により、全面に不純物イオンをドープした多結
晶シリコン層を形成し、それをパターニングすることに
より対向電極１８を形成する。その後、層間絶縁膜，配
線層などの工程により、フィン型キャパシタセルが完成
される。なお、本実施例では、凹凸のないフィンを形成
するためにポリイミドを使用しているが、これに限ら
ず、スピン・コーティングができ、多結晶シリコンや酸
化膜と高い選択比が得られ、且つ、熱アニール等の高温
に耐えられる耐熱性の高分子樹脂等を用いても良い。ま
た、フィンの枚数は２枚に限らず何枚でも良い。

【００８７】更に、本実施例では、転送トランジスタの
ソース／ドレインとなるｎ⁺不純物拡散層６上にフィン
を形成しているが、これに限らず、例えばｎ⁺不純物拡
散層５，６から引き出し電極を設けて、素子分離をして
いるＳｉＯ₂膜２上にフィンを形成しても良い。

【００８８】また、塩素及び酸素の混合ガスを用いれ
ば、同じエッチャントでポリシリコン及びポリイミドを
プラズマエッチングすることも可能である。

【００８９】本実施例によれば、蓄積電極の最上部のフ
ィンを、凹凸がない形にすることにより、開口部を形成
する工程が容易になるとともに、パターニングする際
に、多結晶シリコン層を完全にエッチングすることがで
きるので、隣接する蓄積電極間のショートが起こらな
い。また、コンタクト・ホール部において、窒化膜が存
在しないため、図１９で説明した如きＡｌ膜の断線が生
じることはない。従って、信頼性や歩留りが向上する微
細なフィン型キャパシタセルを安定に製造することがで
きる。

【００９０】上記各実施例ではキャパシタのフィンをな
すポリシリコン形成時の下地をなす絶縁膜が平坦である
ことが先ず必要である。しかしながら、以上のリフロー
されたＢＰＳＧ膜やＰＳＧ膜，ＢＳＧ膜，ＳＯＧ膜，ポ
リイミド膜を用いる方法以外でも、例えば、次の方法に
よって行うこともできる。

【００９１】先ず、下地をなす層の表面を窒化膜をＣＶ
Ｄ形成して全面を覆うように、これを後の溶液エッチン
グストッパ膜として被着形成する。

【００９２】次に、このＣＶＤ窒化膜表面にＣＶＤ形成
によって酸化膜を十分厚く被着形成する。この段階では
未だ下地の凹凸を反映した形状に、表面は凹凸ができた
ままの筈である。

【００９３】さらに、このＣＶＤ酸化膜の表面に、この
ＣＶＤ酸化膜と同じエッチレートが期待できる組成のレ
ジストが市販されているので、これを十分厚くスピンコ
ート塗布して、表面が下地の形状に依存せず平坦になる
ようにする。

【００９４】その後、平坦になったレジスト表面を一様
にプラズマでエッチバックする。引き続いて一気にレジ
スト除去、ＣＶＤ酸化膜除去を進め、適当な厚さにてこ
のＣＶＤ酸化膜エッチバックを停止すれば、所望厚さの
平坦なＣＶＤ酸化膜が形成できる。

【００９５】この後、以上の実施例で説明したような窓
パターニング、窓内外へのポリシリコンの被着を同様に
行えば、やはり同様の効果は得られることになる。

【００９６】ところで、大規模ＳＲＡＭ（ Static Ramd
om Access Memory )の記憶セルでも、ポリシリコンゲー
ト電極でポリシリコンチャネルを挟み込むＴＦＴ（ Thi
n Film Transistor ) を側壁コンタクトを利用して面積
効率良く作製する方法が知られており、例えばＩＥＤＭ
Ｔｅｃｈ．Ｄｉｇ．（１９９１），ｐ４７７にその様
な方法が説明されている。

【００９７】従って、上記各実施例においてシリコン酸
化膜とポリシリコン膜とが複数層積層した積層膜のエッ
チング方法は、フィン型キャパシタを有する半導体装置
に限らず、側壁コンタクトを利用したＴＦＴを有する半
導体装置の製造方法にも適用することができる。

【００９８】しかし、上記実施例では、シリコン酸化膜
とポリシリコン膜とが複数層積層した積層膜のエッチン
グ加工は、シリコン酸化膜エッチングプロセス（ポリシ
リコン膜に対して選択性を有する）と、ポリシリコン膜
エッチングプロセス（シリコン酸化膜に対して選択性を
有する）とを交互に用いて行っていた。各膜のエッチン
グ工程では、各膜を完全に除去するために，膜厚分布や
エッチング速度分布を補償するべく所謂オーバーエッチ
ングを行う必要がある。また、精密にレジストパターン
を転写するために異方性エッチングを用いるが、下地構
造の段差部に残留膜が発生するため、これを除去するた
めにもオーバーエッチングを行う必要がある。これらの
必要性から、各膜のエッチングプロセスにおいて選択性
が必要であった。

【００９９】フィン型キャパシタでは、集積度を向上さ
せるにはセル面積を縮小し、蓄積電極の平面積も縮小さ
せる必要があるため、蓄積電極の表面積を確保するには
フィンの枚数を増やす必要がある。例えば、２５６Ｍビ
ットのＤＲＡＭの場合には、フィン枚数が５枚ないしそ
れ以上必要とする。

【０１００】ところが、上記の製造方法では、フィン１
枚当たり、ポリシリコン膜の成膜とシリコン酸化膜の成
膜にＣＶＤの２工程、コンタクトホールの開口にポリシ
リコン膜のエッチングとシリコン酸化膜のエッチングの
２工程，蓄積電極のパターニングにポリシリコン膜のエ
ッチングとシリコン酸化膜のエッチングの２工程を要し
た。すなわち、工程数はフィンの枚数×６倍で増大す
る。このため，安価に製造することが困難である。

【０１０１】また、工程数が多いほど、各工程で発生す
るパーティクルなどによる欠陥部分が累積して、歩留ま
り及び信頼性が共に低下する。この問題点は、真空下で
搬送して次々にシリコン酸化膜エッチング及びポリシリ
コン膜エッチングを専用の反応室で処理して行くマルチ
チャンバ方式の製造装置を用いることによりある程度解
決できるが、膨大な装置を必要とするので製造コストは
依然として大きいままである。

【０１０２】そこで、上記の問題点を解決して、製造工
程数を大幅に削減すると共に歩留まりおよび信頼性を向
上させることのできる半導体装置の製造方法の実施例に
ついて次に説明する。

【０１０３】先ず、本発明になる半導体装置の製造方法
の第６実施例を図７と共に説明する。図７中、図２，図
３と実質的に同じ部分には同一符号を付し、その説明は
省略する。

【０１０４】図７に示すように、シリコン基板１上に、
素子分離構造（２）、転送トランジスタ、ワード線４、
ビット線を形成した後、ＣＶＤ法にて膜厚４００Åシリ
コン酸化膜８及び膜厚４００Åのシリコン窒化膜１１を
成長する。更に、ＣＶＤ法にて、膜厚３００Åのシリコ
ン酸化膜７２，１４と膜厚３００Åのポリシリコン膜１
３，１６とを交互に積層（本実施例では２回）した後、
膜厚３００Åのシリコン酸化膜１９を成長する。次い
で、全面にレジスト膜９１を塗布した後、コンタクトホ
ールの形状にレジスト膜９１をパターニングする。次い
で、ＣＦ₄を反応ガスとするＲＩＥ法にて、シリコン酸
化膜１４，７２とポリシリコン膜１６，１３とをほぼ等
速度でエッチングして行く。ＣＯの発光をモニタして、
シリコン酸化膜７２のエッチングが例えば約半分進行し
た時点でエッチングを停止する。

【０１０５】シリコン酸化膜がエッチングされている時
には、エッチングプラズマの発光分光分析をすると、Ｃ
Ｏなどの発光増大が観測され、また、ポリシリコンがエ
ッチングされている時にはＦの発光減少が観測される。
従って、図８に示す如くエッチングの進行状況をモニタ
しながらエッチングを進めることにより、エッチンク量
を精密に制御することが可能である。

【０１０６】なお、図８中、縦軸はＣＯ発光強度、横軸
はエッチング時間、期間ａはポリシリコン膜のエッチン
グ時間、期間ｂはシリコン酸化膜のエッチング時間を示
す。また、図８中、破線は表面に段差が存在し、斜面の
占める面積が大きい場合を示す。この場合、破線で示す
如くエッチングの進行と共にＣＯ発生の変化が小さくな
ってしまう。このため、前記各実施例の如く表面の平坦
化を行うことが望ましい。

【０１０７】次いで，ＣＦ₄＋ＣＨＦ₃を用いたシリコ
ン酸化膜エッチングプロセス（対シリコン選択比＝約１
０）により，シリコン基板１に到達する開口１５を図７
中破線で示す如く形成する。

【０１０８】以上のように、例えば，フィンが５枚のキ
ャパシタを形成する場合、選択エッチングを用いる方法
では９回のエッチングプロセスを要したコンタクトホー
ルの開口工程が、本実施例では２回のエッチングプロセ
スで済むので、製造工程の大幅な削減が実現できる。

【０１０９】シリコン酸化膜のエッチング速度とポリシ
リコン膜のエッチング速度とがほぼ等速度である条件で
シリコン酸化膜とポリシリコン膜とが複数層積層した積
層膜をエッチングする方法では、図９に示すように、コ
ンタクトホール１５がシリコン基板１中の薄いソース／
ドレイン拡散層６を突き抜けてしまい、コンタクトでき
なくなる場合も生じる。なお、図９中、図７と同一部分
には同一符号を付し、その説明は省略する。

【０１１０】しかし、等速度エッチングを積層膜の最下
層のポリシリコン膜１３のエッチングが終了するまで行
い、次いでシリコン酸化膜７２を選択的にエッチングす
ることにより、図９に示す如き不都合は確実に防止でき
る。なお、コンタクトホール１５が形成される領域の下
地構造が段差を含んでいる場合は、積層膜の最下層のポ
リシリコン膜１３が完全に除去されるまで等速度エッチ
ングを進めておくことが望ましい。

【０１１１】シリコン酸化膜とポリシリコン膜との積層
膜をパターニングして蓄積電極を形成する際に、積層膜
下の段差に起因して、図１０の左側に‘Ａ’として示す
ように残留膜が発生することがある。そして蓄積電極を
構成するフィンの間のシリコン酸化膜をフッ酸で除去す
る際に、残留したポリシリコン膜が飛散して欠陥源とな
る。蓄積電極を形成する場合、この問題点を解決する必
要がある。

【０１１２】なお、図１０中、図７と実質的に同じ部分
には同一符号を付し、その説明は省略する。この場合、
フィンは３枚あるので、シリコン酸化膜１９の上にはポ
リシリコン膜９３が形成されいる。ＢＬはビット線、Ｗ
Ｌはワード線を示す。

【０１１３】下地層に角度θの段差が存在すると、合計
膜厚Ｔの積層膜のエッチングを異方性エッチングで行っ
た場合、図１１に示すように、段差部には基板面に対し
て垂直方向に（１／ｃｏｓθ−１）・Ｔの厚さの残留膜
が発生する。θが大きいと、シリコン酸化膜とポリシリ
コン膜との積層膜が残留することとなり、これを除去す
るためにはシリコン酸化膜エッチングを必要とする。し
かし、平坦部では既に下地の積層膜（一般に，シリコン
酸化膜）が露出しているため、シリコン酸化膜エッチン
グの際に下地構造までエッチングされてしまうという問
題が生じる。

【０１１４】そこで、本発明になる半導体装置の製造方
法の第７実施例では、以下の如くしてこの問題点を解決
する。すなわち、積層膜の合計膜厚がＴで最下層のポリ
シリコン膜の膜厚がｔであるとき、積層膜下の構造を、
段差の最大角θが、 θ＜ｃｏｓ^-1（１−ｔ／Ｔ）（１）を満足するように、ほぼ平坦化する工程を含むようにす
る。このようにすると、残留膜の垂直方向の厚さはｔ／
ｃｏｓθより小さくなる。つまり、ポリシリコン膜のみ
の残留となるので、シリコン酸化膜に対するエッチング
速度の遅いポリシリコン膜エッチングプロセスで残留膜
を容易に除去することが可能になる。

【０１１５】なお、式（１）は次のように導出される。
図１１に示すように、段差部に発生する残留膜の膜厚の
垂直方向成分は、（１／ｃｏｓθ−１）・Ｔである。また、最下層のポリシリコン膜の膜厚はｔであ
るから、その垂直方向成分は、ｔ／ｃｏｓθ である。

【０１１６】いま、段差部に発生する残留膜をポリシリ
コン膜のみにしたいのであるから、（１／ｃｏｓθ−１）・Ｔ＜ｔ／ｃｏｓθ となる。これを次のように変形することにより、式
（１）が得られる。

【０１１７】（１−ｃｏｓθ）・Ｔ＜ｔ１−ｃｏｓθ＜ｔ／Ｔｃｏｓθ＞１−ｔ／Ｔ ∴ θ＜ｃｏｓ^-1（１−ｔ／Ｔ）本実施例では、フィンが５枚でシリコン酸化膜の膜厚と
ポリシリコン膜の膜厚とが等しいフィン型キャパシタを
形成する場合、ビット線を形成した後にＳＯＧ塗布によ
る平坦化を行い、表面の凹凸と基板面とのなす角θを２
７°以下にしておく。もちろん、これより小さい角度に
しておく方がより望ましい。

【０１１８】第６実施例に示したコンタクトホール１５
の形成に引き続き、図１０に示すように、膜厚３００Å
のポリシリコン膜９３をＣＶＤ法にて成長する。また、
全面にレジスト膜９１を塗布した後、レジスト膜９１を
蓄積電極の形状にパターニングする。次いで、レジスト
膜９１をマスクとして、ＣＦ₄を用いたＲＩＥ法により
シリコン酸化膜１９，１４，７２とポリシリコン膜９
３，１６，１３との積層膜をエッチングして、平坦部の
ポリシリコン膜１３がちょうど除去されるまでエッチン
グする。このとき、段差部に図１０の左側に‘Ａ’で示
す部分のように、ポリシリコン膜１３のみが残留してい
る可能性があるので、例えばＨＢｒを用いたＲＩＥ法に
て残留ポリシリコン膜のエッチングを行う。これによ
り、図１０の右側に示すように、シリコン窒化膜１１上
のシリコン酸化膜７２はほとんどのこしたまま、ポリシ
リコン膜１３を完全に除去することができる。

【０１１９】本実施例においても、第６実施例と同様
に、フィンが５枚のキャパシタを形成する場合には、選
択エッチングを用いる製造方法では９回のエッチングプ
ロセスを要したフィンのパターニング工程が、本実施例
では２回のエッチングプロセスで済むので、製造工程の
大幅な削減が実現できる。

【０１２０】なお、ＳＯＧによる平坦化を行うと、メタ
ル配線コンタクトの障害となる場合があるので、必要で
あればキャパシタの対向電極を形成した後にシリコン窒
化膜除去に続いてＳＯＧ除去を行ってもよい。この場
合、ＳＯＧとしてＨＦによるエッチング速度が非常に速
いものを選んでおくと、除去が容易になる。逆に、緻密
なＳＯＧを選んで、メタル配線コンタクトの障害の問題
を回避することも可能である。

【０１２１】次に、本発明になる半導体装置の製造方法
の第８実施例を説明する。

【０１２２】第７実施例においてθが比較的大きい場
合、段差部の残留膜除去を行うとシリコン窒化膜１１上
のシリコン酸化膜７２がエッチングされてしまう。そこ
で、本実施例では、図１２に示す如く、シリコン酸化膜
７２を厚く形成しておく。なお、図１２中、図１０と同
一部分には同一符号を付し、その説明は省略する。

【０１２３】段差の角度θが例えば３０°で、シリコン
酸化膜１４，１９とポリシリコン膜１３，１６，９３と
をそれぞれ膜厚３００Åで形成して５枚フィン構成のキ
ャパシタを形成する場合、図１２に示すように、シリコ
ン窒化膜１１上にこのシリコン窒化膜１１の保護に必要
な膜厚Ｂとして２００Åとオーバーエッチングに備えた
膜厚Ｃとして約４２０Åとを加え、約６２０Åのシリコ
ン酸化膜７２を成長する。ここで、θ＝３０°、Ｔ＝２
７００Åであるから、（１／ｃｏｓθ−１）・Ｔ≒４２
０Åとなる。

【０１２４】その後、膜厚３００Åのポリシリコン膜１
３，１６，９３と膜厚３００Åのシリコン酸化膜１４，
１９とを交互に成長しておく。

【０１２５】蓄積電極形成エッチングでは、ＣＦ₄をエ
ッチャントガスとするＲＩＥ法による等速度エッチング
を行い、最後のポリシリコン膜１３のエッチングが終了
した後で４２０Å分のオーバーエッチングを行うと、段
差部の残留膜を完全に除去することができる。シリコン
窒化膜１１上には、２００Å分のシリコン酸化膜７２が
残るので、その後のＨＦ処理により下の構造が破壊され
るのを防止することができる。

【０１２６】本実施例では、フィンが５枚のキャパシタ
を形成する場合、選択するエッチングを用いる製造方法
では９回のエッチングプロセスを要したフィンのパター
ニング工程が、本実施例では１回のエッチングプロセス
で済むので、製造工程の大幅な削減が実現できる。

【０１２７】次に、本発明になる半導体装置の製造方法
の第９実施例を説明する。

【０１２８】本実施例では、フィン型キャパシタの蓄積
電極のパターニングにおいて、段差の角度θが例えば３
５°の場合、規格化した段差部の垂直方向の厚さは１／
（１−ｃｏｓθ）＝５．５であるから、ポリシリコン膜
を３枚、シリコン酸化膜を２枚エッチングしたところで
等速度エッチングを停止する。このとき、平坦部にはシ
リコン酸化膜が露出しているから、ＨＢｒを用いたポリ
シリコン膜のエッチングプロセスにて段差部のポリシリ
コン膜を除去する。エッチング量としては、シリコン酸
化膜の１枚分で充分である。

【０１２９】次いで、再び等速度エッチングでポリシリ
コン膜１枚をエッチングしたところで等速度エッチング
を停止する。そして、最後に、ＨＢｒによるポリシリコ
ン膜エッチングを行って、段差部のポリシリコン膜を除
去してエッチング工程を完了する。

【０１３０】本実施例では、エッチング工程を、選択エ
ッチングを用いた場合の９回から４回に削減することが
できる。

【０１３１】上述した実施例では、等速度エッチングの
エッチャントガスとしてＣＦ₄を用いた例を挙げたが、
これに限らず、シリコン酸化膜とポリシリコン膜とをほ
ぼ等しい速度で異方性エッチングできるエッチャントガ
スならば使用することができる。

【０１３２】また、下地の平坦化には、ＢＰＳＧのリフ
ローやＴＥＯＳ／Ｏ₃ＣＶＤによる平坦化も使用可能で
ある。更に、膜厚、フィンの枚数はデバイス特性の要求
に応じて選択すれば良く、エッチング条件の組み合わせ
も本発明の範囲内で容易に選ぶことができる。

【０１３３】ポリシリコン膜の選択エッチング方法とし
てＨＢｒプラズマエッチングを挙げたが、Ｃｌ系やＦ系
も使用可能である。また、シリコン酸化膜の選択エッチ
ングとしてＣＦ₄＋ＣＨＦ₃を挙げたが、ＣＦ₄＋ＣＨ
₂Ｆ₂やＣＦ₄＋Ｃ₄Ｆ₈＋ＣＨ₂Ｆ₂なども使用可能
である。

【０１３４】更に、エッチングプロセスとしてＲＩＥ法
を挙げたが、ＥＣＲなどの有磁場プロセスでも良好な結
果が得られる。

【０１３５】エッチング量の制御法としては、プラズマ
発光以外にも圧力変化、電極電圧変化、光干渉法などが
適用可能である。

【０１３６】次に、本発明になる半導体装置の第１実施
例を説明する。

【０１３７】半導体装置の第１実施例は、図３（Ｃ）に
示す構造を有する。つまり、フィン型キャパシタのフィ
ンを構成する導電体膜１３，１６は夫々基板１の表面
（上面）と略平行に延在し、例えば図１６（Ｃ）に示す
従来例とはフィンの形状が異なる。また、本実施例で
は、導電体膜１３の下に存在する対向電極１８の厚さが
一定ではなく、コンタクトホール１５に近づく程厚くな
っている。他方、図１６（Ｃ）の従来例では導電体膜５
３の下の対向電極５８の厚さは略一定である。

【０１３８】本発明になる半導体装置の第２及び第３実
施例は、夫々図４（Ｅ）及び図６（Ｃ）に示す。これら
の実施例も、フィンの特徴は第１実施例の場合と同様で
あり、第３実施例については対向電極の特徴も第１実施
例の場合と同様である。以上、本発明を実施例により説
明したが、本発明はこれらに限定されるものではなく、
本発明の範囲内で種々の変形及び改良が可能である。

【０１３９】

【発明の効果】第１発明によれば、歩留りの良い半導体
装置が得られる。又、第２及び第３発明によれば、導電
体膜をパターニングする際にその段差部に導電体膜が残
って隣接する蓄電電極間が短絡する恐れがない。また、
フォトレジスト膜の下地が平坦化されているため、フォ
トレジスト膜が均一に塗布され、フォトリソグラフィー
工程が安定化し、高い製造歩留りを実現できる。更に、
蓄積電極の最上層のフィンを凹凸のない形状にすること
により、コンタクトホールを形成する工程が容易となる
と共に、パターニングする際に導電体膜を完全にエッチ
ングすることが可能なので、隣接する蓄積電極間のショ
ートが起こらない。また、コンタクトホール部において
窒化膜が存在しない構成をとれば、Ａｌ配線等のコンタ
クトホール内での断線が防げる。更に第４及び第５発明
によれば、歩留りを良くすると共に、特に製造工程数を
大幅に削減可能となる。従って、本発明は実用的には極
めて有用である。

【図面の簡単な説明】

【図１】本発明になる半導体装置の製造方法の第１実施
例の原理を説明する断面図である。

【図２】本発明になる半導体装置の製造方法の第１及び
第２実施例における製造工程を説明する断面図である。

【図３】本発明になる半導体装置の製造方法の第１及び
第２実施例における製造工程を説明する断面図である。

【図４】本発明になる半導体装置の製造方法の第３及び
第４実施例における製造工程を説明する断面図である。

【図５】本発明になる半導体装置の製造方法の第５実施
例における製造工程を説明する断面図である。

【図６】本発明になる半導体装置の製造方法の第５実施
例における製造工程を説明する断面図である。

【図７】本発明になる半導体装置の製造方法の第６実施
例を説明する断面図である。

【図８】プラズマの発光分光分析によるエッチング状態
のモニタ結果を示す図である。

【図９】コンタクトホールの形成の際の問題を説明する
断面図である。

【図１０】フィン構造の形成を説明する断面図である。

【図１１】段差部に残留する膜を説明する図である。

【図１２】本発明になる半導体装置の製造方法の第８実
施例を説明する断面図である。

【図１３】従来のフィン型キャパシタの構成を説明する
断面図である。

【図１４】従来のフィン型キャパシタを有するＤＲＡＭ
要部の平面図である。

【図１５】従来のフィン型キャパシタを有するＤＲＡＭ
の製造工程を説明する断面図である。

【図１６】従来のフィン型キャパシタを有するＤＲＡＭ
の製造工程を説明する断面図である。

【図１７】従来技術による蓄積電極のパターニング工程
を説明する断面図である。

【図１８】従来技術によるコンタクトホールのフォトリ
ソグラフィー工程を説明する断面図である。

【図１９】従来技術によるＡｌ膜の断線を説明する断面
図である。

【符号の説明】

１半導体装置２ＬＯＣＯＳ酸化膜３ゲート酸化膜４ゲート電極５ソース領域６ドレイン領域７ワード線８層間絶縁膜９第１の開口１０ビット線１１Ｓｉ₃Ｎ₄膜１２ＳＯＧ１３第１のポリシリコン膜１４第２のＳｉＯ₃膜１９レジスト膜２０フォトマスク

───────────────────────────────────────────────────── フロントページの続き (56)参考文献特開平１−110763（ＪＰ，Ａ) 特開平３−142966（ＪＰ，Ａ) 特開平３−218663（ＪＰ，Ａ) 特開平４−25170（ＪＰ，Ａ) 特開平４−39964（ＪＰ，Ａ) 特開平４−61159（ＪＰ，Ａ) 特開平４−61265（ＪＰ，Ａ) (58)調査した分野(Int.Cl.⁷，ＤＢ名) H01L 27/108 H01L 21/8242

Claims

(57)【特許請求の範囲】

【請求項１】半導体基板に形成され、該基板と反対導
電型の不純物拡散層領域と、該基板上に設けられた第１の絶縁体膜と、該第１の絶縁体膜を貫くコンタクトホールを介して、該
不純物拡散層領域と接続された蓄積電極と、該蓄積電極の表面を覆うように形成され、キャパシタ絶
縁膜を形成する第２の絶縁体膜と、該第２の絶縁体膜により該蓄積電極と電気的に絶縁され
た対向電極とを備え、該蓄積電極は、該基板から上方に延在する第１の部分
と、該第１の部分と接触すると共に該基板と概ね平行な
方向に延在する第２の部分と、該第１の部分と接触し、
該基板と概ね平行な方向に延在すると共に、該第２の部
分の上方に該第２の部分とは離間して位置する第３の部
分とを有し、該対向電極は、該蓄積電極の該第２の部分の下面の下部
及び該第２の部分の上面と該第３の部分の下面との間に
も存在し、該第２の部分の下面の下部に位置する対向電極の厚さ
は、該第２の部分の上面と該第３の部分の下面との間に
位置する対向電極の厚さより大きいことを特徴とする、
半導体装置。
【請求項２】前記蓄積電極は、前記第１の部分と接触
し、前記基板と概ね平行な方向に延在すると共に、前記
第３の部分の上方に該第３の部分とは離間して位置する
１以上の第４の部分を更に有し、前記第２の部分の下面の下部に位置する対向電極の厚さ
は、該第２の部分の上面と該第３の部分の下面との間に
位置する対向電極の厚さ及び該第３の部分の上面と該第
４の部分の下面との間に位置する対向電極の厚さより大
きいことを特徴とする、請求項１記載の半導体装置。
【請求項３】前記第１の絶縁体膜は、その上面が前記
基板に対して略平坦であることを特徴とする、請求項１
又は２記載の半導体装置。
【請求項４】半導体基板に形成され、該基板と反対導
電型の不純物拡散領域と、該基板上に、その上面の平坦性が最大角度θとなるよう
に形成された第１の絶縁体膜と、該第１の絶縁体膜を貫くコンタクトホールを介して、該
不純物拡散層領域と電気的に接続された蓄積電極と、該蓄積電極の表面を覆うように形成され、キャパシタ絶
縁膜を形成する第２の絶縁体膜と、該第２の絶縁体膜により該蓄積電極と電気的に絶縁され
た対向電極とを備え、該蓄積電極は、該基板から上方に延在する第１の部分
と、該第１の部分と接触すると共に該基板と概ね平行な
方向に延在する第２の部分と、該第１の部分と接触し、
該基板と概ね平行な方向に延在すると共に、該第２の部
分の上方に該第２の部分とは離間して位置する第３の部
分とを有し、該対向電極は、該蓄積電極の該第２の部分の下面の下部
及び該第２の部分の上面と該第３の部分の下面との間に
も存在し、該蓄積電極の該第２の部分の下面から該第３の部分の上
面までの距離をＴとしたとき、該第２の部分の下面の下
部に位置する対向電極の厚さは、（１／ｃｏｓθ−１）
・Ｔより大きいことを特徴とする、半導体装置。
【請求項５】前記蓄積電極は、前記第１の部分と接触
し、前記基板と概ね平行な方向に延在すると共に、前記
第３の部分の上方に該第３の部分とは離間して位置する
１以上の第４の部分を更に有し、該蓄積電極の該第２の部分の下面から該第４の部分の上
面までの距離をＴ’としたとき、該第２の部分の下面の
下部に位置する対向電極の厚さは、（１／ｃｏｓθ−
１）・Ｔ’より大きいことを特徴とする、請求項４記載
の半導体装置。
【請求項６】半導体基板に形成され、該基板と反対導
電型の不純物拡散領域と、該基板上に、その上面の平坦性が最大角度θとなるよう
に形成された第１の絶縁体膜と、該第１の絶縁体膜を貫くコンタクトホールを介して、該
不純物拡散層領域と接続された蓄積電極と、該蓄積電極の表面を覆うように形成され、キャパシタ絶
縁膜を形成する第２の絶縁体膜と、該第２の絶縁体膜により該蓄積電極と電気的に絶縁され
た対向電極とを備え、該蓄積電極は、該基板から上方に延在する第１の部分
と、該第１の部分と接触すると共に該基板と概ね平行な
方向に延在する第２の部分と、該第１の部分と接触し、
該基板と概ね平行な方向に延在すると共に、該第２の部
分の上方に該第２の部分とは離間して位置する第３の部
分とを有し、該対向電極は、該蓄積電極の該第２の部分の下面の下部
及び該第２の部分の上面と該第３の部分の下面との間に
も存在し、該蓄積電極の該第２の部分の下面から該第３の部分の上
面までの距離をＴ、該第２の部分の厚さをｔとしたと
き、θ＜ｃｏｓ ^-1 （１−ｔ／Ｔ）なる関係を満足するこ
とを特徴とする、半導体装置。
【請求項７】前記蓄積電極は、前記第１の部分と接触
し、前記基板と概ね平行な方向に延在すると共に、前記
第３の部分の上方に該第３の部分とは離間して位置する
１以上の第４の部分を更に有し、該蓄積電極の該第２の部分の下面から該第４の部分の上
面までの距離をＴ’、該第２の部分の厚さをｔとしたと
き、θ＜ｃｏｓ ^-1 （１−ｔ／Ｔ’）なる関係を満足する
ことを特徴とする、請求項６記載の半導体装置。
【請求項８】前記第１の絶縁体膜は、ボロン（Ｂ）及
びリン（Ｐ）のうち少なくとも一方を含む絶縁体からな
ることを特徴とする、請求項１〜７のいずれか１項記載
の半導体装置。
【請求項９】基板上に、基板表面と略平行であると共
に該基板表面から離間した平坦面を有する平坦化層を形
成する第１のステップと、該平坦面上に、（１／ｃｏｓθ−１）・Ｔ＋Ｂ以上の膜
厚を有する第１の絶縁体膜を形成する第２のステップ
と、最下層の第１の導電体膜が該第１の絶縁体膜上に形成さ
れると共に、各第２の絶縁体膜が対応する第１の導電体
膜上に形成されるように、該第１の絶縁体膜上に、少な
くとも１つの第１の導電体膜と少なくとも１つの第２の
絶縁体膜とを交互に形成する第３のステップと、各第２の絶縁体膜、各第１の導電体膜、該第１の絶縁体
膜及び該平坦化層を貫いて該基板まで達するコンタクト
ホールを形成する第４のステップと、該コンタクトホール内において、各第２の絶縁体膜、各
第１の導電体膜、該第１の絶縁体膜及び該平坦化層の側
面と接するように、最上層の第２の絶縁体膜上に第２の
導電体膜を形成する第５のステップと、該第２の導電体膜、各第１の導電体膜及び各第２の絶縁
体膜をパターニングする第６のステップとを含み、 θは該平坦面の平坦性の最大角度を示し、Ｔは各第１の導電体膜、各第２の絶縁体膜及び各第２の
導電体膜からなる積層構造の厚さを示し、Ｂは該第１の絶縁体膜をオーバーエッチングから保護す
るのに必要な該第１の絶縁体膜の膜厚を示すことを特徴
とする、半導体装置の製造方法。
【請求項１０】前記平坦面上に窒化膜を形成し、前記
第１の絶縁体膜を該窒化膜上に形成するステップを更に
含むことを特徴とする、請求項９記載の半導体装置の製
造方法。
【請求項１１】前記第４のステップ及び前記第６のス
テップはエッチングを用い、該第４のステップ及び前記
第６のステップのうち少なくとも一方は、連続的なエッ
チングにより各第２の絶縁体膜及び各第１の導電体膜を
順次エッチングすることを特徴とする、請求項９記載の
半導体装置の製造方法。
【請求項１２】前記第４のステップは、少なくとも各
第２の絶縁体膜と少なくとも各第１の導電体膜を同じエ
ッチング速度でエッチングすることを特徴とする、請求
項１１記載の半導体装置の製造方法。
【請求項１３】前記第６のステップは、各第２の絶縁
体膜と各第１の導電体膜を同じエッチング速度でエッチ
ングすることを特徴とする、請求項１１記載の半導体装
置の製造方法。
【請求項１４】前記第４のステップは、前記平坦化層
から最も離れた導電体膜又は絶縁体膜から、該平坦化層
に最も近い第１の導電体膜へ、連続的に所定のエッチン
グ速度でエッチングし、続いて前記第１の絶縁体膜を選
択的にエッチングすることを特徴とする、請求項９記載
の半導体装置の製造方法。
【請求項１５】前記第４のステップ及び前記第６のス
テップのうち少なくとも一方におけるエッチングを、プ
ラズマ発光の周期的な変化を検出して制御することを特
徴とする、請求項９記載の半導体装置の製造方法。
【請求項１６】前記第１の絶縁体膜を（１／ｃｏｓθ
−１）・Ｔ以上の膜厚で前記窒化膜上に形成するステッ
プを更に含み、前記ステップ第６のステップは、前記第２の絶縁体膜と
前記第１の導電体膜からなる積層構造を同じエッチング
速度でエッチングし、続いて該第１の絶縁体膜を（１／
ｃｏｓθ−１）・Ｔなる膜厚分オーバーエッチングする
ことを特徴とする、請求項１０記載の半導体装置の製造
方法。
【請求項１７】各第１の導電体膜及び各第２の絶縁体
膜の膜厚をｔで表すと、前記第６のステップによるエッ
チングを、エッチング量がｔ／（１−ｃｏｓθ）になる
まで一定のエッチング速度で行い、導電体膜の露出した平坦部に隣接する絶縁体膜を選択的
にエッチングし、絶縁体膜の平坦部に隣接する導電体膜
を選択的にエッチングし、前記積層構造を該一定のエッチング速度でエッチングす
ることを特徴とする、請求項９記載の半導体装置の製造
方法。
【請求項１８】基板上に、基板表面と略平行であると
共に該基板表面から離間した平坦面を有する平坦化層を
形成する第１のステップと、該平坦面上に、第１の絶縁体膜を形成する第２のステッ
プと、最下層の第１の導電体膜が該第１の絶縁体膜上に形成さ
れると共に、各第２の絶縁体膜が対応する第１の導電体
膜上に形成されると共に該第１の絶縁体膜より小さな膜
厚を有するように、該第１の絶縁体膜上に、少なくとも
１つの第１の導電体膜と少なくとも１つの第２の絶縁体
膜とを交互に形成する第３のステップと、各第２の絶縁体膜、各第１の導電体膜、該第１の絶縁体
膜及び該平坦化層を貫いて該基板まで達するコンタクト
ホールを形成する第４のステップと、該コンタクトホール内において、各第２の絶縁体膜、各
第１の導電体膜、該第１の絶縁体膜及び該平坦化層の側
面と接するように、最上層の第２の絶縁体膜上に第２の
導電体膜を形成する第５のステップと、該第２の導電体膜、各第１の導電体膜及び各第２の絶縁
体膜をパターニングする第６のステップとを含むことを
特徴とする、半導体装置の製造方法。
【請求項１９】前記平坦面上に窒化膜を形成し、前記
第１の絶縁体膜を該窒化膜上に形成するステップを更に
含むことを特徴とする、請求項１８記載の半導体装置の
製造方法。
【請求項２０】前記第４のステップ及び前記第６のス
テップはエッチングを用い、該第４のステップ及び前記
第６のステップのうち少なくとも一方は、連続的なエッ
チングにより各第２の絶縁体膜及び各第１の導電体膜を
順次エッチングすることを特徴とする、請求項１８記載
の半導体装置の製造方法。
【請求項２１】前記第４のステップは、少なくとも各
第２の絶縁体膜と少なくとも各第１の導電体膜を同じエ
ッチング速度でエッチングすることを特徴とする、請求
項２０記載の半導体装置の製造方法。
【請求項２２】前記第６のステップは、各第２の絶縁
体膜と各第１の導電体膜を同じエッチング速度でエッチ
ングすることを特徴とする、請求項２０記載の半導体装
置の製造方法。
【請求項２３】前記第４のステップは、前記平坦化層
から最も離れた導電体膜又は絶縁体膜から、該平坦化層
に最も近い第１の導電体膜へ、連続的に所定のエッチン
グ速度でエッチングし、続いて前記第１の絶縁体膜を選
択的にエッチングすることを特徴とする、請求項１８記
載の半導体装置の製造方法。
【請求項２４】前記第４のステップ及び前記第６のス
テップのうち少なくとも一方におけるエッチングを、プ
ラズマ発光の周期的な変化を検出して制御することを特
徴とする、請求項１８記載の半導体装置の製造方法。