JPH10321624A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JPH10321624A JPH10321624A JP9129596A JP12959697A JPH10321624A JP H10321624 A JPH10321624 A JP H10321624A JP 9129596 A JP9129596 A JP 9129596A JP 12959697 A JP12959697 A JP 12959697A JP H10321624 A JPH10321624 A JP H10321624A
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- 238000004519 manufacturing process Methods 0.000 title claims abstract description 15
- 239000004065 semiconductor Substances 0.000 title claims description 10
- 239000000463 material Substances 0.000 claims abstract description 32
- 239000002184 metal Substances 0.000 claims abstract description 28
- 238000005498 polishing Methods 0.000 claims abstract description 15
- 239000000126 substance Substances 0.000 claims abstract description 6
- 238000000034 method Methods 0.000 claims description 20
- 239000011248 coating agent Substances 0.000 claims description 5
- 238000000576 coating method Methods 0.000 claims description 5
- 239000011810 insulating material Substances 0.000 claims description 2
- 239000000428 dust Substances 0.000 abstract description 12
- 239000003990 capacitor Substances 0.000 description 7
- 239000010410 layer Substances 0.000 description 5
- ATJFFYVFTNAWJD-UHFFFAOYSA-N Tin Chemical compound [Sn] ATJFFYVFTNAWJD-UHFFFAOYSA-N 0.000 description 4
- 230000015572 biosynthetic process Effects 0.000 description 4
- 238000011049 filling Methods 0.000 description 4
- 239000002245 particle Substances 0.000 description 4
- 239000002002 slurry Substances 0.000 description 4
- 239000000758 substrate Substances 0.000 description 4
- 229910015801 BaSrTiO Inorganic materials 0.000 description 3
- 229910004298 SiO 2 Inorganic materials 0.000 description 3
- 238000005229 chemical vapour deposition Methods 0.000 description 3
- 238000009792 diffusion process Methods 0.000 description 3
- 239000011229 interlayer Substances 0.000 description 3
- 238000004544 sputter deposition Methods 0.000 description 3
- 239000004642 Polyimide Substances 0.000 description 2
- PNEYBMLMFCGWSK-UHFFFAOYSA-N aluminium oxide Inorganic materials [O-2].[O-2].[O-2].[Al+3].[Al+3] PNEYBMLMFCGWSK-UHFFFAOYSA-N 0.000 description 2
- 238000004140 cleaning Methods 0.000 description 2
- 238000009833 condensation Methods 0.000 description 2
- 230000005494 condensation Effects 0.000 description 2
- 238000007796 conventional method Methods 0.000 description 2
- 239000011521 glass Substances 0.000 description 2
- 229920001721 polyimide Polymers 0.000 description 2
- 238000004528 spin coating Methods 0.000 description 2
- XLYOFNOQVPJJNP-UHFFFAOYSA-N water Substances O XLYOFNOQVPJJNP-UHFFFAOYSA-N 0.000 description 2
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 1
- 229910004121 SrRuO Inorganic materials 0.000 description 1
- BOTDANWDWHJENH-UHFFFAOYSA-N Tetraethyl orthosilicate Chemical compound CCO[Si](OCC)(OCC)OCC BOTDANWDWHJENH-UHFFFAOYSA-N 0.000 description 1
- 239000003082 abrasive agent Substances 0.000 description 1
- 230000002411 adverse Effects 0.000 description 1
- 238000000137 annealing Methods 0.000 description 1
- 238000004380 ashing Methods 0.000 description 1
- 230000004888 barrier function Effects 0.000 description 1
- 238000002955 isolation Methods 0.000 description 1
- 239000007800 oxidant agent Substances 0.000 description 1
- 238000005268 plasma chemical vapour deposition Methods 0.000 description 1
- 229910052710 silicon Inorganic materials 0.000 description 1
- 239000010703 silicon Substances 0.000 description 1
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
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- H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
- H01L21/76838—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
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- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
- H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
- H01L21/3205—Deposition of non-insulating-, e.g. conductive- or resistive-, layers on insulating layers; After-treatment of these layers
- H01L21/321—After treatment
- H01L21/32115—Planarisation
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- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
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- H01L21/76838—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
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Abstract
(57)【要約】
【課題】 ＣＭＰにより生じるダストがパターンの凹部
に付着することを防止する。 【解決手段】 絶縁膜１３及び凹部１４が形成された下
地上に金属膜１５を形成する工程と、この金属膜１５上
に凹部１４を埋め込むように埋込み用材料膜１６を形成
する工程と、化学的機械的研磨法により絶縁膜１３をス
トッパーとして埋込み用材料膜１６及び金属膜１５を研
磨して凹部１４内に金属膜１５及び埋込み用材料膜１６
を選択的に残置させる工程と、凹部１４内の埋込み用材
料膜１６を除去する工程とを有する。
に付着することを防止する。 【解決手段】 絶縁膜１３及び凹部１４が形成された下
地上に金属膜１５を形成する工程と、この金属膜１５上
に凹部１４を埋め込むように埋込み用材料膜１６を形成
する工程と、化学的機械的研磨法により絶縁膜１３をス
トッパーとして埋込み用材料膜１６及び金属膜１５を研
磨して凹部１４内に金属膜１５及び埋込み用材料膜１６
を選択的に残置させる工程と、凹部１４内の埋込み用材
料膜１６を除去する工程とを有する。
Description
【０００１】
【発明の属する技術分野】本発明は半導体装置の製造方
法、特に化学的機械的研磨（ＣＭＰ）を用いた半導体装
置の製造方法に関する。
法、特に化学的機械的研磨（ＣＭＰ）を用いた半導体装
置の製造方法に関する。
【０００２】
【従来の技術】近年、半導体装置の高密度化・微細化に
伴い、種々の微細加工技術が研究開発されている。その
中でＣＭＰ技術は、層間絶縁膜の平坦化、プラグの形
成、埋め込み金属配線の形成、埋め込み素子分離などを
行う際に、欠かすことのできない必須の技術になってい
る。
伴い、種々の微細加工技術が研究開発されている。その
中でＣＭＰ技術は、層間絶縁膜の平坦化、プラグの形
成、埋め込み金属配線の形成、埋め込み素子分離などを
行う際に、欠かすことのできない必須の技術になってい
る。
【０００３】
【発明が解決しようとする課題】ところが、ＣＭＰの工
程では、パターンが形成された半導体ウエハを研磨する
際、ＣＭＰにより派生するダスト（主として研磨剤）が
パターンの凹部に付着してしまうという問題がある。Ｃ
ＭＰ後に後洗浄を施しても、サブミクロンオーダー以下
の溝部に詰まった研磨剤等のダストの完全除去は困難で
ある。このようなダストは、当然のことながら、信頼性
低下や歩留り低下の要因になる。
程では、パターンが形成された半導体ウエハを研磨する
際、ＣＭＰにより派生するダスト（主として研磨剤）が
パターンの凹部に付着してしまうという問題がある。Ｃ
ＭＰ後に後洗浄を施しても、サブミクロンオーダー以下
の溝部に詰まった研磨剤等のダストの完全除去は困難で
ある。このようなダストは、当然のことながら、信頼性
低下や歩留り低下の要因になる。
【０００４】本発明の目的は、ＣＭＰにより生じるダス
トがパターンの凹部に付着することを防止し、信頼性や
歩留りを向上させることが可能な半導体装置の製造方法
を提供することにある。
トがパターンの凹部に付着することを防止し、信頼性や
歩留りを向上させることが可能な半導体装置の製造方法
を提供することにある。
【０００５】
【課題を解決するための手段】本発明における半導体装
置の製造方法は、凹部を有する金属膜上に該凹部を埋め
込むように埋込み用材料膜を形成する工程と、化学的機
械的研磨法により前記埋込み用材料膜を研磨して前記凹
部内に選択的に前記埋込み用材料膜を残置させる工程と
を有することを特徴とする。
置の製造方法は、凹部を有する金属膜上に該凹部を埋め
込むように埋込み用材料膜を形成する工程と、化学的機
械的研磨法により前記埋込み用材料膜を研磨して前記凹
部内に選択的に前記埋込み用材料膜を残置させる工程と
を有することを特徴とする。
【０００６】また、本発明における半導体装置の製造方
法は、絶縁膜及び第１の凹部が形成された下地上に該第
１の凹部に対応した第２の凹部が構成されるように金属
膜を形成する工程と、この金属膜上に前記第２の凹部を
埋め込むように埋込み用材料膜を形成する工程と、化学
的機械的研磨法により前記絶縁膜をストッパーとして前
記埋込み用材料膜及び前記金属膜を研磨して前記第１の
凹部内に前記第２の凹部を構成する金属膜及び該第２の
凹部内の埋込み用材料膜を選択的に残置させる工程とを
有することを特徴とする。
法は、絶縁膜及び第１の凹部が形成された下地上に該第
１の凹部に対応した第２の凹部が構成されるように金属
膜を形成する工程と、この金属膜上に前記第２の凹部を
埋め込むように埋込み用材料膜を形成する工程と、化学
的機械的研磨法により前記絶縁膜をストッパーとして前
記埋込み用材料膜及び前記金属膜を研磨して前記第１の
凹部内に前記第２の凹部を構成する金属膜及び該第２の
凹部内の埋込み用材料膜を選択的に残置させる工程とを
有することを特徴とする。
【０００７】前記金属膜及び第２の凹部内の埋込み用材
料膜を選択的に残置させる工程の後、前記第２の凹部内
の埋込み用材料膜を除去する工程をさらに設けるように
してもよい。
料膜を選択的に残置させる工程の後、前記第２の凹部内
の埋込み用材料膜を除去する工程をさらに設けるように
してもよい。
【０００８】埋込み用材料膜としては、凹部への埋め込
み性能に優れた塗布膜（絶縁材料からなる塗布膜）を用
いることが有効である。第２の凹部としては、前記第１
の凹部の内面に沿って形成されるもの（例えば後述する
図１に示した例）の他、金属膜を形成する際に生じるシ
ーム等（例えば後述する図２に示した例）も含まれる。
み性能に優れた塗布膜（絶縁材料からなる塗布膜）を用
いることが有効である。第２の凹部としては、前記第１
の凹部の内面に沿って形成されるもの（例えば後述する
図１に示した例）の他、金属膜を形成する際に生じるシ
ーム等（例えば後述する図２に示した例）も含まれる。
【０００９】前記製造方法によれば、埋込み用材料膜を
凹部内に埋め込んだ状態でＣＭＰを行うことにより、Ｃ
ＭＰ工程において生じるダスト（主として研磨剤）が凹
部に付着することを防止することができるため、信頼性
や歩留りを向上させることが可能となる。
凹部内に埋め込んだ状態でＣＭＰを行うことにより、Ｃ
ＭＰ工程において生じるダスト（主として研磨剤）が凹
部に付着することを防止することができるため、信頼性
や歩留りを向上させることが可能となる。
【００１０】
【発明の実施の形態】以下、図面を参照して、本発明の
好適な実施形態の説明をする。図１は、第１の実施形態
を示した製造工程断面図であり、本発明をＤＲＡＭのキ
ャパシタ形成に適用したものである。以下、図１（ａ）
〜（ｃ）にしたがって製造工程を説明する。
好適な実施形態の説明をする。図１は、第１の実施形態
を示した製造工程断面図であり、本発明をＤＲＡＭのキ
ャパシタ形成に適用したものである。以下、図１（ａ）
〜（ｃ）にしたがって製造工程を説明する。
【００１１】１１はシリコン基板の主面側に形成された
絶縁膜であり、この絶縁膜１１中にはプラグ１２が埋め
込まれている。このプラグ１２が埋め込まれた絶縁膜１
１上に、ＴＥＯＳを用いたプラズマＣＶＤ法によりプラ
ズマＳｉＯ2 膜１３を厚さ３００ｎｍ程度成膜する。続
いて、プラグ１２の真上に穴１４を開口する。穴１４
は、直径２００ｎｍ程度の丸穴であり、側面には垂直方
向から１０度程度傾くようにテーパーをつけることが望
ましい。続いて、キャパシタの下部電極としてＲｕ膜１
５をスパッタ法或いはＣＶＤ法により６０ｎｍ程度成膜
する。続いて、ＣＭＰにおいて派生するダストが穴１４
内に付着するのを防ぐために、ＳＯＧ（Ｓｐｉｎ Ｏｎ
Ｇｌａｓｓ）、レジスト等のキャッピング膜１６をス
ピンコート法等により成膜し、穴１４を埋め込む。キャ
ッピング膜１６には、微小な隙間を埋めるという目的
上、塗布膜を用いることが望ましい（図１（ａ））。
絶縁膜であり、この絶縁膜１１中にはプラグ１２が埋め
込まれている。このプラグ１２が埋め込まれた絶縁膜１
１上に、ＴＥＯＳを用いたプラズマＣＶＤ法によりプラ
ズマＳｉＯ2 膜１３を厚さ３００ｎｍ程度成膜する。続
いて、プラグ１２の真上に穴１４を開口する。穴１４
は、直径２００ｎｍ程度の丸穴であり、側面には垂直方
向から１０度程度傾くようにテーパーをつけることが望
ましい。続いて、キャパシタの下部電極としてＲｕ膜１
５をスパッタ法或いはＣＶＤ法により６０ｎｍ程度成膜
する。続いて、ＣＭＰにおいて派生するダストが穴１４
内に付着するのを防ぐために、ＳＯＧ（Ｓｐｉｎ Ｏｎ
Ｇｌａｓｓ）、レジスト等のキャッピング膜１６をス
ピンコート法等により成膜し、穴１４を埋め込む。キャ
ッピング膜１６には、微小な隙間を埋めるという目的
上、塗布膜を用いることが望ましい（図１（ａ））。
【００１２】次に、ＣＭＰによりプラズマＳｉＯ2 膜１
３をストッパーとしてキャッピング膜１６及びＲｕ膜１
５を研磨し、穴１４内にキャッピング膜１６及びＲｕ膜
１５を選択的に残置させ、下部電極をセルごとに絶縁さ
せる。この際のＣＭＰのスラリーとしては、例えばアル
ミナ粒子を水に分散させたものを用いることができる。
キャッピング膜１６とＲｕ膜１５は、同一の条件で研磨
してもよいし、別々の条件で研磨してもよい（図１
（ｂ））。
３をストッパーとしてキャッピング膜１６及びＲｕ膜１
５を研磨し、穴１４内にキャッピング膜１６及びＲｕ膜
１５を選択的に残置させ、下部電極をセルごとに絶縁さ
せる。この際のＣＭＰのスラリーとしては、例えばアル
ミナ粒子を水に分散させたものを用いることができる。
キャッピング膜１６とＲｕ膜１５は、同一の条件で研磨
してもよいし、別々の条件で研磨してもよい（図１
（ｂ））。
【００１３】次に、穴１４に残存するキャッピング膜１
６を除去する。キャッピング膜１６がＳＯＧの場合は、
ＨＦ蒸気にさらす方法が有効である。キャッピング膜１
６がレジストの場合は、レジスト剥離液に浸すかアッシ
ングを行えばよい。続いて、キャパシタの誘電体膜とし
て、ＢａＳｒＴｉＯ3 膜１７をスパッタ法或いはＣＶＤ
法により６０ｎｍ程度成膜する。さらに、必要に応じて
アニール処理を施し、ＢａＳｒＴｉＯ3 膜１７をペロブ
スカイト結晶化させる。続いて、キャパシタの上部電極
として、Ｒｕ膜１８をスパッタ法或いはＣＶＤ法により
６０ｎｍ程度成膜する。その後、Ｒｕ膜１８上に層間絶
縁膜（図示せず）を成膜し、この層間絶縁膜の一部を開
口し、Ｒｕ膜１８と電気的接続をとるプラグ（図示せ
ず）を形成して、ＤＲＡＭのキャパシタ部が完成する
（図１（ｃ））。
６を除去する。キャッピング膜１６がＳＯＧの場合は、
ＨＦ蒸気にさらす方法が有効である。キャッピング膜１
６がレジストの場合は、レジスト剥離液に浸すかアッシ
ングを行えばよい。続いて、キャパシタの誘電体膜とし
て、ＢａＳｒＴｉＯ3 膜１７をスパッタ法或いはＣＶＤ
法により６０ｎｍ程度成膜する。さらに、必要に応じて
アニール処理を施し、ＢａＳｒＴｉＯ3 膜１７をペロブ
スカイト結晶化させる。続いて、キャパシタの上部電極
として、Ｒｕ膜１８をスパッタ法或いはＣＶＤ法により
６０ｎｍ程度成膜する。その後、Ｒｕ膜１８上に層間絶
縁膜（図示せず）を成膜し、この層間絶縁膜の一部を開
口し、Ｒｕ膜１８と電気的接続をとるプラグ（図示せ
ず）を形成して、ＤＲＡＭのキャパシタ部が完成する
（図１（ｃ））。
【００１４】キャッピング膜１６を成膜しないでＣＭＰ
を行う従来の手法では、ＣＭＰ工程において派生するダ
スト（主に研磨粒子）が穴１４に付着したり詰まったり
するという問題が発生する。このダストは、後洗浄を施
しても穴１４のサイズが小さいため、完全除去は困難で
ある。そして、このダストが残ったままでＢａＳｒＴｉ
Ｏ3 膜１７を成膜すると、密着不良や部分的薄膜化を起
こすことになり、形成されたキャパシタはリーク電流が
大きく不安定なものになってしまう。本実施形態のよう
に、キャッピング膜１６を穴１４内に形成した状態でＣ
ＭＰを行うことにより、このような問題は解決され、信
頼性の高い埋め込みキャパシタを得ることができる。
を行う従来の手法では、ＣＭＰ工程において派生するダ
スト（主に研磨粒子）が穴１４に付着したり詰まったり
するという問題が発生する。このダストは、後洗浄を施
しても穴１４のサイズが小さいため、完全除去は困難で
ある。そして、このダストが残ったままでＢａＳｒＴｉ
Ｏ3 膜１７を成膜すると、密着不良や部分的薄膜化を起
こすことになり、形成されたキャパシタはリーク電流が
大きく不安定なものになってしまう。本実施形態のよう
に、キャッピング膜１６を穴１４内に形成した状態でＣ
ＭＰを行うことにより、このような問題は解決され、信
頼性の高い埋め込みキャパシタを得ることができる。
【００１５】なお、下部電極１５には上記Ｒｕ以外にＲ
ｕＯ2 、Ｐｔ、ＳｒＲｕＯ3 等も用いることも可能であ
り、上部電極にはこれらの材料に加えてＷ、ＷＮ等を用
いることが可能である。
ｕＯ2 、Ｐｔ、ＳｒＲｕＯ3 等も用いることも可能であ
り、上部電極にはこれらの材料に加えてＷ、ＷＮ等を用
いることが可能である。
【００１６】また、キャッピング膜１６としては、ＳＯ
Ｇ、レジスト以外にポリイミド等も用いることが可能で
ある。埋め込み性能に優れること、研磨速度が小さすぎ
ないこと、研磨中に穴から剥がれないこと、ＣＭＰ後に
穴に残存したキャッピング膜を周囲に悪影響を与えるこ
となく簡単に除去できること等を満足するものであれば
よい。また、凝縮ＣＶＤ法によるキャッピング膜の形成
も有効である。
Ｇ、レジスト以外にポリイミド等も用いることが可能で
ある。埋め込み性能に優れること、研磨速度が小さすぎ
ないこと、研磨中に穴から剥がれないこと、ＣＭＰ後に
穴に残存したキャッピング膜を周囲に悪影響を与えるこ
となく簡単に除去できること等を満足するものであれば
よい。また、凝縮ＣＶＤ法によるキャッピング膜の形成
も有効である。
【００１７】図２は、第２の実施形態を示した製造工程
断面図であり、本発明をＤＲＡＭのビット線の埋め込み
形成に適用したものである。以下、図２（ａ）〜（ｂ）
にしたがって製造工程を説明する。
断面図であり、本発明をＤＲＡＭのビット線の埋め込み
形成に適用したものである。以下、図２（ａ）〜（ｂ）
にしたがって製造工程を説明する。
【００１８】２１はＳｉ基板であり、このＳｉ基板２１
の表面にはＭＯＳトランジスタの拡散層２２が形成され
ている。このＳｉ基板２１上に絶縁膜２３を厚さ５０ｎ
ｍ程度成膜した後、拡散層２２上に電気的コンタクトを
とるための溝２４を開口する。そして、この溝の底部お
よび側壁と溝以外の平坦部にＴｉ膜２５を２０ｎｍ程度
成膜し、その上にＴｉＮ膜２６を７０ｎｍ程度成膜す
る。Ｔｉ膜２５及びＴｉＮ膜２６は、バリアメタルとし
ての役目を果たす。
の表面にはＭＯＳトランジスタの拡散層２２が形成され
ている。このＳｉ基板２１上に絶縁膜２３を厚さ５０ｎ
ｍ程度成膜した後、拡散層２２上に電気的コンタクトを
とるための溝２４を開口する。そして、この溝の底部お
よび側壁と溝以外の平坦部にＴｉ膜２５を２０ｎｍ程度
成膜し、その上にＴｉＮ膜２６を７０ｎｍ程度成膜す
る。Ｔｉ膜２５及びＴｉＮ膜２６は、バリアメタルとし
ての役目を果たす。
【００１９】次に、Ｗ膜２７をブランケットＣＶＤ法に
より成膜して溝を埋め込む。Ｗ膜２７の膜厚は、溝以外
の平坦部において３０ｎｍ程度になるようにする。この
とき、Ｗ膜２７には溝２４に対応してオーバーハングに
よる隙間、すなわちシーム２８が生じる。そこで、ＳＯ
Ｇ（Ｓｐｉｎ Ｏｎ Ｇｌａｓｓ）等のキャッピング膜
２９をスピンコート法等により成膜し、シーム２８を埋
め込む。キャッピング膜２９には、微小な隙間を埋める
という目的上、埋込み性に優れた塗布膜を用いることが
望ましい（図２（ａ））。
より成膜して溝を埋め込む。Ｗ膜２７の膜厚は、溝以外
の平坦部において３０ｎｍ程度になるようにする。この
とき、Ｗ膜２７には溝２４に対応してオーバーハングに
よる隙間、すなわちシーム２８が生じる。そこで、ＳＯ
Ｇ（Ｓｐｉｎ Ｏｎ Ｇｌａｓｓ）等のキャッピング膜
２９をスピンコート法等により成膜し、シーム２８を埋
め込む。キャッピング膜２９には、微小な隙間を埋める
という目的上、埋込み性に優れた塗布膜を用いることが
望ましい（図２（ａ））。
【００２０】次に、絶縁膜２３をストッパーとしてＣＭ
Ｐを行い、キャッピング膜２９、Ｗ膜２７、ＴｉＮ膜２
６及びＴｉ膜２５を研磨して溝２４内部以外に形成され
ているこれらの膜を除去する。この際のＣＭＰのスラリ
ーとしては、例えばアルミナ粒子を水に分散させ酸化剤
を添加したものを用いることができる。なお、シーム２
８内のキャッピング膜２９はそのまま残置させておいて
もよいが、その後の工程で除去するようにしてもよい。
このようにして、埋め込みビット線が形成される（図２
（ｂ））。
Ｐを行い、キャッピング膜２９、Ｗ膜２７、ＴｉＮ膜２
６及びＴｉ膜２５を研磨して溝２４内部以外に形成され
ているこれらの膜を除去する。この際のＣＭＰのスラリ
ーとしては、例えばアルミナ粒子を水に分散させ酸化剤
を添加したものを用いることができる。なお、シーム２
８内のキャッピング膜２９はそのまま残置させておいて
もよいが、その後の工程で除去するようにしてもよい。
このようにして、埋め込みビット線が形成される（図２
（ｂ））。
【００２１】キャッピング膜２９を成膜しないでＣＭＰ
を行う従来の手法では、ＣＭＰ工程において派生するダ
スト、主に研磨粒子がシーム２８に詰まるという問題が
発生する。このようなダストが残ったシーム２８の上に
プラグを接続すると、プラグ成膜時にガスが発生して接
続面での密着が弱まる等のため、信頼性が大幅に低下し
てしまう。本実施形態によれば、上層との接続において
コンタクト抵抗の増大を招くことのない信頼性の高い埋
め込みビット線を得ることができる。
を行う従来の手法では、ＣＭＰ工程において派生するダ
スト、主に研磨粒子がシーム２８に詰まるという問題が
発生する。このようなダストが残ったシーム２８の上に
プラグを接続すると、プラグ成膜時にガスが発生して接
続面での密着が弱まる等のため、信頼性が大幅に低下し
てしまう。本実施形態によれば、上層との接続において
コンタクト抵抗の増大を招くことのない信頼性の高い埋
め込みビット線を得ることができる。
【００２２】上記第２の実施形態において、Ｗ膜２７の
代わりにＡｌ膜を用いることも可能であり、キャッピン
グ膜２９には、ＳＯＧの代わりにレジストやポリイミド
等を用いることも可能である。また、凝縮ＣＶＤ法によ
るキャッピング膜の形成も有効である。また、ビット線
以外にも、埋め込み配線全般への適用が可能である。さ
らに、ビアホールの埋め込みにも適用することができ
る。
代わりにＡｌ膜を用いることも可能であり、キャッピン
グ膜２９には、ＳＯＧの代わりにレジストやポリイミド
等を用いることも可能である。また、凝縮ＣＶＤ法によ
るキャッピング膜の形成も有効である。また、ビット線
以外にも、埋め込み配線全般への適用が可能である。さ
らに、ビアホールの埋め込みにも適用することができ
る。
【００２３】以上、第１及び第２の実施形態について説
明したが、本発明はこれらの実施形態以外にも、その趣
旨を逸脱しない範囲内において種々変形して実施するこ
とが可能である。
明したが、本発明はこれらの実施形態以外にも、その趣
旨を逸脱しない範囲内において種々変形して実施するこ
とが可能である。
【００２４】
【発明の効果】本発明によれば、予め凹部内に埋込み用
材料膜を埋め込んだ状態でＣＭＰを行うことにより、Ｃ
ＭＰにおいて生じるダストが凹部に付着することを防止
することができ、信頼性や歩留りを向上させることが可
能となる。
材料膜を埋め込んだ状態でＣＭＰを行うことにより、Ｃ
ＭＰにおいて生じるダストが凹部に付着することを防止
することができ、信頼性や歩留りを向上させることが可
能となる。
【図１】本発明の第１の実施形態を示した製造工程断面
図。
図。
【図２】本発明の第２の実施形態を示した製造工程断面
図。
図。
１１…絶縁膜 １２…プラグ １３…プラズマＳｉＯ2 膜（絶縁膜） １４…穴（第１の凹部、第２の凹部） １５…Ｒｕ膜（金属膜） １６…キャッピング膜（埋込み用材料膜） １７…ＢａＳｒＴｉＯ3 膜 １８…Ｒｕ膜（上部電極） ２１…Ｓｉ基板 ２２…拡散層 ２３…絶縁膜 ２４…溝（第１の凹部） ２５…Ｔｉ膜（金属膜） ２６…ＴｉＮ膜（金属膜） ２７…Ｗ膜（金属膜） ２８…シーム（第２の凹部） ２９…キャッピング膜（埋込み用材料膜）
フロントページの続き (72)発明者 早坂 伸夫 神奈川県川崎市幸区小向東芝町１番地 株 式会社東芝研究開発センター内
Claims (6)
- 【請求項１】 凹部を有する金属膜上に該凹部を埋め込
むように埋込み用材料膜を形成する工程と、化学的機械
的研磨法により前記埋込み用材料膜を研磨して前記凹部
内に選択的に前記埋込み用材料膜を残置させる工程とを
有することを特徴とする半導体装置の製造方法。 - 【請求項２】 絶縁膜及び第１の凹部が形成された下地
上に該第１の凹部に対応した第２の凹部が構成されるよ
うに金属膜を形成する工程と、この金属膜上に前記第２
の凹部を埋め込むように埋込み用材料膜を形成する工程
と、化学的機械的研磨法により前記絶縁膜をストッパー
として前記埋込み用材料膜及び前記金属膜を研磨して前
記第１の凹部内に前記第２の凹部を構成する金属膜及び
該第２の凹部内の埋込み用材料膜を選択的に残置させる
工程とを有することを特徴とする半導体装置の製造方
法。 - 【請求項３】 絶縁膜及び第１の凹部が形成された下地
上に該第１の凹部に対応した第２の凹部が構成されるよ
うに金属膜を形成する工程と、この金属膜上に前記第２
の凹部を埋め込むように埋込み用材料膜を形成する工程
と、化学的機械的研磨法により前記絶縁膜をストッパー
として前記埋込み用材料膜及び前記金属膜を研磨して前
記第１の凹部内に前記第２の凹部を構成する金属膜及び
該第２の凹部内の埋込み用材料膜を選択的に残置させる
工程と、前記第２の凹部内の埋込み用材料膜を除去する
工程とを有することを特徴とする半導体装置の製造方
法。 - 【請求項４】 前記埋込み用材料膜は絶縁材料からなる
塗布膜であることを特徴とする請求項１乃至３のいずれ
かに記載の半導体装置の製造方法。 - 【請求項５】 前記金属膜の膜厚は前記第１の凹部の段
差厚よりも薄いことを特徴とする請求項２又は３に記載
の半導体装置の製造方法。 - 【請求項６】 前記第２の凹部は前記金属膜を形成する
際に生じるシームであることを特徴とする請求項２又は
３に記載の半導体装置の製造方法。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9129596A JPH10321624A (ja) | 1997-05-20 | 1997-05-20 | 半導体装置の製造方法 |
| US09/081,010 US6096631A (en) | 1997-05-20 | 1998-05-19 | Method of manufacturing semiconductor device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9129596A JPH10321624A (ja) | 1997-05-20 | 1997-05-20 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH10321624A true JPH10321624A (ja) | 1998-12-04 |
Family
ID=15013368
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP9129596A Pending JPH10321624A (ja) | 1997-05-20 | 1997-05-20 | 半導体装置の製造方法 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US6096631A (ja) |
| JP (1) | JPH10321624A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP1170791A2 (en) * | 2000-06-14 | 2002-01-09 | Nec Corporation | Semiconductor device with multilayer wiring structure of laminated damascene wiring and fabrication method thereof |
Families Citing this family (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2004146748A (ja) * | 2002-10-28 | 2004-05-20 | Alps Electric Co Ltd | 薄膜キャパシタ素子 |
| KR100667653B1 (ko) * | 2005-07-11 | 2007-01-12 | 삼성전자주식회사 | 반도체 장치 및 그 제조 방법 |
| US7435673B2 (en) * | 2005-09-28 | 2008-10-14 | Samsung Electronics Co., Ltd. | Methods of forming integrated circuit devices having metal interconnect structures therein |
Family Cites Families (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5604158A (en) * | 1993-03-31 | 1997-02-18 | Intel Corporation | Integrated tungsten/tungsten silicide plug process |
| JP3623834B2 (ja) * | 1995-01-31 | 2005-02-23 | 富士通株式会社 | 半導体記憶装置及びその製造方法 |
| JPH09223737A (ja) * | 1996-02-16 | 1997-08-26 | Nec Corp | 半導体装置の製造方法 |
| JP2956571B2 (ja) * | 1996-03-07 | 1999-10-04 | 日本電気株式会社 | 半導体装置 |
| US5904561A (en) * | 1996-06-28 | 1999-05-18 | Vanguard International Semiconductor Corporation | Method for forming a barrier metal film with conformal step coverage in a semiconductor intergrated circuit |
-
1997
- 1997-05-20 JP JP9129596A patent/JPH10321624A/ja active Pending
-
1998
- 1998-05-19 US US09/081,010 patent/US6096631A/en not_active Expired - Lifetime
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP1170791A2 (en) * | 2000-06-14 | 2002-01-09 | Nec Corporation | Semiconductor device with multilayer wiring structure of laminated damascene wiring and fabrication method thereof |
| EP1170791A3 (en) * | 2000-06-14 | 2002-02-27 | Nec Corporation | Semiconductor device with multilayer wiring structure of laminated damascene wiring and fabrication method thereof |
Also Published As
| Publication number | Publication date |
|---|---|
| US6096631A (en) | 2000-08-01 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
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