KR100550639B1 - 반도체 소자의 폴리머절연막 평탄화 방법 - Google Patents

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Abstract

균일한 두께를 가지며 화학적기계적연마시 결함이 발생되지 않는 저유전율 폴리머절연막의 평탄화 방법에 관한 것으로, 이를 위한 본 발명은 셀영역과 주변회로영역으로 구분되는 기판 상부에 전도층을 형성하는 단계, 상기 전도층 상부에 저유전율 폴리머절연막을 형성하는 단계, 상기 저유전율 폴리머절연막 상부에 상기 셀영역만을 오픈시키는 셀오픈마스크를 형성하는 단계, 상기 셀오픈마스크를 마스크로 하고 플루오린계 가스를 이용하여 상기 셀영역의 저유전율 폴리머절연막만을 식각하는 단계, 및 pH2∼6의 산성슬러리와 입자크기가 0.03∼0.1㎛ 크기로 작은 연마재를 이용한 화학적기계적연마에 의해 상기 주변회로영역의 저유전율 폴리머절연막을 평탄화하는 단계를 포함한다.
화학적기계적연마, 저유전율폴리머절연막, 산성슬러리

Description

반도체 소자의 폴리머절연막 평탄화 방법{METHOD FOR PLANARIZING POLYMER INTERDIELECTRIC LAYER IN SEMICONDUCTOR DEVICE}
도 1a 내지 도 1b 는 종래기술에 따른 저유전율 폴리머절연막의 평탄화 방법을 나타낸 도면,
도 2a 내지 도 2c 는 본 발명의 실시예에 따른 저유전율 폴리머절연막의 평탄화 방법을 나타낸 도면.
*도면의 주요부분에 대한 부호의 설명*
21 : 반도체 기판 22 : 전도층
23 : 저유전율 폴리머절연막 24 : 셀영역오픈마스크
25 : 평탄화절연막
d : 셀영역과 주변영역의 단차
본 발명은 반도체 소자 제조 방법에 관한 것으로, 특히 저유전율 폴리머절연막의 화학적기계적 평탄화 방법에 관한 것이다.
일반적으로 저유전율(Low dielectric; Low-k) 폴리머(Polymer)절연막의 평탄화 공정에서 저유전율 폴리머절연막내 함유된 C-H 결합은 일반적인 산화막슬러리를 이용하여 화학적기계적 연마하면 분당 100Å이하의 낮은 연마속도를 가지기 때문에 워드라인, 비트라인, 캐패시터 또는 메탈배선 상부에 저유전율 폴리머절연막을 증착하고 나서 평탄화하기 위해서는 웨이퍼 1장당 60분 이상의 연마시간이 요구되며, 이와같은 오랜 연마시간은 웨이퍼내 연마균일도를 크게 악화시킨다.
도 1a와 도 1b는 종래기술에 따른 저유전율 폴리머절연막의 평탄화 방법을 나타낸 도면이다.
도 1a에 도시된 바와 같이, 셀영역(Ⅱ)과 주변영역(Ⅰ)으로 구분된 반도체 기판(11) 상부에 워드라인, 비트라인, 캐패시터 또는 금속배선 등의 전도층(12)을 형성한 다음, 상기 전도층(12)을 포함한 전면에 저유전폴리머절연막(13)을 증착하고 열처리한다.
도 1b에 도시된 바와 같이, 산화막용 슬러리(Slurry)를 이용하여 증착된 저유전율폴리머절연막(13)를 화학적기계적 평탄화하면 폴리머내 C-H결합으로 인해 매우 느린 연마속도를 갖는다.
이와 같이 상기 폴리머절연막(13)을 화학적기계적 연마를 진행할 때 웨이퍼 중심부에서 적절한 두께의 폴리머절연막(13a)을 형성하기 위해서 연마공정을 진행하면, 웨이퍼 가장자리의 절연막(13b)과 전도층(12a)까지 연마되는 특성을 나타낸 다. 이처럼 느린 연마속도를 이용하여 연마공정을 진행할시 웨이퍼 가장자리 지역의 소자가 드러날 정도로 매우 나쁜 연마균일도 특성이 나타나며, 연마시간이 증가함에 따라 높은 소모재 비용이 요구된다.
한편, 평균 0.3㎛크기의 연마재와 pH 2∼6정도의 산성슬러리를 사용하면 연마속도가 증가하지만, 저유전율 폴리머절연막 표면에 스크래치(Scratch)와 같은 결함이 무수히 발생하게 되어 소자 특성을 크게 악화시키게 된다.
본 발명은 상기의 문제점을 해결하기 위해 안출한 것으로서, 균일한 두께를 가지며 화학적기계적연마시 결함이 발생되지 않는 반도체 소자의 절연막 평탄화 방법을 제공함에 그 목적이 있다.
상기의 목적을 달성하기 위한 본 발명은 셀영역과 주변회로영역으로 구분되는 반도체 소자의 절연막 평탄화 방법에 있어서, 소정공정이 완료된 기판 상부에 전도층을 형성하는 단계, 상기 전도층 상부에 저유전율 폴리머절연막을 형성하는 단계, 상기 저유전율 폴리머절연막 상부에 상기 셀영역만을 오픈시키는 셀오픈마스크를 형성하는 단계, 상기 셀오픈마스크를 마스크로 하고 플루오린계 가스를 이용하여 상기 셀영역의 저유전율 폴리머절연막만을 식각하는 단계, 및 pH2∼6의 산성슬러리와 입자크기가 0.03∼0.1㎛ 크기로 작은 연마재를 이용한 화학적기계적연마에 의해 상기 주변회로영역의 저유전율 폴리머절연막을 평탄화하는 단계를 포함하는 것을 특징으로 한다.
이하, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 발명의 가장 바람직한 실시예를 첨부 도면을 참조하여 설명하기로 한다.
즉 본 발명은 저유전율 폴리머절연막의 평탄화 공정에서 저유전율 폴리머내 함유된 C-H 결합으로 인한 연마속도 감소 문제를 해결하기 위한 방법을 제안한다.
도 2a 내지 도 2c는 본 발명의 실시예에 따른 반도체 소자의 저유전율 폴리머절연막 평탄화 방법을 나타낸 도면이다.
도 2a에 도시된 바와 같이, 셀영역(Ⅱ)과 주변영역(Ⅰ)이 정의된 반도체 기판 (21) 상부에 워드라인, 비트라인, 캐패시터 또는 금속배선 등의 전도층(22)을 형성한 다음, 상기 전도층(22)을 포함한 전면에 저유전율 폴리머절연막(23)을 형성한다. 이 때 상기 저유전율 폴리머절연막(23)으로 HSQ(Hydrogen Silses-Quioxane)-SOG(Spin On Glass), MSQ(Molecular Silses-Quioxane)-SOG, BCB(BenzoCyclo Butene), SiLK, FLARE을 300∼700℃에서 3000∼20000Å두께로 증착하고 나서, N2 분위기에서 200∼500℃로 5∼50분동안 열처리한다.
도 2b에 도시된 바와 같이, 상기 결과물 상부에 감광막을 도포하고 노광 및 현상공정으로 패터닝하여 셀영역오픈마스크(24)를 형성한 후, 상기 셀영역오픈마스크(24)를 마스크로 하여 상기 셀영역(Ⅱ)의 저유전율폴리머절연막만을 식각하여 셀영역을 노출시킨다. 이 때 셀영역(Ⅱ)과 주변영역(Ⅰ)의 단차(d), 즉 3000∼12000 Å두께만큼 저유전율 폴리머절연막(23)을 CHF3,CF4,NF3 또는 SF4 중 어느 하나를 포함한 플루오린(Fluorine)계 가스를 이용하여 식각한다. 여기서 상기 주변영역(Ⅰ)의 경계부분의 저유전율 폴리머절연막(23a)은 봉우리 형태를 나타낸다. 이처럼 셀오픈을 위한 마스크를 이용하여 연마대상막을 미리 제거하므로써 후공정에서 이루어지는 연마공정의 연마시간을 감소시킨다.
도 2c에 도시된 바와 같이, 상기 셀영역오픈마스크(24)로 이용된 패턴닝 감광막을 산소분위기에서 100∼200℃로 소결시키고 상기 셀영역(Ⅱ)과 주변영역(Ⅰ)의 경계지역에 잔류해 있는 봉우리 형태의 저유전율 폴리머절연막(23a)만을 pH 2∼6의 산성슬러리와 0.03∼0.1㎛ 크기의 연마재(연마재 입자크기가 작음)를 이용하여 화학적기계적연마하므로써 평탄화한다.
상술한 바와 같이 본 발명에서는 셀영역(Ⅱ)과 주변영역(Ⅰ)의 단차(d) 만큼의 저유전율 폴리머절연막을 미리 식각하므로써 연마공정의 연마시간을 감소시킬 수 있고, 웨이퍼 전영역에 걸쳐서 균일한 두께를 가지면서 결함이 발생되지 않는 평탄화절연막(25)을 형성할 수 있다.
본 발명의 기술 사상은 상기 바람직한 실시예에 따라 구체적으로 기술되었으나, 상기한 실시예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명의 기술 분야의 통상의 전문가라면 본 발명의 기술 사상의 범위 내에서 다양한 실시예가 가능함을 이해할 수 있을 것이다.
전술한 바와 같은 본 발명은 평탄화 대상 폴리머 절연막을 선택적으로 셀영역과 주변영역의 단차만큼 미리 제거하고나서 산성슬러리를 이용하여 화학적 기계적 연마하므로써 균일한 두께의 절연막 형성이 가능하여 안정된 소자 특성을 얻을 수 있고, 평탄화 대상막 두께를 감소시키므로써 연마시간을 1/10로 감소시킬 수 있는 효과가 있다.

Claims (7)

  1. 셀영역과 주변회로영역으로 구분되는 반도체 소자의 절연막 평탄화 방법에 있어서,
    소정공정이 완료된 기판 상부에 전도층을 형성하는 단계;
    상기 전도층 상부에 저유전율 폴리머절연막을 형성하는 단계;
    상기 저유전율 폴리머절연막 상부에 상기 셀영역만을 오픈시키는 셀오픈마스크를 형성하는 단계;
    상기 셀오픈마스크를 마스크로 하고 플루오린계 가스를 이용하여 상기 셀영역의 저유전율 폴리머절연막만을 식각하는 단계; 및
    pH2∼6의 산성슬러리와 입자크기가 0.03∼0.1㎛ 크기로 작은 연마재를 이용한 화학적기계적연마에 의해 상기 주변회로영역의 저유전율 폴리머절연막을 평탄화하는 단계
    를 포함하는 반도체 소자의 절연막 평탄화 방법.
  2. 제 1 항에 있어서,
    상기 전도층은 워드라인, 비트라인, 캐패시터 또는 메탈배선을 포함함을 특징으로 하는 반도체 소자의 절연막 평탄화 방법.
  3. 제 1 항에 있어서,
    상기 저유전율 폴리머절연막으로 HSQ-SOG, MSQ-SOG, BCB, SiLK 또는 FLARE을 300∼700℃에서 3000∼20000Å두께로 증착하는 것을 특징으로 하는 반도체 소자의 절연막 평탄화 방법.
  4. 제 1 항에 있어서,
    상기 저유전율 폴리머절연막을 형성한 후 N2 분위기에서 200∼500℃로 5∼50분동안 열처리하는 단계를 포함하여 이루어짐을 특징으로 하는 반도체 소자의 절연막 평탄화 방법.
  5. 제 1 항에 있어서,
    상기 셀영역의 폴리머절연막만을 식각하는 단계에서,
    상기 저유전율 폴리머 절연막은 CHF3, CF4, NF3 또는 SF4 가스 중 어느 하나를 이용하여 3000∼12000Å두께로 식각되는 것을 특징으로 하는 반도체 소자의 절연막 평탄화 방법.
  6. 제 1 항에 있어서,
    상기 셀오픈마스크로는 감광막을 이용하고 O2 분위기에서 100∼200℃로 소결시키는 것을 특징으로 하는 반도체 소자의 절연막 평탄화 방법.
  7. 삭제
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* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US10102136B2 (en) 2014-12-17 2018-10-16 SK Hynix Inc. Electronic device and method for fabricating the same

Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH06295908A (ja) * 1992-12-22 1994-10-21 Toshiba Corp 半導体装置の製造方法
JPH07147278A (ja) * 1993-11-26 1995-06-06 Nec Corp 半導体装置の製造方法
KR950034600A (ko) * 1994-05-23 1995-12-28 문정환 글로벌평탄화방법
KR19990004604A (ko) * 1997-06-28 1999-01-15 김영환 반도체 소자의 평탄화 방법
KR19990030756A (ko) * 1997-10-06 1999-05-06 김영환 반도체소자의 평탄화방법
KR20000044923A (ko) * 1998-12-30 2000-07-15 김영환 반도체 소자의 층간 절연막 평탄화 방법

Patent Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH06295908A (ja) * 1992-12-22 1994-10-21 Toshiba Corp 半導体装置の製造方法
JPH07147278A (ja) * 1993-11-26 1995-06-06 Nec Corp 半導体装置の製造方法
KR950034600A (ko) * 1994-05-23 1995-12-28 문정환 글로벌평탄화방법
KR19990004604A (ko) * 1997-06-28 1999-01-15 김영환 반도체 소자의 평탄화 방법
KR19990030756A (ko) * 1997-10-06 1999-05-06 김영환 반도체소자의 평탄화방법
KR20000044923A (ko) * 1998-12-30 2000-07-15 김영환 반도체 소자의 층간 절연막 평탄화 방법

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US10102136B2 (en) 2014-12-17 2018-10-16 SK Hynix Inc. Electronic device and method for fabricating the same

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