KR20090023825A - 반도체 소자의 미세 패턴 형성방법 - Google Patents

반도체 소자의 미세 패턴 형성방법 Download PDF

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Abstract

본 발명은 반도체 소자의 미세 패턴 형성방법에 관한 것으로, 반도체 기판상에 식각 대상막, 하드 마스크막, 실리콘이 함유된 하부 반사 방지막 및 제1 보조 패턴을 형성하는 단계와, 상기 제1 보조 패턴을 식각 마스크로 상기 하부 반사 방지막을 식각하여 하부 반사 방지막 패턴을 형성하는 단계와, 상기 하부 반사 방지막 패턴과 제1 보조 패턴 표면에 절연막을 형성하는 단계와, 상기 하드 마스크막과 절연막 상에 제2 보조막을 형성하는 단계와, 상기 제2 보조막이 상기 하부 반사 방지막 패턴 사이의 상기 하드 마스크막 상에 잔류 되어 제2 보조 패턴이 되도록 식각 공정을 실시하는 단계와, 상기 제1 보조 패턴 상부와 상기 하부 반사 방지막 패턴과 제2 보조 패턴 사이의 상기 절연막을 제거하는 단계와, 상기 하부 반사 방지막 패턴과 제2 보조 패턴을 식각 마스크로 상기 하드 마스크막을 식각하여 하드 마스크 패턴을 형성하는 단계와, 상기 하드 마스크 패턴을 식각 마스크로 상기 식각 대상막을 식각하는 단계를 포함한다.
포토레지스트막, 실리콘이 함유된 하부 반사 방지막, 미세 패턴, 해상도

Description

반도체 소자의 미세 패턴 형성방법{Method of forming a micro pattern in a semiconductor device}
본 발명은 반도체 소자의 미세 패턴 형성방법에 관한 것으로, 특히,노광 공정의 해상도보다 더 미세한 패턴을 형성할 수 있는 반도체 소자의 미세 패턴 형성방법에 관한 것이다.
소자가 고집적화 되어감에 따라 구현해야 하는 최소 선 폭의 크기는 축소화되어 가고 있다. 그러나 이러한 소자의 고집적화로 인해 요구되는 미세 선 폭을 구현하기 위한 노광 장비의 발전은 기술의 발전을 만족시키지 못하고 있는 형편이다. 특히, 기존의 노광 장비를 이용하여 실리콘(Si)이 함유된 포토레지스트막을 노광 및 현상 공정을 실시하여 실리콘(Si)이 함유된 포토레지스트 패턴을 형성할 경우 노광 장비의 해상 능력에 한계를 가진다. 따라서 실리콘(Si)이 함유된 포토레지스트막의 해상력 부족으로 인하여 노광 및 현상 공정 시 실리콘(Si)이 함유된 포토레지스트막을 적용하는 것이 어려워지고 있다.
본 발명은 노광 공정의 해상도보다 더 미세한 패턴을 형성할 수 있는 반도체 소자의 미세 패턴 형성방법을 제공한다.
본 발명의 제1 실시 예에 따른 반도체 소자의 미세 패턴 형성방법은, 반도체 기판상에 식각 대상막, 하드 마스크막, 실리콘이 함유된 하부 반사 방지막 및 제1 보조 패턴을 형성한다. 제1 보조 패턴을 식각 마스크로 하부 반사 방지막을 식각하여 하부 반사 방지막 패턴을 형성한다. 하부 반사 방지막 패턴과 제1 보조 패턴 표면에 절연막을 형성한다. 하드 마스크막과 절연막 상에 제2 보조막을 형성한다. 제2 보조막이 하부 반사 방지막 패턴 사이의 하드 마스크막 상에 잔류 되어 제2 보조 패턴이 되도록 식각 공정을 실시한다. 제1 보조 패턴 상부와 하부 반사 방지막 패턴과 제2 보조 패턴 사이의 절연막을 제거한다. 하부 반사 방지막 패턴과 제2 보조 패턴을 식각 마스크로 하드 마스크막을 식각하여 하드 마스크 패턴을 형성한다. 하드 마스크 패턴을 식각 마스크로 식각 대상막을 식각한다.
상기에서, 식각 대상막은 절연물 또는 도전물의 막질로 이루어진다. 하드 마스크막은 아몰포스 카본(amorphous carbon)막 및 실리콘 산화 질화막(SiON)이 적층 된 구조로 형성한다. 제1 보조 패턴은 포토레지스트막으로 형성한다. 제1 보조 패턴의 임계 치수(Critical Dimension; CD)는 최종 공정으로 형성된 미세 패턴의 피 치의 절반 정도 되도록 한다.
절연막은 유기막 또는 아몰포스 카본막으로 형성한다. 절연막 형성 공정 시 절연막은 하드 마스크막 상부에도 형성될 수 있다. 절연막은 실리콘이 함유된 하부 반사 방지막 패턴과 제2 보조막에 대해 다른 식각 선택비를 갖는 물질로 형성한다. 절연막은 제1 보조 패턴과 동일한 식각 선택비를 갖는다. 실리콘이 함유된 하부 반사 방지막 패턴과 제1 보조 패턴 측면에 증착된 절연막의 두께는 최종 공정으로 형성된 미세 패턴의 피치의 절반 정도 되도록 한다.
제2 보조막은 에치백(etchback) 공정으로 식각한다. 제2 보조막 식각 공정 시 제2 보조 패턴은 제1 보조 패턴의 높이까지 잔류한다. 절연막은 건식 식각 공정으로 제거한다. 절연막 제거 공정 시 절연막은 실리콘이 함유된 하부 반사 방지막 패턴과 제2 보조 패턴에 대해 다른 식각 선택비를 갖는다.
하드 마스크막 상부에 형성된 절연막은 절연막 제거 공정 시 제2 보조 패턴 하부에 잔류한다. 절연막 제거 공정 시 제1 보조 패턴도 제거된다. 제2 보조 패턴은 실리콘이 함유된 하부 반사 방지막 패턴 사이에 형성된다.
본 발명의 제2 실시 예에 따른 반도체 소자의 미세 패턴 형성방법은, 셀 게이트 영역, 선택 트랜지스터 영역 및 주변 회로 영역이 정의된 반도체 기판 상부에 식각 대상막, 하드 마스크막, 실리콘이 함유된 하부 반사 방지막 및 제1 보조 패턴을 형성한다. 제1 보조 패턴을 식각 마스크로 하부 반사 방지막을 식각하여 하부 반사 방지막 패턴을 형성한다. 하부 반사 방지막 패턴과 제1 보조 패턴 표면에 절 연막을 형성한다. 하드 마스크막과 절연막 상에 제2 보조막을 형성한다. 선택 트랜지스터 영역 및 주변 회로 영역에 형성된 제2 보조막을 제거한다. 셀 게이트 영역에 형성된 제2 보조막이 실리콘이 함유된 하부 반사 방지막 패턴 사이의 하드 마스크막 상에 잔류 되어 제2 보조 패턴이 되도록 식각 공정을 실시한다. 셀 게이트 영역에서 제1 보조 패턴 상부와 하부 반사 방지막 패턴 및 제2 보조 패턴 사이의 절연막을 제거한다. 하부 반사 방지막 패턴 및 제2 보조 패턴을 식각 마스크로 하드 마스크막을 식각하여 하드 마스크 패턴을 형성한다. 하드 마스크 패턴을 식각 마스크로 식각 대상막을 식각한다.
상기에서, 식각 대상막은 텅스텐 실리사이드(WSix)막으로 형성 식각 대상막과 반도체 기판 사이에는 터널 절연막, 플로팅 게이트용 제1 도전막, 유전체막 및 컨트롤 게이트용 제2 도전막이 적층 된 구조로 형성된다. 하드 마스크막은 아몰포스 카본막 및 실리콘 산화 질화막이 적층 된 구조로 형성한다.
제1 보조막은 포토레지스트막으로 형성한다. 제1 보조 패턴의 임계 치수(Critical Dimension; CD)는 최종 공정으로 형성된 미세 패턴의 피치의 절반 정도 되도록 한다. 절연막은 제2 보조막과 실리콘이 함유된 하부 반사 방지막 패턴에 대해 다른 식각 선택비를 갖는 물질로 형성한다. 절연막은 유기막 또는 아몰포스 카본막으로 형성한다. 절연막 형성 공정 시 절연막은 하드 마스크막 상부에도 형성될 수 있다. 절연막은 제1 보조 패턴과 동일한 식각 선택비를 갖는다.
실리콘이 함유된 하부 반사 방지막 패턴 측면에 증착된 절연막의 두께는 최종 공정으로 형성된 미세 패턴의 피치의 절반 정도 되도록 한다. 제2 보조막은 실 리콘이 함유된 포토레지스트막으로 형성한다. 선택 트랜지스터 영역 및 주변 회로 영역에 형성된 제2 보조막 제거 공정 시 건식 식각 공정으로 제거한다. 셀 게이트 영역에 형성된 제2 보조막 식각 공정 시 선택 트랜지스터 영역에 잔류하는 제2 보조막도 제거된다.
선택 트랜지스터 영역에 잔류하는 제2 보조막은 에치백 공정으로 식각한다. 제2 보조막 식각 공정 시 제2 보조 패턴은 제1 보조 패턴의 높이까지 잔류한다. 절연막 제거 공정 시 절연막은 실리콘이 함유된 하부 반사 방지막과 제2 보조 패턴에 대해 다른 식각 선택비를 갖는다. 셀 게이트 영역에 형성된 절연막 제거 공정 시 선택 트랜지스터 영역 및 주변 회로 영역에 형성된 절연막도 제거된다. 선택 트랜지스터 영역 및 주변 회로 영역에 형성된 절연막은 건식 식각 공정으로 제거한다.
하드 마스크막 상부에 형성된 절연막은 절연막 제거 공정 시 제2 보조 패턴 하부에 잔류한다. 절연막 제거 공정 시 제1 보조 패턴은 동일한 식각 선택비를 갖는다. 절연막 제거 공정 시 제1 보조 패턴도 함께 제거된다. 제2 보조 패턴은 실리콘이 함유된 하부 반사 방지막 패턴 사이에 형성된다. 식각 대상막 식각 공정 시 식각 대상막과 반도체 기판 사이에 형성된 터널 절연막, 플로팅 게이트용 제1 도전막, 유전체막 및 컨트롤 게이트용 제2 도전막도 함께 식각되어 게이트를 형성한다.
상술한 바와 같이 본 발명에 의한 효과는 다음과 같다.
첫째, 제1 보조 패턴으로 일반적인 포토레지스트막을 사용하여 실리콘(Si)이 함유된 하부 반사 방지막(Bottom Anti Reflective Coating; BARC) 패턴을 형성하는 것이 기존의 노광 공정의 해상도보다 더 미세한 패턴을 형성할 수 있다.
둘째, 미세 패턴을 형성하기 위해 기존에 사용하였던 DEET(Double Exposure Etch Tech) 방법이나 스페이서 형성 공정을 실시하지 않음으로써 공정 단계를 단축시킬 수 있다.
셋째, 공정 단계를 단축함으로써 소자 양산 비용을 감소시킬 수 있다.
이하, 첨부된 도면을 참조하여 본 발명의 실시 예를 상세히 설명하면 다음과 같다.
도 1a 내지 도 1h는 본 발명의 제1 실시 예에 따른 반도체 소자의 미세 패턴 형성방법을 설명하기 위해 도시한 단면도로서, 셀 게이트 영역에 국한하여 공정 단계를 실시한다.
도 1a를 참조하면, 반도체 기판(100) 상부에 식각 대상막(102)을 형성한다. 이때, 식각 대상막(102)은 절연물질 또는 도전물질 등의 막질로 이루어진다. 식각 대상막(102) 상부에 하드 마스크막(104) 및 실리콘(Si)이 함유된 하부 반사 방지막(Bottom Anti Reflective Coating; BARC; 106)을 형성한다. 이때, 하드 마스크막(104)은 아몰포스 카본(amorphous carbon)막(104a) 및 실리콘 산화 질화막(SiON; 104b)이 적층 된 구조로 형성한다.
그런 다음, 실리콘(Si)이 함유된 하부 반사 방지막(BARC; 106) 상부에 제1 보조 패턴(108)을 형성한다. 이때, 제1 보조 패턴(108)은 포토레지스트막으로 형성한다. 제1 보조 패턴(108)으로 실리콘(Si)이 함유된 포토레지스트막을 사용하는 것보다 일반적인 포토레지스트막을 사용하는 것이 기존의 노광 공정의 해상도보다 더 미세한 패턴을 형성할 수 있다. 제1 보조 패턴(108)의 임계 치수(Critical Dimension; CD)는 최종 공정으로 형성된 미세 패턴의 피치(pitch)의 절반 정도 되도록 한다.
도 1b를 참조하면, 제1 보조 패턴(108)을 식각 마스크로 실리콘(Si)이 함유된 하부 반사 방지막(BARC; 106)을 식각하여 실리콘(Si)이 함유된 하부 반사 방지막(BARC) 패턴(106a)을 형성한다. 이때, 실리콘(Si)이 함유된 하부 반사 방지막(BARC) 식각 공정 시 제1 보조 패턴(108)이 제거되어 일부 잔류하게 된다. 이로써, 실리콘(Si)이 함유된 하부 반사 방지막(BARC) 패턴(106a)과 제1 보조 패턴(108)이 적층 된 구조의 패턴을 형성한다.
도 1c를 참조하면, 실리콘(Si)이 함유된 하부 반사 방지막(BARC) 패턴(106a)과 제1 보조 패턴(108) 표면에 절연막(110)을 형성한다. 이때, 절연막(110)은 유기(Orgarnic)막 또는 아몰포스 카본막으로 형성한다. 절연막(110) 형성 공정 시 실리콘(Si)이 함유된 하부 반사 방지막(BARC) 패턴(106a)과 제1 보조 패턴(108) 표면에만 형성될 수도 있지만, 하드 마스크막(104) 상부 표면에도 형성될 수 있다. 여기서, 절연막(110)은 후속 공정에서 형성되는 제2 보조막(112)과 실리콘(Si)이 함유된 하부 반사 방지막(BARC) 패턴(106a) 물질에 대해 식각 선택비를 갖는 물질을 사용함으로써 후속 공정인 절연막(110) 제거 공정 시 실리콘(Si)이 함유된 하부 반 사 방지막(BARC) 패턴(106a) 및 제2 보조 패턴(112a)이 손상되지 않고 잘 제거될 수 있다. 실리콘(Si)이 함유된 하부 반사 방지막(BARC) 패턴(106a)과 제1 보조 패턴(108) 측면에 증착된 절연막(110)의 두께는 최종 공정으로 형성된 미세 패턴의 피치의 절반 정도 되도록 한다.
도 1d를 참조하면, 실리콘(Si)이 함유된 하부 반사 방지막(BARC) 패턴(106a)과 제1 보조 패턴(108)이 적층 된 구조의 패턴 사이가 채워지도록 하드 마스크막(104)과 절연막(110) 상부에 제2 보조막(112)을 형성한다. 이때, 제2 보조막(112)은 실리콘(Si)이 함유된 포토레지스트막으로 형성한다. 이로 인하여, 제2 보조막(112)은 절연막(110)과 다른 식각 선택비를 갖는다.
도 1e를 참조하면, 식각 공정으로 절연막(110) 상부가 노출될 때까지 제2 보조막(112)을 식각하여 제2 보조 패턴(112a)을 형성한다. 이때, 식각 공정은 에치백(etchback) 공정으로 실시한다. 제2 보조막(112) 제거 공정 시 절연막(110) 사이에 형성된 제2 보조막(112)은 제1 보조 패턴(108)의 높이까지 잔류하도록 한다. 제2 보조막(112) 식각 공정 시 제2 보조막(112)은 절연막(110)에 대해 식각 선택비를 갖는다. 이로써, 실리콘(Si)이 함유된 하부 반사 방지막(BARC) 패턴(106a)과 제2 보조 패턴(112a)은 동일한 식각 선택비를 갖는다.
도 1f를 참조하면, 제2 보조막(112) 식각 공정으로 노출된 절연막(110)과 실리콘(Si)이 함유된 하부 반사 방지막(BARC) 패턴(106a) 및 제2 보조 패턴(112a) 사이에 형성된 절연막(110)을 제거한다. 이때, 절연막(110)은 건식 식각 공정으로 제거한다. 이때, 절연막(110) 제거 공정 시 제1 보조 패턴(108)도 함께 제거된다. 도 1c에 설명한 바와 같이, 절연막(110) 형성 공정 시 절연막(110)이 하드 마스크막(104) 상부에도 형성될 경우, 절연막(110) 제거 공정 시 절연막(110)이 제2 보조 패턴(112a) 하부에도 잔류한다.
따라서, 절연막(110) 제거 공정 시 절연막(110)은 실리콘(Si)이 함유된 하부 반사 방지막(BARC) 패턴(106a) 물질과 제2 보조 패턴(112a) 물질에 대해 식각 선택비를 갖고, 제1 보조 패턴(108)과는 동일한 식각 선택비를 갖는다. 이렇게 실리콘(Si)이 함유된 하부 반사 방지막(BARC) 패턴(106a) 사이에 제2 보조 패턴(112a)을 형성함으로써 원하는 피치를 가질 수 있다.
도 1g를 참조하면, 실리콘(Si)이 함유된 하부 반사 방지막(BARC) 패턴(106a) 및 제2 보조 패턴(112a)을 식각 마스크로 하드 마스크막(104)을 식각하여 원하는 라인(line) 및 스페이스(space)를 갖는 하드 마스크 패턴(104c)을 형성한다. 이때, 하드 마스크막(104)은 건식 식각 공정으로 제거한다. 실리콘(Si)이 함유된 하부 반사 방지막(BARC) 패턴(106a)과 제2 보조 패턴(112a)을 동일한 식각 선택비를 갖도록 함으로써 하드 마스크막(104) 식각 공정 시 식각 공정이 용이하여 균일한 하드 마스크 패턴(104c)을 형성할 수 있다. 다시 말하면, 동일한 식각 선택비를 갖는 실리콘(Si)이 함유된 하부 반사 방지막(BARC) 패턴(106a)과 제2 보조 패턴(112a)을 이용하여 하드 마스크막(104)을 식각하는 것이 서로 다른 식각 선택비를 갖는 실리콘(Si)이 함유된 하부 반사 방지막(BARC) 패턴(106a)과 제2 보조 패턴(112a)을 이용하여 하드 마스크막(104)을 식각하는 것보다 더 식각 공정이 용이하다.
그런 다음, 실리콘(Si)이 함유된 하부 반사 방지막(BARC) 패턴(106a) 및 제2 보조 패턴(112a)을 제거하여 하드 마스크 패턴(104c)으로 이루어진 미세 패턴을 형성한다.
도 1h를 참조하면, 원하는 라인 및 스페이스를 갖는 하드 마스크 패턴(104c)을 식각 마스크로 식각 대상막(102)을 식각하여 목표 패턴(102a)을 형성한다. 그런 다음, 하드 마스크 패턴(104c)을 제거한다.
상기와 같이, 제1 보조 패턴(108)으로 일반적인 포토레지스트막을 사용하여 실리콘(Si)이 함유된 하부 반사 방지막(BARC) 패턴(106a)을 형성하는 것이 기존의 노광 공정의 해상도보다 더 미세한 패턴을 형성할 수 있다.
상기 본 발명을 낸드 플래시 메모리 소자의 제조 방법에 적용하면 다음과 같다.
도 2a 내지 도 2i는 본 발명의 제2 실시 예에 따른 반도체 소자의 미세 패턴 형성방법을 설명하기 위해 도시한 단면도이다.
도 2a를 참조하면, 셀 게이트 영역(A), 선택 트랜지스터(selective transistor) 영역(B) 및 주변 회로 영역(C)이 정의된 반도체 기판(200) 상부에 식각 대상막(202)을 형성한다. 이때, 식각 대상막(202)은 텅스텐 실리사이드(WSix)막으로 형성하되, 텅스텐 실리사이드막(WSix)막과 반도체 기판(200) 사이에는 터널 절연막, 플로팅 게이트용 제1 도전막, 유전체막 및 컨트롤 게이트용 제2 도전막이 적층 된 구조로 형성된다.
그런 다음, 식각 대상막(202) 상부에 하드 마스크막(204) 및 실리콘(Si)이 함유된 하부 반사 방지막(BARC; 206)을 형성한다. 이때, 하드 마스크막(204)은 아몰포스 카본막(204a) 및 실리콘 산화 질화막(SiON; 204b)이 적층 된 구조로 형성한다.
그런 다음, 실리콘(Si)이 함유된 하부 반사 방지막(BARC; 206) 상부에 제1 보조 패턴(208)을 형성한다. 이때, 제1 보조 패턴(208)은 포토레지스트막으로 형성한다. 제1 보조 패턴(208)으로 실리콘(Si)이 함유된 포토레지스트막을 사용하는 것보다 일반적인 포토레지스트막을 사용하는 것이 기존의 노광 공정의 해상도보다 더 미세한 패턴을 형성할 수 있다. 제1 보조 패턴(208)의 임계 치수(CD)는 최종 공정으로 형성된 미세 패턴의 피치의 절반 정도 되도록 한다.
도 2b를 참조하면, 제1 보조 패턴(208)을 식각 마스크로 실리콘(Si)이 함유된 하부 반사 방지막(BARC; 206)을 식각하여 실리콘(Si)이 함유된 하부 반사 방지막(BARC) 패턴(206a)을 형성한다. 이때, 실리콘(Si)이 함유된 하부 반사 방지막(BARC) 식각 공정 시 제1 보조 패턴(208) 상부가 제거되어 일부 잔류하게 된다. 이로써, 실리콘(Si)이 함유된 하부 반사 방지막(BARC) 패턴(206a)과 제1 보조 패턴(208)이 적층 된 구조의 패턴을 형성한다.
도 2c를 참조하면, 실리콘(Si)이 함유된 하부 반사 방지막(BARC) 패턴(206a)과 제1 보조 패턴(208) 상부 표면에 절연막(210)을 형성한다. 이때, 절연막(210)은 유기막 또는 아몰포스 카본막으로 형성한다. 절연막(210) 형성 공정 시 실리콘(Si)이 함유된 하부 반사 방지막(BARC) 패턴(206a)과 제1 보조 패턴(208) 표면에만 형성될 수도 있지만, 하드 마스크막(204) 상부 표면에도 형성될 수 있다. 여기서, 절 연막(210)은 후속 공정에서 형성되는 제2 보조막(212)과 실리콘(Si)이 함유된 하부 반사 방지막(BARC) 패턴(206a) 물질에 대해 식각 선택비를 갖도록 함으로써 후속 공정인 절연막(210) 제거 공정 시 실리콘(Si)이 함유된 하부 반사 방지막(BARC) 패턴(206a) 및 제2 보조 패턴(212a)이 손상되지 않고 잘 제거될 수 있다. 실리콘(Si)이 함유된 하부 반사 방지막(BARC) 패턴(206a)과 제1 보조 패턴(208) 측면에 증착된 절연막(210)의 두께는 최종 공정으로 형성된 미세 패턴의 피치의 절반 정도 되도록 한다.
도 2d를 참조하면, 실리콘(Si)이 함유된 하부 반사 방지막(BARC) 패턴(206)과 제1 보조 패턴(208)이 적층 된 구조의 패턴 사이가 채워지도록 하드 마스크막(204)과 절연막(210) 상부에 제2 보조막(212)을 형성한다. 이때, 제2 보조막(212)은 실리콘(Si)이 함유된 포토레지스트막으로 형성한다. 이로 인하여, 제2 보조막(212)은 절연막(210)과 다른 식각 선택비를 갖는다.
도 2e를 참조하면, 선택 트랜지스터 영역(B)과 주변 회로 영역(C)이 오픈되도록 셀 게이트 영역(A)의 제2 보조막(212) 상부에 포토레지스트 패턴(미도시)을 형성한다. 이때, 선택 트랜지스터 영역(B)과 주변 회로 영역(C)이 오픈되도록 포토레지스트 패턴을 형성하는 것은 선택 트랜지스터 영역(B)과 주변 회로 영역(C)에는 미세 패턴이 형성될 필요가 없기 때문에 포토레지스트 패턴을 이용하여 선택 트랜지스터 영역(B)과 주변 회로 영역(C)에 형성된 제2 보조막(212)을 제거하기 위해서이다.
그런 다음, 포토레지스트 패턴을 식각 마스크로 선택 트랜지스터 영역(B)과 주변 회로 영역(C)에 형성된 제2 보조막(212)을 식각한다. 그런 다음, 포토레지스트 패턴을 제거한다.
도 2f를 참조하면, 식각 공정으로 절연막(210) 상부가 노출될 때까지 셀 게이트 영역(A)에 형성된 제2 보조막(212)을 식각하여 셀 게이트 영역(A)에 제2 보조 패턴(212a)을 형성한다. 이때, 식각 공정은 에치백 공정으로 실시한다. 셀 게이트 영역(A)에 형성된 제2 보조막(212) 식각 공정 시 절연막(210) 사이에 형성된 제2 보조막(212)은 제1 보조 패턴(208)의 높이까지 잔류하도록 하고, 선택 트랜지스터 영역(B)에 형성된 제2 보조막(212)도 절연막(210) 상부가 노출될 때까지 제거한다. 제2 보조막(212) 식각 공정 시 제2 보조막(212)은 절연막(210)에 대해 식각 선택비를 갖는다. 따라서, 실리콘(Si)이 함유된 하부 반사 방지막(BARC) 패턴(206a)과 제2 보조 패턴(212a)은 동일한 식각 선택비를 갖는다.
도 2g를 참조하면, 제2 보조막(212) 식각 공정으로 노출된 절연막(210)과 실리콘(Si)이 함유된 하부 반사 방지막(BARC) 패턴(206a) 및 제2 보조 패턴(212a) 사이에 형성된 절연막(210)을 제거한다. 이때, 절연막(210)은 건식 식각 공정으로 제거한다. 도 2c에 설명한 바와 같이, 절연막(210) 형성 공정 시 절연막(210)이 하드 마스크막(204) 상부에도 형성될 경우, 절연막(210) 제거 공정 시 절연막(210)이 제2 보조 패턴(212a) 하부에도 잔류한다. 절연막(210) 제거 공정 시 제1 보조 패턴(208)도 함께 제거된다.
따라서, 절연막(210) 제거 공정 시 절연막(210)은 실리콘(Si)이 함유된 하부 반사 방지막(BARC) 패턴(206a) 물질과 제2 보조 패턴(212a) 물질에 대해 다른 식각 선택비를 갖고, 제1 보조 패턴(208)과는 동일한 식각 선택비를 갖는다. 이렇게 실리콘(Si)이 함유된 하부 반사 방지막(BARC) 패턴(206a) 사이에 제2 보조 패턴(212a)을 형성함으로써 원하는 피치를 가질 수 있다. 셀 게이트 영역(A)에 형성된 절연막(210) 제거 공정 시 선택 트랜지스터 영역(B) 및 주변 회로 영역(C)에 형성된 절연막(210)도 제거한다.
도 2h를 참조하면, 실리콘(Si)이 함유된 하부 반사 방지막(BARC) 패턴(206a) 및 제2 보조 패턴(212a)을 식각 마스크로 하드 마스크막(204)을 식각하여 원하는 라인 및 스페이스를 갖는 하드 마스크 패턴(204c)을 형성한다. 이때, 하드 마스크막(204)은 건식 식각 공정으로 제거한다. 실리콘(Si)이 함유된 하부 반사 방지막(BARC) 패턴(206a)과 제2 보조 패턴(212a)을 동일한 식각 선택비를 갖도록 함으로써 하드 마스크막(204) 식각 공정 시 식각 공정이 용이하여 균일한 하드 마스크 패턴(204c)을 형성할 수 있다. 다시 말하면, 동일한 식각 선택비를 갖는 실리콘(Si)이 함유된 하부 반사 방지막(BARC) 패턴(206a)과 제2 보조 패턴(212a)을 이용하여 하드 마스크막(204)을 식각하는 것이 서로 다른 식각 선택비를 갖는 실리콘(Si)이 함유된 하부 반사 방지막(BARC) 패턴(206a)과 제2 보조 패턴(212a)을 이용하여 하드 마스크막(204)을 식각하는 것보다 더 식각 공정이 용이하다.
그런 다음, 실리콘(Si)이 함유된 하부 반사 방지막(BARC) 패턴(206a) 및 제2 보조 패턴(212a)을 제거하여 하드 마스크 패턴(204c)으로 이루어진 미세 패턴을 형성한다.
도 2i를 참조하면, 원하는 라인 및 스페이스를 갖는 하드 마스크 패턴(204c) 을 식각 마스크로 식각 대상막(202)을 식각하여 목표 패턴(202a)을 형성한다. 이때, 식각 대상막(202) 식각 공정 시 식각 대상막(202)과 반도체 기판(200) 사이에 형성된 터널 절연막, 플로팅 게이트용 제1 도전막, 유전체막 및 컨트롤 게이트용 제2 도전막도 함께 식각되어 게이트를 형성한다. 그런 다음, 하드 마스크 패턴(204c)을 제거한다.
상기와 같이, 제1 보조 패턴(208)으로 일반적인 포토레지스트막을 사용하여 실리콘(Si)이 함유된 하부 반사 방지막(BARC) 패턴(206a)을 형성하는 것이 기존의 노광 공정의 해상도보다 더 미세한 패턴을 형성할 수 있다.
본 발명의 기술 사상은 상기 바람직한 실시 예에 따라 구체적으로 기술되었으나, 상기한 실시 예는 그 설명을 위한 것이며, 그 제한을 위한 것이 아님을 주지하여야 한다. 또한, 본 발명의 기술 분야에서 통상의 전문가라면 본 발명의 기술 사상의 범위 내에서 다양한 실시 예가 가능함을 이해할 수 있을 것이다.
도 1a 내지 도 1h는 본 발명의 제1 실시 예에 따른 반도체 소자의 미세 패턴 형성방법을 설명하기 위해 도시한 단면도이다.
도 2a 내지 도 2i는 본 발명의 제2 실시 예에 따른 반도체 소자의 미세 패턴 형성방법을 설명하기 위해 도시한 단면도이다.
<도면의 주요부분에 대한 부호의 설명>
100, 200 : 반도체 기판 102, 202 : 식각 대상막
102a , 202a : 목표 패턴 104, 204 : 하드 마스크막
104a, 204a : 아몰포스 카본막 104b, 204b : 실리콘 산화 질화막
104c, 204c : 하드 마스크 패턴
106, 206 : 실리콘이 함유된 하부 반사 방지막
106a, 206a : 실리콘이 함유된 하부 반사 방지막 패턴
108, 208 : 제1 보조 패턴
110, 210 : 절연막 112, 212 : 제2 보조막
112a, 212a : 제2 보조 패턴

Claims (41)

  1. 반도체 기판상에 식각 대상막, 하드 마스크막, 실리콘이 함유된 하부 반사 방지막 및 제1 보조 패턴을 형성하는 단계;
    상기 제1 보조 패턴을 식각 마스크로 상기 하부 반사 방지막을 식각하여 하부 반사 방지막 패턴을 형성하는 단계;
    상기 하부 반사 방지막 패턴과 제1 보조 패턴 표면에 절연막을 형성하는 단계;
    상기 하드 마스크막과 절연막 상에 제2 보조막을 형성하는 단계;
    상기 제2 보조막이 상기 하부 반사 방지막 패턴 사이의 상기 하드 마스크막 상에 잔류 되어 제2 보조 패턴이 되도록 식각 공정을 실시하는 단계;
    상기 제1 보조 패턴 상부와 상기 하부 반사 방지막 패턴과 제2 보조 패턴 사이의 상기 절연막을 제거하는 단계;
    상기 하부 반사 방지막 패턴과 제2 보조 패턴을 식각 마스크로 상기 하드 마스크막을 식각하여 하드 마스크 패턴을 형성하는 단계; 및
    상기 하드 마스크 패턴을 식각 마스크로 상기 식각 대상막을 식각하는 단계를 포함하는 반도체 소자의 미세 패턴 형성방법.
  2. 제1항에 있어서,
    상기 식각 대상막은 절연물 또는 도전물의 막질로 이루어지는 반도체 소자의 미세 패턴 형성방법.
  3. 제1항에 있어서,
    상기 하드 마스크막은 아몰포스 카본(amorphous carbon)막 및 실리콘 산화 질화막(SiON)이 적층 된 구조로 형성하는 반도체 소자의 미세 패턴 형성방법.
  4. 제1항에 있어서,
    상기 제1 보조 패턴은 포토레지스트막으로 형성하는 반도체 소자의 미세 패턴 형성방법.
  5. 제1항에 있어서,
    상기 제1 보조 패턴의 임계 치수(Critical Dimension; CD)는 최종 공정으로 형성된 미세 패턴의 피치의 절반 정도 되도록 하는 반도체 소자의 미세 패턴 형성방법.
  6. 제1항에 있어서,
    상기 절연막은 유기막 또는 아몰포스 카본막으로 형성하는 반도체 소자의 미세 패턴 형성방법.
  7. 제1항에 있어서,
    상기 절연막 형성 공정 시 상기 절연막은 상기 하드 마스크막 상부에도 형성될 수 있는 반도체 소자의 미세 패턴 형성방법.
  8. 제1항에 있어서,
    상기 절연막은 상기 실리콘이 함유된 하부 반사 방지막 패턴과 제2 보조막에 대해 다른 식각 선택비를 갖는 물질로 형성하는 반도체 소자의 미세 패턴 형성방법.
  9. 제1항에 있어서,
    상기 절연막은 상기 제1 보조 패턴과 동일한 식각 선택비를 갖는 반도체 소자의 미세 패턴 형성방법.
  10. 제1항에 있어서,
    상기 실리콘이 함유된 하부 반사 방지막 패턴과 제1 보조 패턴 측면에 증착된 상기 절연막의 두께는 최종 공정으로 형성된 미세 패턴의 피치의 절반 정도 되도록 하는 반도체 소자의 미세 패턴 형성방법.
  11. 제1항에 있어서,
    상기 제2 보조막은 에치백(etchback) 공정으로 식각하는 반도체 소자의 미세 패턴 형성방법.
  12. 제1항에 있어서,
    상기 제2 보조막 식각 공정 시 상기 제2 보조 패턴은 상기 제1 보조 패턴의 높이까지 잔류하는 반도체 소자의 미세 패턴 형성방법.
  13. 제1항에 있어서,
    상기 절연막은 건식 식각 공정으로 제거하는 반도체 소자의 미세 패턴 형성방법.
  14. 제1항에 있어서,
    상기 절연막 제거 공정 시 상기 절연막은 상기 실리콘이 함유된 하부 반사 방지막 패턴과 제2 보조 패턴에 대해 다른 식각 선택비를 갖는 반도체 소자의 미세 패턴 형성방법.
  15. 제7항에 있어서,
    상기 하드 마스크막 상부에 형성된 상기 절연막은 상기 절연막 제거 공정 시 상기 제2 보조 패턴 하부에 잔류하는 반도체 소자의 미세 패턴 형성방법.
  16. 제1항에 있어서,
    상기 절연막 제거 공정 시 상기 제1 보조 패턴도 제거되는 반도체 소자의 미세 패턴 형성방법.
  17. 제1항에 있어서,
    상기 제2 보조 패턴은 상기 실리콘이 함유된 하부 반사 방지막 패턴 사이에 형성되는 반도체 소자의 미세 패턴 형성방법.
  18. 셀 게이트 영역, 선택 트랜지스터 영역 및 주변 회로 영역이 정의된 반도체 기판 상부에 식각 대상막, 하드 마스크막, 실리콘이 함유된 하부 반사 방지막 및 제1 보조 패턴을 형성하는 단계;
    상기 제1 보조 패턴을 식각 마스크로 상기 하부 반사 방지막을 식각하여 하부 반사 방지막 패턴을 형성하는 단계;
    상기 하부 반사 방지막 패턴과 제1 보조 패턴 표면에 절연막을 형성하는 단계;
    상기 하드 마스크막과 절연막 상에 제2 보조막을 형성하는 단계;
    상기 선택 트랜지스터 영역 및 주변 회로 영역에 형성된 상기 제2 보조막을 제거하는 단계;
    상기 셀 게이트 영역에 형성된 상기 제2 보조막이 상기 하부 반사 방지막 패턴 사이의 상기 하드 마스크막 상에 잔류 되어 제2 보조 패턴이 되도록 식각 공정을 실시하는 단계;
    상기 셀 게이트 영역에서 상기 제1 보조 패턴 상부와 상기 하부 반사 방지막 패턴 및 제2 보조 패턴 사이의 상기 절연막을 제거하는 단계;
    상기 하부 반사 방지막 패턴 및 제2 보조 패턴을 식각 마스크로 상기 하드 마스크막을 식각하여 하드 마스크 패턴을 형성하는 단계; 및
    상기 하드 마스크 패턴을 식각 마스크로 상기 식각 대상막을 식각하는 단계를 포함하는 반도체 소자의 미세 패턴 형성방법.
  19. 제18항에 있어서,
    상기 식각 대상막은 텅스텐 실리사이드(WSix)막으로 형성하는 반도체 소자의 미세 패턴 형성방법.
  20. 제18항에 있어서,
    상기 식각 대상막과 반도체 기판 사이에는 터널 절연막, 플로팅 게이트용 제1 도전막, 유전체막 및 컨트롤 게이트용 제2 도전막이 적층 된 구조로 형성되는 반도체 소자의 미세 패턴 형성방법.
  21. 제18항에 있어서,
    상기 하드 마스크막은 아몰포스 카본막 및 실리콘 산화 질화막이 적층 된 구조로 형성하는 반도체 소자의 미세 패턴 형성방법.
  22. 제18항에 있어서,
    상기 제1 보조막은 포토레지스트막으로 형성하는 반도체 소자의 미세 패턴 형성방법.
  23. 제18항에 있어서,
    상기 제1 보조 패턴의 임계 치수(Critical Dimension; CD)는 최종 공정으로 형성된 미세 패턴의 피치의 절반 정도 되도록 하는 반도체 소자의 미세 패턴 형성방법.
  24. 제18항에 있어서,
    상기 절연막은 상기 제2 보조막과 실리콘이 함유된 하부 반사 방지막 패턴에 대해 다른 식각 선택비를 갖는 물질로 형성하는 반도체 소자의 미세 패턴 형성방법.
  25. 제18항에 있어서,
    상기 절연막은 유기막 또는 아몰포스 카본막으로 형성하는 반도체 소자의 미세 패턴 형성방법.
  26. 제18항에 있어서,
    상기 절연막 형성 공정 시 상기 절연막은 상기 하드 마스크막 상부에도 형성 될 수 있는 반도체 소자의 미세 패턴 형성방법.
  27. 제18항에 있어서,
    상기 절연막은 상기 제1 보조 패턴과 동일한 식각 선택비를 갖는 반도체 소자의 미세 패턴 형성방법.
  28. 제18항에 있어서,
    상기 실리콘이 함유된 하부 반사 방지막 패턴 측면에 증착된 상기 절연막의 두께는 최종 공정으로 형성된 미세 패턴의 피치의 절반 정도 되도록 하는 반도체 소자의 미세 패턴 형성방법.
  29. 제18항에 있어서,
    상기 제2 보조막은 실리콘이 함유된 포토레지스트막으로 형성하는 반도체 소자의 미세 패턴 형성방법.
  30. 제18항에 있어서,
    상기 선택 트랜지스터 영역 및 주변 회로 영역에 형성된 상기 제2 보조막 제거 공정 시 건식 식각 공정으로 제거하는 반도체 소자의 미세 패턴 형성방법.
  31. 제18항에 있어서,
    상기 셀 게이트 영역에 형성된 상기 제2 보조막 식각 공정 시 상기 선택 트랜지스터 영역에 잔류하는 상기 제2 보조막도 제거되는 반도체 소자의 미세 패턴 형성방법.
  32. 제31항에 있어서,
    상기 선택 트랜지스터 영역에 잔류하는 상기 제2 보조막은 에치백 공정으로 식각하는 반도체 소자의 미세 패턴 형성방법.
  33. 제18항에 있어서,
    상기 제2 보조막 식각 공정 시 상기 제2 보조 패턴은 상기 제1 보조 패턴의 높이까지 잔류하는 반도체 소자의 미세 패턴 형성방법.
  34. 제18항에 있어서,
    상기 절연막 제거 공정 시 상기 절연막은 상기 실리콘이 함유된 하부 반사 방지막과 제2 보조 패턴에 대해 다른 식각 선택비를 갖는 반도체 소자의 미세 패턴 형성방법.
  35. 제18항에 있어서,
    상기 셀 게이트 영역에 형성된 상기 절연막 제거 공정 시 상기 선택 트랜지스터 영역 및 주변 회로 영역에 형성된 상기 절연막도 제거되는 반도체 소자의 미세 패턴 형성방법.
  36. 제35항에 있어서,
    상기 선택 트랜지스터 영역 및 주변 회로 영역에 형성된 상기 절연막은 건식 식각 공정으로 제거하는 반도체 소자의 미세 패턴 형성방법.
  37. 제26항에 있어서,
    상기 하드 마스크막 상부에 형성된 상기 절연막은 상기 절연막 제거 공정 시 상기 제2 보조 패턴 하부에 잔류하는 반도체 소자의 미세 패턴 형성방법.
  38. 제18항에 있어서,
    상기 절연막 제거 공정 시 상기 제1 보조 패턴은 동일한 식각 선택비를 갖는 반도체 소자의 미세 패턴 형성방법.
  39. 제18항에 있어서,
    상기 절연막 제거 공정 시 상기 제1 보조 패턴도 함께 제거되는 반도체 소자의 미세 패턴 형성방법.
  40. 제18항에 있어서,
    상기 제2 보조 패턴은 상기 실리콘이 함유된 하부 반사 방지막 패턴 사이에 형성되는 반도체 소자의 미세 패턴 형성방법.
  41. 제20항에 있어서,
    상기 식각 대상막 식각 공정 시 상기 식각 대상막과 반도체 기판 사이에 형 성된 상기 터널 절연막, 플로팅 게이트용 제1 도전막, 유전체막 및 컨트롤 게이트용 제2 도전막도 함께 식각되어 게이트를 형성하는 반도체 소자의 미세 패턴 형성방법.
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